JPH01157553A - Manufacture of thin-film circuit - Google Patents

Manufacture of thin-film circuit

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JPH01157553A
JPH01157553A JP63172109A JP17210988A JPH01157553A JP H01157553 A JPH01157553 A JP H01157553A JP 63172109 A JP63172109 A JP 63172109A JP 17210988 A JP17210988 A JP 17210988A JP H01157553 A JPH01157553 A JP H01157553A
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JP
Japan
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lift
contact hole
insulating film
forming
thin film
Prior art date
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Application number
JP63172109A
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Japanese (ja)
Inventor
Yoichi Harada
洋一 原田
Noboru Yoshigami
由上 登
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

PURPOSE:To simplify a process by forming a contact hole in the following way: a lift-off material of metal is arranged and formed in a prescribed position; a gate insulating film is formed; after that, the lift-off material is etched and removed. CONSTITUTION:A gate material is evaporated on a glass substrate 1; it is etched or patterned by an evaporation lift-off method; a gate electrode 2 is formed. Then, a pattern of a lift-off material 3 is formed in a place where a contact hole is to be made; after that, a gate insulating film 4 is formed on the whole surface by a sputtering operation or the like. Then, the lift-off material is immersed in an etching solution; the lift-off material is etched; the gate insulating film is destroyed by applying a mechanical vibration and is removed; the contact hole is made. Then, a semiconductor layer 6 is formed; a source and drain electrode 7 is formed. By this setup, it is possible to manufacture this circuit in a simple process and at a low cost.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は薄膜回路の製造方法に関し、特に薄膜トランジ
スタて構成される駆動回路を備えたリニアイメージセン
サの製造に適した方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a thin film circuit, and more particularly to a method suitable for manufacturing a linear image sensor having a drive circuit made up of thin film transistors.

従来の技術 ファクシミリ装面の小形化を目指して、従来のCCDや
MOSを使った縮小型のイメージセンサに代わり、原稿
を光学系で縮小しない原稿と同一寸法の密着型イメージ
センサの開発が進められ、一部では実用化も行われてい
る。
Conventional technology Aiming to downsize facsimile machines, development is progressing on a close-contact image sensor that does not reduce the size of the document using an optical system and has the same size as the original, instead of the conventional reduction-type image sensor using CCD or MOS. In some cases, it has also been put into practical use.

密着型イメージセンサの構成は大別して、薄膜型(Cd
 S / Cd S e固溶体、a−3i等)とSi単
結晶型(CCCマルチチップ型、バイポーラトランジス
タマルチチップ型)がある。
The structure of contact image sensors can be roughly divided into thin film type (Cd
There are two types: S/Cd Se solid solution, a-3i, etc.) and Si single crystal type (CCC multi-chip type, bipolar transistor multi-chip type).

薄膜型は大型化が容易で、全体としてコストを安くでき
、更にレンズレスタイプのイメージセンサも可能である
という特長を持っている。−刃車結晶Si型はSr単結
晶プロセス技術を利用するもので、微細加工、高速化が
可能で性能的には高いものが得られているが、コストの
面で問題があり、まだ実用化には至っていない。
The thin film type has the advantage of being easy to increase in size, reducing the overall cost, and also being able to be used as a lensless type image sensor. - The blade wheel crystal Si type uses Sr single crystal process technology, which allows for fine processing and high speed, and has achieved high performance, but there are cost issues and it has not yet been put into practical use. This has not yet been achieved.

ところで■−■化合物の固溶体を使用した光センサは光
電流が大きいところから回路構成が簡単という利点があ
り、また■−■化合物半導体によるTPTとの組み合わ
せも可能であるところから、最近では基板の効果的利用
、回路、結線コストの低下等の目的のために、センサと
TFT用半導体により構成される駆動回路を、同一の基
板上に形成しようとする試みも行われている。
By the way, an optical sensor using a solid solution of a ■-■ compound has the advantage of a simple circuit configuration due to its large photocurrent, and it is also possible to combine it with a TPT made of a ■-■ compound semiconductor, so recently, the use of substrates has become more popular. Attempts have also been made to form a drive circuit composed of a sensor and a TFT semiconductor on the same substrate for the purpose of effective utilization, reduction of circuit and wiring costs, and the like.

TPTによる駆動回路を一体化したイメージセンサは基
本的には、以下に示す工程で製造していた。
An image sensor with an integrated TPT drive circuit has basically been manufactured through the steps shown below.

1、半導体膜の形成 2、対向電極の形成 (以上センサプロセス) 3、保護膜の形成 4、ゲート電極の形成 5、ゲート絶縁膜の形成 6、コンタクトホールの形成 7、半導体層の形成 8、ソース、ドレイン電極の形成 9、配線の形成 10、保護膜の形成 (以上回路プロセス) 本発明で改良しようとする点は、コンタクトホール形成
の部分である。
1. Formation of semiconductor film 2. Formation of counter electrode (sensor process) 3. Formation of protective film 4. Formation of gate electrode 5. Formation of gate insulating film 6. Formation of contact hole 7. Formation of semiconductor layer 8. Formation of source and drain electrodes 9, formation of wiring 10, and formation of protective film (above circuit processes) The point to be improved in the present invention is the formation of contact holes.

従来のゲート絶縁膜にコンタクトホールを形成する方法
を、第2図及び第3図を用いて説明する。
A conventional method of forming a contact hole in a gate insulating film will be described with reference to FIGS. 2 and 3.

第一の方法は、第2図に示すようにエツチングによる方
法である。
The first method is an etching method as shown in FIG.

a)ガラス基板1上にゲート電極2及びゲート絶縁膜3
を重ねて形成する。
a) Gate electrode 2 and gate insulating film 3 on glass substrate 1
Form by overlapping.

b)その上に、コンタクトホールを形成する部分以外の
場所にホトレジスト等のマスク材4をパターン化する。
b) A mask material 4 such as photoresist is patterned thereon in areas other than the areas where contact holes are to be formed.

C)フッ酸系もしくは一般的な酸系のエツチング液によ
る湿式エツチング、又はCFa 、CCIヶ、ArX0
2ガス等を用いた乾式エツチング等によりエツチングし
その後レジストを除去してコンタクトホール5を形成す
る。
C) Wet etching with hydrofluoric acid or general acid etching solution, or CFa, CCI, ArX0
A contact hole 5 is formed by etching by dry etching using two gases or the like, and then removing the resist.

d)半導体層6を形成する。d) forming a semiconductor layer 6;

e)ソース及びドレイン電極7を形成し、コンタクトホ
ールで接続する。
e) Form source and drain electrodes 7 and connect them through contact holes.

第二の方法は、第3図に示すようにホトレジストによる
リフトオフによる方法である。
The second method is a lift-off method using photoresist, as shown in FIG.

a)ガラス基板1上にゲート電極2及びリフトオフ材(
ホトレジスト)4のパターンを形成する。
a) Gate electrode 2 and lift-off material (
Photoresist) 4 pattern is formed.

b)ゲート絶縁膜3を形成する。b) Form a gate insulating film 3.

C)ホトレジストを除去しゲート絶縁膜の不要部分をリ
フトオフしコンタクトホール5を形成する。
C) Remove the photoresist and lift off unnecessary portions of the gate insulating film to form contact holes 5.

d)半導体層6を形成する。d) forming a semiconductor layer 6;

e)ソース及びドレイン電極7を、形成しコンタクトホ
ールで接続する。
e) Source and drain electrodes 7 are formed and connected through contact holes.

第2図及び第3図において、8はホトレジストの残さを
示す。
In FIGS. 2 and 3, 8 indicates the remaining photoresist.

発明が解決しようとする課題 従来のコンタクトホールの形成方法によれば、まずエツ
チングの場合で、湿式エツチングの場合は膜の種類にあ
ったエッチャント、エツチング条件を探すことが難しく
、現状では主としてフッ酸系を使用しておりエツチング
液の取り扱いに注意を要し、廃液の処理等設備のコスト
がかかる。更にエツチングレートが小さいのでエツチン
グ中にホトレジストがはくすする等の問題が生じている
Problems to be Solved by the Invention According to the conventional method for forming contact holes, first of all, in the case of wet etching, it is difficult to find an etchant and etching conditions suitable for the type of film, and currently, hydrofluoric acid is mainly used. system, the etching solution must be handled with care, and the cost of waste solution processing equipment is high. Furthermore, since the etching rate is low, problems such as peeling off of the photoresist occur during etching.

また乾式エツチングの場合も膜の種類に合ったガスやエ
ツチングの条件を見出すことが難しく、途中で再度マス
ク材をパターン化しなければならないという問題もある
等非常に能率が悪(、結果としてコストの高い方法とな
っているという問題がある。
In addition, in the case of dry etching, it is difficult to find gas and etching conditions that match the type of film, and there is also the problem of having to pattern the mask material again during the process, resulting in extremely poor efficiency (and resulting in high costs). The problem is that it is an expensive method.

一方リフトオフによる場合は、ゲート絶縁膜形成時に基
板温度を充分に上げることができず、絶縁膜の膜質が良
いものが得られない。
On the other hand, when lift-off is used, the substrate temperature cannot be raised sufficiently during formation of the gate insulating film, and an insulating film of good quality cannot be obtained.

スパッタで形成する場合は膜形成中に飛着粒子のエネル
キーにより、また蒸着の場合は蒸発源からの熱の輻射に
より、基板の温度が上昇し、レジストが硬化してリフト
オフ時にレジストが残さとして残り、重ねて形成する電
極とのコンタクトが不充分になってしまうという問題が
あった。
In the case of sputtering, the temperature of the substrate rises due to the energy of flying particles during film formation, or in the case of vapor deposition, due to heat radiation from the evaporation source, causing the resist to harden and remain as a residue during lift-off. However, there was a problem in that the contact with the overlapping electrodes was insufficient.

本発明はこれらの問題点に鑑みて、従来のコンタクトホ
ールの形成方法に比べて、簡単なプロセスでかつコスト
が低いゲート絶縁膜の膜質を損なうことのない、コンタ
クトホールの形成方法を提供するものである。
In view of these problems, the present invention provides a contact hole forming method that is a simpler process and lower cost than conventional contact hole forming methods, and does not impair the film quality of the gate insulating film. It is.

課題を解決するための手段 本発明の薄膜回路は、絶縁性基板上に、薄膜素子より構
成される駆動回路を、形成して製造する薄膜回路の製造
工程において、少なくとも第1の電極を形成する工程、
絶縁膜を形成する工程、コンタクトホールを形成する工
程を含み、前記コンタクトホールは、金属によるリフト
オフ材を所定位置に配置形成し、ゲート絶縁膜形成後、
リフトオフ材をエツチング、除去して形成する。
Means for Solving the Problems The thin film circuit of the present invention is manufactured by forming at least a first electrode on an insulating substrate in a thin film circuit manufacturing process in which a drive circuit composed of thin film elements is formed. process,
The steps include a step of forming an insulating film and a step of forming a contact hole, the contact hole is formed by placing a metal lift-off material at a predetermined position, and after forming the gate insulating film,
Formed by etching and removing lift-off material.

作用 薄膜回路製造プロセスのなかでコンタクトホールを金属
によるリフトオフで形成することにより、従来例に示さ
れるような問題点を解決すると共に、工程を簡単でかつ
低コストのちのとする。
By forming contact holes by metal lift-off in the process of manufacturing functional thin film circuits, the problems shown in the prior art are solved, and the process is simple and low cost.

実施例 第1図に薄膜素子の製造工程のうち本発明に係る部分を
示し、以下製造工程について述べる。
Embodiment FIG. 1 shows a portion of the manufacturing process of a thin film element according to the present invention, and the manufacturing process will be described below.

a)ガラス基板上1にゲート材料を蒸着、エツチング、
又は蒸着リフトオフによりパターン化、ゲート電極2を
形成する。
a) Depositing and etching the gate material on the glass substrate 1,
Alternatively, the gate electrode 2 is formed by patterning by vapor deposition lift-off.

b)コンタクトホールを形成する場所にリフトオフ材3
のパターンを形成する。ゲート材料とリフトオフ材料が
同じ金属の場合は、ゲート材料のエツチング液に溶けな
い金属でコンタクトホールを形成する場所にパターンを
形成してからb)とa)を逆にしてプロセス行えば良い
b) Lift-off material 3 at the location where the contact hole will be formed
form a pattern. If the gate material and lift-off material are the same metal, a pattern may be formed at the location where the contact hole will be formed using a metal that is insoluble in the etching solution for the gate material, and then b) and a) may be reversed to perform the process.

C)全面にスパッタ等でゲート絶縁膜4を形成する。C) Form a gate insulating film 4 on the entire surface by sputtering or the like.

d)リフトオフ材のエツチング液に浸せきし、リフトオ
フ材をエツチングすると共に、機械的振動を加えてゲー
ト絶縁膜を破壊、除去してコンタクトホールを形成する
d) Immerse in a lift-off material etching solution to etch the lift-off material and apply mechanical vibration to destroy and remove the gate insulating film to form a contact hole.

e)半導体層6を形成する。ここでd)とe)は順番が
逆であっても構わない。
e) forming a semiconductor layer 6; Here, the order of d) and e) may be reversed.

f)ソース及びドレイン電極7を形成する。f) forming source and drain electrodes 7;

ここでリフトオフ材の厚さを5μm以下としているのは
、リフトオフ材の蒸着形成時及び、パターン化のための
エツチング時、時間がかかること、及びリフトオフはゲ
ート絶縁膜のピンポールを利用してゲート絶縁膜下のリ
フトオフ材をエツチングし、その後室に浮いたゲート絶
縁膜を機械的な振動で破砕除去しているため、そのため
の時間がかかるという問題があるためである。
The reason why the thickness of the lift-off material is set to 5 μm or less is because it takes time to form the lift-off material by vapor deposition and etching for patterning, and the lift-off is performed by using pin poles of the gate insulating film to insulate the gate. This is because the lift-off material under the film is etched, and then the gate insulating film floating in the chamber is crushed and removed by mechanical vibration, which takes time.

一方1000 A以上としたのは、それ以下では宙に浮
いたゲート絶縁膜が、充分除去できないからである。
On the other hand, the reason why the current is set to 1000 A or higher is that the floating gate insulating film cannot be removed sufficiently if the current is lower than 1000 A.

第1表にコンタクトホール形成時のエツチング液の温度
、時間とコンタクトホール形成状況の関一  8 − X印はコンタクトホールがまだ形成されていない状態、
○印は形成された状態である。
Table 1 shows the temperature and time of the etching solution during contact hole formation and the contact hole formation status.
The circle mark indicates the formed state.

第1表 第1表かられかるように、30’Cの場合で、30分、
60℃の場合では5分でエツチングは終了する。エツチ
ング時間を30分以内としたのは、30分以上では、サ
イドエツチングが素子に悪影響を及ぼすためである。エ
ツチング液の温度を3.0℃以」二としたのは、30℃
以下では、時間が30分以上必要になるためであり、6
0℃以下とじたのは、60℃以上では、同様にサイドエ
ツチングが素子に悪影響を及ぼすためである。
Table 1 As shown in Table 1, at 30'C, for 30 minutes,
At 60°C, etching is completed in 5 minutes. The reason why the etching time is set to 30 minutes or less is that if the etching time exceeds 30 minutes, side etching will have a negative effect on the element. The temperature of the etching solution was set to 3.0°C or higher at 30°C.
This is because the time required below is 30 minutes or more, and 6
The reason why the temperature was set at 0° C. or lower is that at 60° C. or higher, side etching similarly has an adverse effect on the device.

以下第4図に基づいて実施例で説明する。An example will be explained below based on FIG. 4.

a)ガラス基板(40×40×1.2IIIII11#
7059、Corning Co)上に薄膜による光セ
ンサ1を形成し、更に保護層2を形成する。
a) Glass substrate (40x40x1.2III11#
7059, Corning Co.), a thin film optical sensor 1 is formed thereon, and a protective layer 2 is further formed thereon.

b)NiCrを50OA蒸着し、エツチング、パターン
化してゲート電極3を形成する。
b) 50 OA of NiCr is deposited, etched and patterned to form the gate electrode 3.

c)AIを2000 A蒸着し、リフトオフ材4として
センサ電極上にパターン化する。
c) Deposit AI at 2000 A and pattern it on the sensor electrode as a lift-off material 4.

d)スパッタリングによりゲート絶縁膜5としてAI2
’sを1500 A堆積する。
d) AI2 as gate insulating film 5 by sputtering
's is deposited at 1500 A.

e)AIエツチング液に浸せきし、超音波を加えてリフ
トオフ材4のAIをエツチング、ゲート絶縁膜を除去し
てコンタクトホール6を形成する。
e) Immerse in an AI etching solution and apply ultrasonic waves to etch the AI of the lift-off material 4, remove the gate insulating film, and form the contact hole 6.

f )CdSeを1000 A蒸着、パターン化して、
半導体層7を形成する。
f) CdSe was evaporated at 1000 A and patterned,
A semiconductor layer 7 is formed.

g)ホトレジストをパターン化、NiCrを蒸着(10
00A )してリフトオフ、ソース、ドレイン電極8を
形成し、その何れかをセンサ電極とコンタクトホール6
を介して、接続する。
g) Pattern photoresist and evaporate NiCr (10
00A) to form lift-off, source, and drain electrodes 8, and connect any of them to the sensor electrode and the contact hole 6.
Connect via.

h)ポリイミドで保護層9を形成する。h) Forming the protective layer 9 from polyimide.

本実施例ではNiCrをゲート電極として用いたが、A
Iをゲート材料として用いる場合は、コンタクトホール
を形成する場所に、例えばNiCr等でパターンを形成
しておく。
In this example, NiCr was used as the gate electrode, but A
When I is used as the gate material, a pattern is formed using NiCr or the like at the location where the contact hole is to be formed.

次にリフトオフ材としてAIを蒸着、NiCr上にパタ
ーン化する。そしてゲート材料としてAIを蒸着、パタ
ーン化する。
Next, AI is deposited as a lift-off material and patterned on the NiCr. Then, AI is deposited as a gate material and patterned.

このような方法を用いれば、ゲート絶縁膜形成、AIリ
フトオフ後に、コンタクトホールに金属が残るので、コ
ンタクトを取ることは可能である。
If such a method is used, metal remains in the contact hole after gate insulating film formation and AI lift-off, so it is possible to make contact.

以上実施例に示した方法は、従来問題であった前述の問
題はなくプロセスが簡単で、コストが低下できる方法で
ある。
The method shown in the embodiments described above does not have the above-mentioned problems that were conventional problems, has a simple process, and is a method that can reduce costs.

発明の効果 本発明による薄膜回路の製造方法は、簡単でかつ低コス
トの薄膜回路を提供するものであり、工業的価値が大で
ある。
Effects of the Invention The method for manufacturing a thin film circuit according to the present invention provides a simple and low cost thin film circuit, and has great industrial value.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明による薄膜回路の製造方法の工程の概略
を示す断面図、第2図は従来の方法による薄膜回路の製
造方法(エツチング)の工程の概略を示す断面図、第3
図は従来の方法による薄膜回路の製造方法(リフトオフ
)の工程の概略を示す断面図、第4図は本発明の実施例
におけるプロセスの概略を示す断面図である。 1・・・・ガラス基板、2・・・・ゲート電極、3・・
・・リフトオフ材、4・・・・ゲート絶縁膜、6・・・
・半導体層、7・・・・電極。 代理人の氏名 弁理士 粟野重孝 ほか1名第1図 寸     c3よ 0                        
   ^1づ の       d        −派 区 ^            」コ づ へ       ^        へQ      
  ℃        の\O \
FIG. 1 is a cross-sectional view showing an outline of the process of a thin film circuit manufacturing method according to the present invention, FIG. 2 is a cross-sectional view showing an outline of the process of a conventional thin film circuit manufacturing method (etching), and FIG.
The figure is a cross-sectional view schematically showing the process of a conventional thin film circuit manufacturing method (lift-off), and FIG. 4 is a cross-sectional view schematically showing the process in an embodiment of the present invention. 1...Glass substrate, 2...Gate electrode, 3...
... Lift-off material, 4... Gate insulating film, 6...
- Semiconductor layer, 7... electrode. Name of agent: Patent attorney Shigetaka Awano and 1 other person Dimensions of 1st drawing: c3-0
^1 Zu no d - faction ^ ” Kozuhe ^ He Q
℃\O\

Claims (2)

【特許請求の範囲】[Claims] (1)絶縁性基板上に、薄膜素子より構成される駆動回
路を形成して製造する薄膜回路の製造工程において、少
なくとも、第1の電極を形成する工程と、絶縁膜を形成
する工程と、コンタクトホールを形成する工程と、該コ
ンタクトホールを介して前記第1の電極と接続する第2
の電極を形成する工程を含み、前記コンタクトホールは
、金属によるリフトオフ材を所定位置に配置形成し、絶
縁膜形成後、リフトオフ材をエッチング、除去して形成
することを特徴とする薄膜回路の製造方法。
(1) In the manufacturing process of a thin film circuit in which a drive circuit composed of thin film elements is formed and manufactured on an insulating substrate, at least a step of forming a first electrode, a step of forming an insulating film, a step of forming a contact hole; and a step of forming a second electrode connected to the first electrode through the contact hole.
The contact hole is formed by placing and forming a metal lift-off material at a predetermined position, forming an insulating film, and then etching and removing the lift-off material. Method.
(2)薄膜回路は、薄膜で形成されるイメージセンサ、
ディスプレイ、サーマルヘッドのうちいずれかと同一基
板上に一体化して形成され、その駆動用回路であること
を特徴とする特許請求の範囲第1項記載の薄膜回路の製
造方法。
(2) A thin film circuit is an image sensor formed of a thin film,
2. The method of manufacturing a thin film circuit according to claim 1, wherein the thin film circuit is formed integrally with either a display or a thermal head on the same substrate, and is a driving circuit thereof.
JP63172109A 1987-09-29 1988-07-11 Manufacture of thin-film circuit Pending JPH01157553A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008507141A (en) * 2004-07-28 2008-03-06 インテル・コーポレーション Use of different gate dielectrics using NMOS and PMOS transistors in complementary metal oxide semiconductor integrated circuits

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JP2008507141A (en) * 2004-07-28 2008-03-06 インテル・コーポレーション Use of different gate dielectrics using NMOS and PMOS transistors in complementary metal oxide semiconductor integrated circuits

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