JPH01150955A - メモリのチェック・サム回復処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリの多重化冗長ワード領域に発生した誤りをチェッ
ク・サム処理により回復する記憶部のチェック・サム回
復処理方式に関し、 ２以上の複数ワードの複数ビットに誤りが発生した場合
にも誤りを訂正可能にして、チェック・サム回復処理能
力を向上させることを目的とし、メモリの多重化冗長ワ
ード領域上の誤り処理機能を有する各ワードに発生した
誤りをチェック・サム処理により回復゛するメモリのチ
ェック・サム回復処理方式において、チェック・サム処
理用の検査ワードの数を、多重化冗長ワードの多重度又
はその整数倍の数に選定し、同一の多重化冗長ワード内
の各ワードには、それぞれ別の検査ワードの割り付けを
行って、メモリのチェック・サム回復処理を行うように
構成する。

〔産業上の利用分野〕

本発明は、メモリの多重化冗長ワード領域に発生した誤
りをチェック・サムにより回復するメモリのチェック・
サム回復処理方式に関する。

〔従来の技術〕

メモリの内容を読み出して使用する場合は、通常、読出
しデータに対する誤りチエツクを行って読出しデータの
正常性を保証するようにしている。

メモリのデータに発生した誤りを検出する場合には、通
常パリティ・チエツク方式が用いられ、誤りの検出と訂
正を行う場合には、誤り訂正コード（Ｅ　ＣＣ：　Ｅｒ
ｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ　ｃｏｄｅ）が用いられ
る（以下、ＥＣＣチエツクという）。

パリティ・チエツクは、誤りの検出は可能であるが、誤
り訂正能力は有していない。ＥＣＣチエツクは、エラー
検出と１ビット誤りの訂正は可能であるが、２ビット以
上の誤りは検出のみで訂正することはできない。

そこで、誤り訂正能力を向上させ、２ビット以上の誤り
も訂正可能とするために、パリティ、チエツクやＥＣＣ
チエツクにチェック・サム回復処理を組み合せることが
行われている。

次に、第４図及び第５図を参照して、従来のメモリのチ
ェック・サム回復処理方式について説明する。

第４図において、３１は、制御記憶等のメモリである。

ＷＥ、〜ＷＥ、はワード領域で、それぞれｍビットから
なるワードＷ。−Ｗ、ｌのデータが格納される。ＡＤＲ
３Ｏ〜ＡＤＲ３ｎは、ワード領域ＷＥ、〜ＷＥ、のアド
レスである。

ワードＷ０〜Ｗ７には、必要に応じてパリティ・チエツ
ク・コードやＥＣＣが付加される。また、ワードＷ０〜
Ｗ、ｌは、後述するように多重化冗長ワードの形をとる
場合がある。

チェック・サム回復処理方式では、メモリ３１の特定の
ワード領域が、検査用ワードを格納する検査ワード領域
として用いられる。第４図においては、Ｗｎを検査ワー
ドとして割り付け、ＷＥ、ｌが検査ワード領域とした場
合の例が示されている。

検査ワードＷ７の各ビットは、検査ワードＷｆｉを含め
た全ワードの対応するビットの排他論理和を求め、その
結果が“０″となるように選定される。すなわち、ワー
ドＷ０〜Ｗ、、（７）ｉビットをＷＯｉ”’Ｗ（ｎ−１
）ｉとすると、検査ワードＷｌ、のｉビットＷｆｉＡは
、次の（１）式で選定される。

Ｗ　ｎ　ｉ　”　Ｗ　Ｏｉ■Ｗｌｉ■・・・・・・■Ｗ
い−１）ｉ　　・・・（１）各ワードＷ０〜Ｗｎの同一
ビットに発生する誤りが単一ワードに限定されるとすれ
ば、ビットｉに誤りがある場合は（１）式のビットＷｎ
ｉは１”となる。

したがって、単一ワード内の異なるビットに発生した最
大ｍビットの誤りを訂正することができる。しかしなが
ら、２以上の複数のワードの同一ビットに誤りが発生し
た場合には、チェック・サム回復処理のみでは誤りを訂
正することができない。

次に、メモリ３１から読み出されるデータの誤り検出・
訂正を行う他の方式として、多重化冗長ワードを用い、
多重化冗長ワードの多数決論理演算結果を出力データと
する方式がある。

多重化冗長ワードを用いる場合は、多重度（ｐとする）
に等しい数の同一ワードがメモリ３１に格納される。す
なわち、メモリ３１のワード領域ＷＥ０〜ＷＥ、を、Ｇ
、（ＷＥ、〜ＷＥｐ−＋　）。

Ｇ、（ＷＥ、〜ＷＥ　ｚｐ−Ｉ）等、ｐ個の連続したワ
ード領域からなる各多重化冗長ワード領域に分割する。

あるワードをメモリ３１に書き込む場合は、同じｐ個の
ワードが同一多重化冗長ワード領域に書き込まれる。

メモリ３１に格納されたワードを読み出す場合は、同一
多重化冗長ワード領域内のｐ個の同じワードが同時に読
み出され、このｐ個のワードに対する多数決論理演算を
行って出力データとする。

第５図は、ｐ＝４の場合、すなわち多重化冗長ワードの
場合の多数決論理と誤りチエツクの関係を示したもので
ある。

４多重化冗長ワードの場合、その４ワードをＷＩＩ　＋
　ｗｂ　ｌ　ｗｃ及びＷ６とし、その多数決論理出力デ
ータをＲＤとすると、４ワードＷ１〜Ｗ、のピッ）ｉの
多数決論理値ＲＤ、は、次式で定義される。

ＲＤ　ｔ　　＝　ｗ、、　ＨＷ　ｂｔ　＋　ｗ、、　＋
　Ｗａ　＝　　　　”・（２）この多数決論理演算は、
票決論理（Ｖｏｔｅｒ　Ｌｏｇｉｃ）演算と呼ばれてい
るものである。

第５図（Ａ）の（１）欄は、４多重化冗長ワードＷ１〜
Ｗ、のｉビット（ｗ　−＋−ｗ　ｄ□）の出現態様を示
したものである。Ｗ、ｉ〜Ｗむは誤りが無ければすべて
が同一値であるが、誤りの発生した場合は、図示の１６
通りの現れ方がある。次の（２）欄は、多数決論理出力
データＲＤ、の値が示されている。

次の（３）欄はＷ、、−Ｗ□が“０″であるときが正し
い場合の故障ビット数と、そのパリティ・チエツク誤り
（Ｐ、Ｅ）検出の有無が示されている。Ｐ。

Ｅが記入されている所は、パリティ・チエツク誤りが検
出されることを示し、空欄はパリティ・チエツク誤りが
検出されないことを示す。最後の（４）欄は、Ｗ、、−
Ｗむが“１″であるときが正しい場合の故障ビット数と
、そのＰ、Ｅ検出の有無が示されている。

第５図（Ｂ）は、同図（Ａ）の結果を整理して１ビット
誤り、２ビット誤り、３ビット誤り及び４ビット誤りが
ある場合のＰ、Ｅ検出能力及び多数決（票決）論理出力
データＲＤ、の正常性を図示したものである。＊ＰＥは
、ＰＥが検出されないことを示す。

第５図（Ｂ）に示されているように、１ビット誤りの場
合は、Ｐ、Ｅは検出されず、その誤りは常に訂正されて
出力データの正常性が保証される。

２ビット誤りのときは、Ｐ、Ｅが検出されず誤りが訂正
されて出力データの正常性が保証される場合と、Ｐ、Ｅ
が検出されて（パリティ・チエツク値が正常時と反転す
る）、出力データの正常性が保証されない場合がある。

３ビット以上の誤りがある場合は、出力データの正常性
は保証されないがＰ、Ｅは検出される。

この多重化冗長ワードを用い、る誤すチェック方式に前
述のチェック・サム回復処理方式を併用すると、誤り訂
正能力を一層向上させることができる。この場合の検査
ワード及びそのｉビットの値の選定は、前述のチェック
・サム回復処理方式と同様にして行われる。表１は、こ
の多重化冗長ワードにチェック・サム処理を行った場合
の誤り処理能力を、各故障モードについて、誤り処理機
能が誤り検出機能である場合と誤り訂正機能（ＥＣＣ）
を有している場合に分けて示したものである。

表　　１ ［１）に示す単一ワードの単一ビット誤りの場合は、Ｅ
ＣＣによる誤り訂正機能がある場合はもちろん、パリテ
ィ・チエツクによる誤り検出機能だけである場合も、チ
ェック・サム処理により単一ビット誤りを訂正すること
ができる。

（２）に示す単一ワードの複数ビット誤りの場合は、誤
り検出機能だけではもちろん、ＥＣＣによる誤り訂正機
能によっては複数ビットの誤り訂正はできないが、チェ
ック・サム処理により単一ワード内の複数ピッ）　３５
４りを訂正することができる。

（３）に示す複数ワードの単一ビット誤りの場合、すな
わち複数ワード内の同一の単一ビットに誤りがある場合
は、誤り検出機能とチェック・サム処理だけでは、誤り
訂正を行うことはできない。しかし、ワードが誤り訂正
機能を有している場合は、各ワード内の単一ビット誤り
は訂正できるので、複数ワードの単一ビット誤りを訂正
することができる。

（４）に示す複数ワードの複数ビット誤りの場合、すな
わち複数ワードのそれぞれに複数ビットの誤りがある場
合は、誤り検出機能だけの場合はもちろん、誤り訂正機
能も２ビット以上の誤りに対しては誤り検出しかできな
いので、チェック・サム処理を併用しても誤り訂正を行
うことができない。

何となれば、検査ワードが１個の場合、その内で訂正可
能なものは単一ワードの誤りのみであり、複数ワードの
誤りに対しては、同一ビットの誤りか異なるビットの誤
りかを識別することができないために、それらの誤りを
訂正することができない。

〔発明が解決しようとする問題点〕

従来のメモリのチェック・サム回復処理方式は、各ワー
ドがｍビットの場合、単一ワード内に発生した最大ｍビ
ットの誤りを訂正すすることが可能である。

しかしながら、その誤り訂正は、前述のように多重化冗
長ワードの各ワードに発生する誤りが単一ワードに限定
されており、２以上のワードに誤りが発生した場合、特
に複数ビット誤りが発生した場合には誤り訂正ができな
いという問題があった。

本発明は、２以上の複数ワードに複数ビット誤りが発生
した場合にも誤り訂正ができるように回復処理能力を向
上させたメモリのチェック・サム回復処理方式を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明の採用した解決手段を、第１図の原理図を参照し
て説明する。

第１図において、１１は、制御記憶等のメモリである。

ＷＥ、〜ＷＥ、はワード領域で、それぞれｍビットから
なるワードＷ０〜Ｗｏのデータが格納される。ＡＤＲ３
Ｏ〜ＡＤＲ３Ｆｌは、ワード領域ＷＥ、〜ＷＥ、のアド
レスである。

ワード領域ＷＥ、〜ＷＥ、は、多重化冗長ワードの多重
度（ｐとする）に等しいｐ個の連続したワード領域から
なる多重化冗長ワード領域Ｇ０　（ＷＥ、〜ＷＥｐ−＋
　）、Ｇ＋　　（ＷＥｐ〜Ｗ　Ｅ　ｔｐ−Ｉ）等に分割
され、各多重化冗長ワード領域には、それぞれ同一ワー
ドが書き込まれる。各ワードには、パリティ・チエツク
等の誤り検出コード又はＥＣＣ等の誤り訂正コードが付
加されている。

このメモリ１１の各多重化冗長ワード領域には、次のア
ルゴリズムに従って、検査ワードの割り付けが行われる
。

■　チェック・サム処理用の検査ワードの数を、多重化
冗長ワードの多重度又はその整数倍の数に選定する。

■　同一の多重化冗長ワード内の各ワードには、それぞ
れ別の検査ワードを割り付ける。

なお、検査ワードが格納される検査ワード領域は、多重
化冗長ワード領域のあるメモリ１１上に設ける代りに、
他のメモリやレジスタ領域に格納するようにしてもよい
。

〔作　用〕

第１図は、前述のアルゴリズムに従って検査ワードの割
付けが行われた場合の、記憶部１１内の各ワード領域の
配置の一例を示したものである。

第１図においては、メモリ１１のワード領域ＷＥ０〜Ｗ
ＥｎをアドレスＡＤＲ３の順に連続したｐ個のワード領
域を有する多重化冗長ワード領域　　。

ＧＯ、Ｇ＋　、Ｇ２等に分けて、各多重化冗長ワードが
格納される。

最後のｐ個のワード領域を検査ワード領域として、ｐ個
の検査ワードが格納される（アルゴリズム■）。

同一の多重化冗長ワード内のｐ個のワードには、それぞ
れ別の検査ワードが割り付けられる（アルゴリズム■）
。第１図では、検査ワード領域の１番目の検査ワード、
領域Ｗ　Ｅ　ｎ−（ｐ−、、には、各多重化冗長ワード
領域Ｇｏ　、Ｇ＋　、Ｇ！等の１番目のワード領域（Ｗ
Ｅ、、ＷＥｐ等）の各ワードに対する検査ワードが格納
される。一般にｉ番目の検査ワード領域ＷＥｎ−（ｐ−
＋１には、各多重化冗長ワード領域Ｇｏ　、Ｇ＋　、Ｇ
！等のｉ番目のワード領域（ＷＥｉ−１、ＷＥｐ＋！−
１＋　ＷＥ２ｐ＋１−１等）の各ワードに対する検査ワ
ードが格納される。

このような検査ワードの割付けを行うと、各多重化冗長
ワードのｐ個のワードがそれぞれの検査ワードを持つこ
とになるので、誤り訂正能力、すなわちチエ７り・サム
回復処理能力を大幅に向上させることができる。

表２は、本発明の場合の誤り処理能力を、表１と同様に
各故障モードについて、誤り処理機能が誤り検出機能で
ある場合と誤り訂正機能（Ｅ　ＣＣ’）を有している場
合に分けて示したものである。

表　　２ （１）及び（２）に示す単一ワードの単一ビット誤り及
び単一ワードの複数ビット誤りの誤り訂正は、表１に示
す従来方式と同様にして誤り訂正が行われる。

（３）に示す複数ワードの単一ビット誤りの場合は、誤
り検出機能だけである場合でも、多重化冗長ワード内の
各ワード毎に検査ワードが異なるので、（１）の単一ワ
ードの単一ビット誤りの場合と同様に、チェック・サム
処理により誤り訂正を行うことができる。ただしく※の
意味）、この複数ワードは、同一多重化冗長ワード領域
内の複数ワードであって、他の多重化冗長ワード領域内
の対応するワード（同一検査ワードに属するワード）で
誤りが起っていない場合である。複数の多重化冗長ワー
ド領域内の同一検査ワードに属する複数ワードの複数ビ
ットに誤りがあった場合は、表１の複数ワードの複数ビ
ット誤りと同じになるので、チェック・サム処理により
誤りを訂正することができないが、従来方式よりもチェ
ック・サム回復処理能力を大幅に向上させることができ
る。誤り訂正機能がある場合は、表１の場合と同様に、
複数ワードの単一ビット誤りを訂正することができる。

（４）に示す複数ワードの複数ビットの誤りの場合も、
多重化冗長ワード内の各ワード毎に検査ワードが異なる
ので、（２）の単一ワードの複数ビット誤りの場合と同
様に、チェック・サム処理により誤り訂正を行うことが
できる。ただしく※の意味）、この場合の複数ワードも
、前述の複数ワードの単一ビット誤りの場合と同様に、
同一多重化冗長ワード領域内の複数ワードの場合に限定
されるが、従来方式よりもチェック・サム回復処理能力
を大幅に向上させることができる。

検査ワード数をｐの整数（Ｓ≧２）倍にすると、ｓＭＡ
の多重化冗長ワード領域内の各ワード（ｐｘＳ個）に、
それぞれ別の検査ワードを持たせることができる。

このようにすると、表２の（３）及び（４）の場合にお
いて、複数ワードは同一多重化冗長ワード内のワードに
限定されず、同一検査ワードに属しない多重化冗長ワー
ド領域にまたがる最大検査ワード数に等しい複数ワード
の複数ビット（ワードがｍビットならば最大ｍビット）
の誤りを訂正することが可能となるので、更にチェック
・サム回復処理能力を向上させることができる。

以上のように、２ワ一ド以上の複数のビットに誤りが発
生した場合にも、最大検査ワード数に等しいワード数の
複数ビット誤りを訂正することが可能となり、メモリの
チェック・サム回復処理能力を大幅に向上させることが
できる。

なお、第１図は本発明によるメモリ配置の一例を示した
ものであって、本発明のメモリ配置は、これに限定され
るものでない。

〔実施例〕

本発明の実施例を、第２図を参照して説明する。

第２図は、本発明の一実施例システムの構成をブロック
図で示したものである。以下、４多重化冗長ワードを用
いる場合を例にとって、本発明の一実施例について説明
する。

（Ａ）実施システムの構成 第２図において、１１は制御記憶等のメモリで、４多重
化冗長ワードの多重度４に合せて、４個のウェイ　（Ｗ
ＡＹＩＩ〜ＷＡＹりで構成される。１つの４多重冗長ワ
ードは、４個のウェイＷ　Ａ　Ｙ　。

〜ＷＡＹ３に分けて格納される。

１２゜〜１２．はアドレス・レジスタ（Ｃ３ＡＲ）で、
対応するＷＡＹ、〜Ｗ　Ａ　Ｙ　ｓ内の各ワード領域を
アクセスするアドレスが保持される。

１３はメモリ・ロー・アドレス・レジスタ（Ｃ３ＡＬＲ
）で、４個のＷＡＹ、〜ＷＡＹ３を個々にアクセスする
ための２ビツトのロー・アドレス（ＣＳ　Ａ　Ｌ）が外
部から書き込まれる。

１４は多数決論理・選択部（ＶＬＦ−３ＥＬ）で、多数
決論理処理部として機能するときは、各Ｗ　Ａ　Ｙ　ｏ
〜ＷＡＹ３から４多重化冗長ワードを選択してそれらに
ついての多数決論理演算を行い、選択部として機能する
ときは、各Ｗ　Ａ　Ｙ　ｏ〜ＷＡＹ３からの各ワード・
データを選択する処理を行う。

１５は出力データレジスタ（ＣＳ　Ｄ　Ｒ）で、ＶＬＦ
−３ＥＬ１４の演算結果又は選択データが保持される。

Ｃ３ＤＲ１５の一部のフィールドは、セレクタ２２に加
られ、メモリ１１の次のアドレスを指示する。また、一
部のフィールドはセレクタ１６にＱＵＡＤモード信号と
してセレクタ１６に加えられ、次のメモリ１１の読出し
動作を規定する。

セレクタ１６は、外部から加えられるＱＵＡＤモード信
号とＣ３ＤＲ１５からのＱＵＡＤモード信号を選択して
ＶＬＦ−３ＥＬ１４に入力する。

外部からのＱＵＡＤモード信号は、初期起動時に０ＰＣ
ＯＤＥアドレスに付加して与えられる。

ＶＬＦ　−ＳＥＬ　１４はＱＵＡＤモード信号が“１”
のときは、４多重化冗長ワードの多数決論理処理を行い
、ＱＵＡＤモード信号が“Ｏ”のときは、記憶部１１の
ＷＡＹ、〜ＷＡＹ３の読出しデータを、アドレスＣ３Ａ
Ｌによって選択する。

１７はデコーダで、Ｃ３ＤＲ１５のデータをデコードし
て、各種の処理を行う機能ユニット（ＦＵ）１８ａ、１
８ｂ等に送られる。

１９はチェック・サム回復処理部で、チェック・サムに
よる誤り回復処理を行う。

２０はＣＳライト・レジスタ（Ｃ３ＷＲ）で、チエツク
サム・データとチェック・サムにより誤りを回復された
ワードが保持される。チェック・サム処理動作時は、Ｃ
３ＷＲ２０は最初ｒＯＪに設定される。

２１はセレクタで、メモリ１１に格納される初期マイク
ロ・ローディング・データ（ＩＭＬデータ）とＣ３ＷＲ
２０のデータを選択する。

２２はセレクタで、ＩＭＬデータのアドレス（ＩＭＬア
ドレス）とＣ３ＤＲ１５のアドレス及び初期起動時に与
えられるＯ　Ｐ　ＣＯＤ　Ｅ　（ＯｐｅｒａｔｉｏｎＣ
ｏｄｅ）アドレスを選択してＣ３ＡＲ１２ｏ　〜１２、
に送る。ＩＭＬアドレス及びＩＭＬデータは、初期化時
に外部装置等より与えられる。

２３はエラー検出部で、パリティ・チエツク又はＦＣＣ
チエツクによるエラー検出、エラーアドレスを含むエラ
ー情報の保持、チェック・サム回復処理部１９へのエラ
ー報告を行う。

（Ｂ）実施システムの動作 実施システムの動作を、（１）初期化動作と、（２）４
多重化冗長ワードによるデータ処理と、（３）チェック
・サム回復処理動作に分けて説明する。

（１）　　初期化動作 初期化時は、外部より初期化用のＩＭＬデータがセレク
タ２１を通ってメモリ１１に加えられ、ＩＭＬアドレス
がセレクタ２２を通ってＣ３ＡＲ１２゜〜１２ｓに加え
られる。

Ｃ３ＡＲ１２゜〜１２．の指示するアドレスに従って、
ＩＭＬデータは、メモリ１１のＷＡＹＯ〜ＷＡＹ３に４
重化冗長ワードの形で格納される。

また、Ｃ３ＷＲ２０は、オール″０″に初期化される。

（２）４多重化冗長ワードによるデータ処理４多重化冗
長ワードによるデータ処理時は、Ｃ３Ａ１２゜〜１２３
には、Ｃ３ＤＲ１５にあるアドレスがフィードバックし
てセントされる。これにより、記憶部１１のＷＡＹ、〜
ＷＡＹ！にある１つの４多重化冗長ワードがセレクトさ
れ、４多重化冗長ワードの各ワードのデータが同時に読
み出されてＶＬＦ−３ＥＬ１４に送られる。

また、４多重化冗長ワードによるデータ処理の場合は、
最初外部からＱＵＡＤモード信号「１」がセレクタ１６
に加えられ、その後はＣ５ＤＲ１５６のフィールドの一
部がＱＵＡＤモード信号としてセレクタ１６に加えられ
る。

ＱＵＡＤモード信号“ｌ”がセレクタ１６より加えられ
ると、ＶＬＦ　−ＳＥＬ　１４は、多数決論理処理部と
して機能し、次に再掲する票決論理と呼ばれる多数決論
理演算式（２）により、４多重化冗長ワードの各ビット
・データについて多数決論理演算を行う。

ＲＤｔ　＝Ｗａｉ　’　Ｗｂ＝＋Ｗｃ＝　’　Ｗａ！”
”（２）ここで、ＲＤ、は既に述べたように４多重化冗
長ワード（Ｗａ　、　Ｗｂ　、　Ｗｅ　、Ｗａ　）の多
数決論理出力データＲＤのｉ番目のビットの多数決論理
値であり、Ｗ、、、Ｗｂ、、Ｗｅ五及びＷ、正は、４多
重化冗長ワードＷ、、Ｗ、、Ｗｃ及びＷ４のｉ番目のビ
ットの値である。

この多数決論理演算の具体的な内容については、第５図
において既に説明したとおりであり、その結果はＣ５Ｄ
Ｒ１５に保持される。

デコーダ１７は、Ｃ３ＤＲ１５にある演算結果をデコー
ドし、機能ユニット１８８．１８ｂ等に送って所定の処
理を行わせる。

（３）　　チェック・サム回復処理動作前述の（２）の
データ処理においてエラー検出部２３で誤りが検出され
ると、ただちにデータ処理は中断されてエラー回復処理
を行う。エラー回復処理動作においてはＣ３ＤＲ１５か
らのＱＵＡＤモード信号を０”として、Ｃ３ＡＬ信号が
Ｃ３ＡＬＲ１３を通してＣ３Ａ１２゜〜１２コに加えら
れる。これにより、メモリ１１のＷＡＹ＋、〜ＷＡＹ、
にある各ワードが個々にアクセスされる。

ＶＬＦ　−ＳＥＬ　１４は、セレクタ１６より受は取っ
たＱＵＡＤモード信号が“０”であることから、セレク
タとして機能する。この場合は、Ｃ８ＡＬ情報によりＷ
　Ａ　Ｙ　ｏ〜Ｗ　Ａ　Ｙ　ｘにある１つのワードが選
択されてＣ３ＤＲ１５に書き込まれる。

チェック・サム回復処理部１９は、Ｃ３ＤＲ１５からチ
ェック・サムにおける同一検査ワードの各ワードを順次
読出し、そのチェック・サムの値を求めて誤りの訂正を
行う。すなわち、Ｃ３ＷＲ２０は最初「０」になってお
り、このＣ３ＷＲ２０の値と４多重化冗長ワードの最初
のワードの排他論理和（ＥＯＲ）が求められ、その結果
が再びＣ３ＷＲ２０にセットされる。次にこのＣ３ＷＲ
２０の値と次の４多重化冗長ワードの同一番目のワード
とのＥＯＲが求められてＣ３ＷＲ２０にセットされる。

以下、同様にしてチェック・サムが求められる。

次に、チェック・サム回復処理部１９は、誤りを検出し
た４多重化冗長ワードの対応するワードすなわち誤りを
起している可能性のあるデータを読出し、先に求めたチ
ェック・サムとの排他的論理和により誤り訂正をする。

すなわち、各ビットについてチェック・サムがθ″のと
きは誤りが無いと判別し、“ｌ”のときはそのビットに
誤りが有ると判別して誤りのあるワードビット値を反転
して誤りを訂正する。

このチェック・サム回復処理の終ったデータはＣ３ＷＲ
２０に書き込まれる。

Ｃ３ＷＲ２０のデータはセレクタ２１を通してメモリ１
１に戻され、Ｃ３ＡＬ情報によりＷＡＹ。〜ＷＡＹ：Ｉ
のエラーの検出された４多重化冗長ワードの対応するワ
ード領域に再書込みされる。

以下同様にしてすべての検査ワードグループに対して、
順次チェック・サム回復処理を行い、チェック・サム回
復処理の終った４多重化冗長ワードの各ワードが、メモ
リ１１のＷＡＹ、〜ＷＡＹ、に順番に再書込みされる。

これにより、検査ワード数か多重度に等しい４個の場合
は、同一４多重化冗長ワードの領域内の最大４ワードに
生じた複数ピント（ワードがｍビットならば最大ｍビッ
ト）の誤りが訂正される。

検査ワード数を多重度のＳ　（２≦Ｓ≦４）倍とした場
合は、同一検査ワードに属しない多重冗長化領域にまた
がる最大４Ｓワードの最大ｍビットの誤りが訂正される
。

（Ｃ）他の実施例 前述の実施例は、多重化冗長化ワードの各ワードには誤
り検出コード又は誤り訂正コードが付加されているが、
各検査ワードにはこれらの各コードは付加されていない
。

各検査ワードにも誤り訂正コードを付加すると、各検査
ワードの誤りが訂正されるので、チェック・サム値に発
生した誤りが訂正され、チェック・サム回復処理の信頼
性を向上させることができる。

第３図は、４多重化冗長ワードの場合を例にとって、４
個の検査ワードに誤り訂正コードとしてＥＣＣを付加し
た場合を示したものである。

第３図において、メモリ１１には４個の連続したワード
領域からなる４多重化冗長ワード領域Ｇ。（Ｗ　Ｅ　ｏ
〜ＷＥ３　）、Ｇ＋　　（ＷＥ４〜ＷＥ？　）等に分け
られ、各４多重化冗長のワード領域には、それぞれの４
多重化冗長ワードが格納される。右端の領域はＥＣＣが
格納されるＥ　ＣＣＲｆＪ域である。

２４は、メモリ１１とは別個に設けられた検査ワード格
納部で、多重度４に等しい４個の検査ワードを用いる場
合が示されている。検査ワード領域ＣＷＥ；　　（ｔ＝
ｏ〜３）には、各４多重化冗長ワード領域Ｇ、、Ｇ、等
の第１番目のワード領域の各ワードの検査ワードが格納
されている。

以上のメモリ構成は、第１図のメモリ構成と共通する。

本実施例では、第３図に示すように、検査ワード格納部
２３の各検査ワード領域ＣＷＥＯ〜ＣＷＥ３の右端に更
に誤り訂正コード（Ｅ　ＣＣ”）を格納するＥ　ＣＣｅ
Ｉ域が設けられる。これにより、各検査ワードの誤りが
訂正され、チェック・サム回復処理の信頼性を向上させ
ることができる。

このように各検査ワードに誤り訂正コードを付加した場
合のチェック・サム回復処理システムの構成及び動作は
、前述の実施例と同様であるので、その説明は省略する
。

以上、４多重化冗長ワードの場合の実施例について説明
したが、４多重以外の多重化冗長ワードの場合にも、同
様にしてチェック・サム回復処理を行うことができる。

〔発明の効果〕

以上説明したように、本発明によれば、２ワ一ド以上の
複数ワードの複数ビットに誤りが発生した場合にも、最
大検査ワード数に等しいワードの複数ビットに生じた誤
りを訂正することが可能となり、メモリのチェック・サ
ム回復処理能力を大幅に向上させるこ止ができる。

【図面の簡単な説明】

第１図は、本発明の原理説明図、 第２図は、本発明の１実施システムの構成の説明図、 第３図は、本発明の他の実施例のメモリ構成の説明図、 第４図は、従来のチェック・サム回復処理方式の説明図
、 第５図は、多数決論理処理方式の一例の説明図。 第１図〜第３図において、 １１・・・メモリ、１２（１２゜〜１２３）・・・アド
レス・レジスタ（Ｃ３ＡＲ）　、１３・・・メモリ・ロ
ー・アドレス・レジスタ（Ｃ３ＡＬＲ）　、１４・・・
多数決論理・選択部（ＶＬＦ−３ＥＬ）、１５・・・出
力データ・レジスタ（Ｃ３ＤＲ）　、１６・・・セレク
タ、１７・・・デコーダ、１８　　（１８，、ＩＱｂ）
・・・機能ユニット（ＦＵ）、１９・・・チェック・サ
ム回復処理部、２０・・・ＣＳライト・レジスタｃｃｓ
ｗＲ）、２１．２２・・・セレクタ、ＷＡＹ　（ＷＡＹ
。 〜Ｗ　Ａ　Ｙ　３　）ウェイ、２３・・・エラー検出部
、２４・・・検査ワード格納部。

Claims (4)

【特許請求の範囲】
1. （１）メモリ（１１）の多重化冗長ワード領域上の誤り
   処理機能を有する各ワードに発生した誤りをチェック・
   サム処理により回復するメモリのチェック・サム回復処
   理方式において、 （Ａ）チェック・サム処理用の検査ワードの数を、多重
   化冗長ワードの多重度又はその整数倍の数に選定し、 （Ｂ）同一の多重化冗長ワード内の各ワードには、それ
   ぞれ別の検査ワードの割り付けを行う、ことを特徴とす
   るメモリのチェック・サム回復処理方式。
2. （２）各ワードの誤り処理機能が、エラー検出機能であ
   ることを特徴とする特許請求の範囲第１項記載のメモリ
   のチェック・サム回復処理方式。
3. （３）各ワードの誤り処理機能が、エラー訂正機能であ
   ることを特徴とする特許請求の範囲第１項記載のチェッ
   ク・サム回復処理方式。
4. （４）各検査ワードに誤り訂正機能を持たせたことを特
   徴とする特許請求の範囲第２項又は３項記載のメモリの
   チェック・サム回復処理方式。