JPH01150952A - 多次元アドレスメモリのアクセス制御方法及び装置 - Google Patents
多次元アドレスメモリのアクセス制御方法及び装置Info
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- JPH01150952A JPH01150952A JP30854387A JP30854387A JPH01150952A JP H01150952 A JPH01150952 A JP H01150952A JP 30854387 A JP30854387 A JP 30854387A JP 30854387 A JP30854387 A JP 30854387A JP H01150952 A JPH01150952 A JP H01150952A
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- 230000015654 memory Effects 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリアクセスの制御に関し、特に、データ
転送とアドレス転送に時分割で使用されるバスに接続さ
れ、多次元アドレシング方式によりアクセスされるメモ
リのための、アクセス制御方法と、そのための装置とに
関する。
転送とアドレス転送に時分割で使用されるバスに接続さ
れ、多次元アドレシング方式によりアクセスされるメモ
リのための、アクセス制御方法と、そのための装置とに
関する。
ドツトプリンタやレーザビームプリンタなどのドツトパ
ターン印刷装置、グラフィック表示装置。
ターン印刷装置、グラフィック表示装置。
画像処理装置などにおいては、１枚の用紙、１画面など
の２次元面上に広がるドツトパターン又は画素パターン
に対応するデータを格納するためのメモリが設けられ、
このようなメモリについては、２次元面に相応して２次
元アドレシングがしばしば採用される。２次元アドレシ
ングにおいては、各記憶位置を指定するアドレスは、そ
れぞれ独立に設定しうる１対の成分アドレス（Ｘアドレ
スとＸアドレス）からなるものとして扱われる。
の２次元面上に広がるドツトパターン又は画素パターン
に対応するデータを格納するためのメモリが設けられ、
このようなメモリについては、２次元面に相応して２次
元アドレシングがしばしば採用される。２次元アドレシ
ングにおいては、各記憶位置を指定するアドレスは、そ
れぞれ独立に設定しうる１対の成分アドレス（Ｘアドレ
スとＸアドレス）からなるものとして扱われる。
第２図は、２次元アドレシングの一例を示す。
この例では、特開昭６１−８０３３９号公報に記載され
ているように、並行動作の可能な２個のメモリバンク（
バンク０とバンク１）が設けられ、これらのバンクは、
一つおきのＸアドレスとＸアドレスを持つ。各Ｘアドレ
スは各ドツト行又は走査線に対応し、Ｘアドレスはドツ
ト行上又は走査線上の位置に対応する。この例では、ワ
ード長は４バイトであり、したがって、１ワードのデー
タを一度に転送するには４バイト幅のメモリバスを必要
とする。ＸアドレスとＸアドレスを図示のように交互に
２個のバンクに分配することにより、同一のＸアドレス
と連続するＸアドレスで指定される一連のワード位置（
ａ＋ ｅｒ ｆｔ ｇ） 、又は同一のＸアドレスと連
続するＸアドレスで指定される一連のワード位置（ａ、
ｂ、ｃ、ｄ）へのアクセスを、２個のバンクへの交互の
アクセスによって実現でき、それにより、総合アクセス
時間を短縮することができる。
ているように、並行動作の可能な２個のメモリバンク（
バンク０とバンク１）が設けられ、これらのバンクは、
一つおきのＸアドレスとＸアドレスを持つ。各Ｘアドレ
スは各ドツト行又は走査線に対応し、Ｘアドレスはドツ
ト行上又は走査線上の位置に対応する。この例では、ワ
ード長は４バイトであり、したがって、１ワードのデー
タを一度に転送するには４バイト幅のメモリバスを必要
とする。ＸアドレスとＸアドレスを図示のように交互に
２個のバンクに分配することにより、同一のＸアドレス
と連続するＸアドレスで指定される一連のワード位置（
ａ＋ ｅｒ ｆｔ ｇ） 、又は同一のＸアドレスと連
続するＸアドレスで指定される一連のワード位置（ａ、
ｂ、ｃ、ｄ）へのアクセスを、２個のバンクへの交互の
アクセスによって実現でき、それにより、総合アクセス
時間を短縮することができる。
メモリバスにおいては、ハードウェアの節約のために、
アドレスバスとデータバスを別個に設ける代りに、単一
のバスをデータの転送とアドレスの転送に時分割で使用
することが多い。この型のメモリバスに接続された２次
元アドレスメモリは。
アドレスバスとデータバスを別個に設ける代りに、単一
のバスをデータの転送とアドレスの転送に時分割で使用
することが多い。この型のメモリバスに接続された２次
元アドレスメモリは。
各ワードへのアクセスの度に、それに先立って、アクセ
スを要求する装置（以下リクエスタという）からアドレ
スの供給を受けなければならない。したがって、例えば
、第２図におけるワード位Ｗ ａ ｔｂ、ｃ、ｄにこの
順でデータを書込む場合、第４図（イ）のタイムチャー
トに示すように、メモリバスは、各書込データの転送に
加えて、各書込データのアドレスの転送にも時間を貸さ
ねばならない。第４図（ロ）に示すように、ワード位置
ａ。
スを要求する装置（以下リクエスタという）からアドレ
スの供給を受けなければならない。したがって、例えば
、第２図におけるワード位Ｗ ａ ｔｂ、ｃ、ｄにこの
順でデータを書込む場合、第４図（イ）のタイムチャー
トに示すように、メモリバスは、各書込データの転送に
加えて、各書込データのアドレスの転送にも時間を貸さ
ねばならない。第４図（ロ）に示すように、ワード位置
ａ。
ｅｒ ｆ＋ ｇにこの順でデータを書込む場合も同様で
あり、更に、このような事情は、読出動作についても同
様である。
あり、更に、このような事情は、読出動作についても同
様である。
アドレスのこのような毎回の転送は、メモリバスのビジ
ー率を増し、その結果、多バンクメモリの採用が狙うア
クセスの高速化の効果が減殺され。
ー率を増し、その結果、多バンクメモリの採用が狙うア
クセスの高速化の効果が減殺され。
また、複数のメモリを複数のりクエスタが共用するシス
テムでも、総合処理速度が低下する。加えて、リクエス
タでは、毎回のアドレス設定処理によるオーバヘッドが
生じる。
テムでも、総合処理速度が低下する。加えて、リクエス
タでは、毎回のアドレス設定処理によるオーバヘッドが
生じる。
本発明の第１の目的は、多次元アドレスメモリに接続さ
れてデータ転送とアドレス転送に時分割で使用されるメ
モリバスについて、それがアドレス転送に使用される時
間を縮少し、それにより、データ転送能力を増大させる
ことにある。
れてデータ転送とアドレス転送に時分割で使用されるメ
モリバスについて、それがアドレス転送に使用される時
間を縮少し、それにより、データ転送能力を増大させる
ことにある。
本発明の第２の目的は、リクエスタが行なうべきアドレ
ス設定処理の回数を減少し、それにより。
ス設定処理の回数を減少し、それにより。
リクエスタに生じるオーバヘッドを削減することにある
。
。
（問題点を解決するための手段〕
本発明のアクセス制御方法においては、リクエスタは、
複数の成分アドレス（２次元アドレスにおけるＸアドレ
スとＹアドレス）からなるアドレスと、これらの成分ア
ドレスの少なくとも一つの更新を指示する更新指示情報
をメモリ装置に送り、メモリ装置は、更新指示情報によ
り指定された成分アドレスを等差的に逐次更新するとと
もに、更新された各アドレスにより指定された記憶位置
にアクセスする。
複数の成分アドレス（２次元アドレスにおけるＸアドレ
スとＹアドレス）からなるアドレスと、これらの成分ア
ドレスの少なくとも一つの更新を指示する更新指示情報
をメモリ装置に送り、メモリ装置は、更新指示情報によ
り指定された成分アドレスを等差的に逐次更新するとと
もに、更新された各アドレスにより指定された記憶位置
にアクセスする。
また、前述の方法の実施に使用される本発明のアクセス
制御装置は、メモリ装置側に、それぞれ成分アドレスを
保持するための複数の第１保持手段と、更新指示情報を
保持するための第２保持手段と、第２保持手段の内容に
より指定された第１保持手段の内容を等差的に逐次更新
する手段とを有する。
制御装置は、メモリ装置側に、それぞれ成分アドレスを
保持するための複数の第１保持手段と、更新指示情報を
保持するための第２保持手段と、第２保持手段の内容に
より指定された第１保持手段の内容を等差的に逐次更新
する手段とを有する。
本発明によれば、多次元アドレスの成分アドレスの一つ
又はいくつかが等差的に変わるだけの一連の記憶位置（
例えば、第２図におけるワードａ。
又はいくつかが等差的に変わるだけの一連の記憶位置（
例えば、第２図におけるワードａ。
ｅｐ ｆｙ ｇ）へのアクセスが必要なときに、リクエ
スタは、アドレスに関しては、開始アドレスを更新指示
情報と共にメモリ装置に送るのみでよく、その後は、メ
モリ装置側において、更新指示情報に従って所要のアド
レス更新が行なわれる。したがって、メモリバスがアド
レス転送に使用される時間が大幅に減少し、加えて、リ
クエスタがアドレス設定処理にかけるオーバヘッドも著
しく減少する。
スタは、アドレスに関しては、開始アドレスを更新指示
情報と共にメモリ装置に送るのみでよく、その後は、メ
モリ装置側において、更新指示情報に従って所要のアド
レス更新が行なわれる。したがって、メモリバスがアド
レス転送に使用される時間が大幅に減少し、加えて、リ
クエスタがアドレス設定処理にかけるオーバヘッドも著
しく減少する。
第１図は、本発明の一実施例を示す。リクエスタＡ１０
．リクエスタ８１６．リクエスタＣ１７とメモリ制御装
置Ａ１９．メモリ制御装置Ｂ２０とが、メモリバス１８
に接続され、メモリ制御装置Ａ１９は、バンク０メモリ
３３とバンク１メモリ３４を制御し、メモリ制御装置Ｂ
は、バンク０メモリ３５とバンク１メモリ３６を制御す
る。
．リクエスタ８１６．リクエスタＣ１７とメモリ制御装
置Ａ１９．メモリ制御装置Ｂ２０とが、メモリバス１８
に接続され、メモリ制御装置Ａ１９は、バンク０メモリ
３３とバンク１メモリ３４を制御し、メモリ制御装置Ｂ
は、バンク０メモリ３５とバンク１メモリ３６を制御す
る。
このシステムは、例えば、レーザビームプリンタ制御装
置の一部であり、リクエスタＡＩＯは。
置の一部であり、リクエスタＡＩＯは。
文字コードをドツトパターンに展開するためのプロセッ
サであり、リクエスタＢ１６は、グラフィックデータを
ドツトパターンに展開するためのプロセッサであり、リ
クエスタＣ１７は、プリンタへのデータ供給を管理する
プリンタアダプタとして機能するプロセッサである。メ
モリバス１８は、４バイト幅で、データ転送とアドレス
転送に時分割で使用される。バンク０メモリ３３とバン
ク１メモリ３４は、第２図に示されるように、一つおき
のＸアドレスとＹアドレスを持ち、ワード長は４バイト
である。バンク０メモリ３５とバンク１メモリ３６も同
様なアドレス配置を持つ。
サであり、リクエスタＢ１６は、グラフィックデータを
ドツトパターンに展開するためのプロセッサであり、リ
クエスタＣ１７は、プリンタへのデータ供給を管理する
プリンタアダプタとして機能するプロセッサである。メ
モリバス１８は、４バイト幅で、データ転送とアドレス
転送に時分割で使用される。バンク０メモリ３３とバン
ク１メモリ３４は、第２図に示されるように、一つおき
のＸアドレスとＹアドレスを持ち、ワード長は４バイト
である。バンク０メモリ３５とバンク１メモリ３６も同
様なアドレス配置を持つ。
メモリアクセス制御機構に関する限り、どのリクエスタ
の構造も、またどのメモリ制御装置の構造も同じである
から、以下においては、リクエスタＡＩＯとメモリ制御
装置Ａ１９を詳述する。
の構造も、またどのメモリ制御装置の構造も同じである
から、以下においては、リクエスタＡＩＯとメモリ制御
装置Ａ１９を詳述する。
リクエスタＡＩＯは、更新フラグレジスタ（ＦＬＧ）１
１と、Ｙアドレスレジスタ（ＭＡＲ）１２と、Ｘアドレ
スレジスタ（ＸＡＲ）１３とを有する。これらのレジス
タは、リクエスタＡＩＯの内部で生成された更新フラグ
と、Ｙアドレスと。
１と、Ｙアドレスレジスタ（ＭＡＲ）１２と、Ｘアドレ
スレジスタ（ＸＡＲ）１３とを有する。これらのレジス
タは、リクエスタＡＩＯの内部で生成された更新フラグ
と、Ｙアドレスと。
Ｘアドレスとをそれぞれ格納する。例えば、更新フラグ
は１バイトからなり、Ｙアドレスは２バイトからなり、
Ｘアドレスは１バイトがらなり、これらが連結されて４
バイトのアドレスワードを形成し、メモリバス１８を経
てメモリ制御装置Ａ１．９又はＢ２０に転送される。更
新フラグは、メモリ制御装置内部で行なわれるべきアド
レス更新動作を指示する。例えば、第１ビツトはＸアド
レスの＋１を指示し、第２ビツトはＸアドレスの−１を
指示し、第３ビツトはＹアドレスの＋１を指示し、第４
ビツトはＹアドレスの−１を指示する。他のインクリメ
ント値又はデクリメント値も必要に応じて指定できるよ
うにしてもよい。更に、書込まれるべき４バイトのデー
タを格納するためのライトデータレジスタ（ＷＤＲ）１
４と、読出された４バイトのデータを格納するためのり
一ドデータレジスタ （ＲＤＲ）１５が設けられる。
は１バイトからなり、Ｙアドレスは２バイトからなり、
Ｘアドレスは１バイトがらなり、これらが連結されて４
バイトのアドレスワードを形成し、メモリバス１８を経
てメモリ制御装置Ａ１．９又はＢ２０に転送される。更
新フラグは、メモリ制御装置内部で行なわれるべきアド
レス更新動作を指示する。例えば、第１ビツトはＸアド
レスの＋１を指示し、第２ビツトはＸアドレスの−１を
指示し、第３ビツトはＹアドレスの＋１を指示し、第４
ビツトはＹアドレスの−１を指示する。他のインクリメ
ント値又はデクリメント値も必要に応じて指定できるよ
うにしてもよい。更に、書込まれるべき４バイトのデー
タを格納するためのライトデータレジスタ（ＷＤＲ）１
４と、読出された４バイトのデータを格納するためのり
一ドデータレジスタ （ＲＤＲ）１５が設けられる。
メモリ制御装［Ａ１９内には、バンク０メモリ３３に対
して、更新フラグレジスタ（ＦＬＧ）２１と、バンク０
・Ｙアドレスレジスタ（ＹＡＲＯ）２２と、バンク０・
Ｘアドレスレジスタ（ＸＡＲＯ）２３と、インクリメン
タ／デクリメンタ２４と、バンク０・リードデータレジ
スタ（ＲＤＲＯ）２５と、バンクＯ・ライトデータレジ
スタ（ＶＤＲＯ）２６が設けられ、また、バンク１メモ
リ３４に対して、更新フラグレジスタ（ＦＬＧ）２７と
、バンクトＹアドレスレジスタ（ＹＡＲＩ）２８と、バ
ンクトＸアドレスレジスタ（ＸＡＲＩ）２９と、インク
リメンタ／デクリメンタ３０と、バンクトリードデータ
レジスタ （ＲＤＲＩ）３１と、バンクドライドデータ
レジスタ（ＷＤＲＩ）３２が設けられる。更に１図示さ
れていないが、リクエスタからの動作指示情報（書込み
／読出し、アクセスワード数等）を受取って前記の諸回
路の動作を制御するための、制御回路が設けられる。
して、更新フラグレジスタ（ＦＬＧ）２１と、バンク０
・Ｙアドレスレジスタ（ＹＡＲＯ）２２と、バンク０・
Ｘアドレスレジスタ（ＸＡＲＯ）２３と、インクリメン
タ／デクリメンタ２４と、バンク０・リードデータレジ
スタ（ＲＤＲＯ）２５と、バンクＯ・ライトデータレジ
スタ（ＶＤＲＯ）２６が設けられ、また、バンク１メモ
リ３４に対して、更新フラグレジスタ（ＦＬＧ）２７と
、バンクトＹアドレスレジスタ（ＹＡＲＩ）２８と、バ
ンクトＸアドレスレジスタ（ＸＡＲＩ）２９と、インク
リメンタ／デクリメンタ３０と、バンクトリードデータ
レジスタ （ＲＤＲＩ）３１と、バンクドライドデータ
レジスタ（ＷＤＲＩ）３２が設けられる。更に１図示さ
れていないが、リクエスタからの動作指示情報（書込み
／読出し、アクセスワード数等）を受取って前記の諸回
路の動作を制御するための、制御回路が設けられる。
ＦＬＧ２１とＹＡＲＯ２２とＸＡＲＯ２３は、リクエス
タＡＩＯから転送されたＦＬＧＩＩとＹＡＲＩ２とＸＡ
ＲＩ３の内容をそれぞれ受取る。ＹＡＲＯ２２とＸＡＲ
Ｏ２３の内容は、連結されて、バンクＯメモリ３３への
アクセスのためのアドレスを提供する。
タＡＩＯから転送されたＦＬＧＩＩとＹＡＲＩ２とＸＡ
ＲＩ３の内容をそれぞれ受取る。ＹＡＲＯ２２とＸＡＲ
Ｏ２３の内容は、連結されて、バンクＯメモリ３３への
アクセスのためのアドレスを提供する。
インクリメンタ／デクリメンタ２４は、ＦＬＧ２１の内
容に従ッテ、ＹＡＲＯ２２又はＸＡＲＯ２３の内容をイ
ンクリメント又はデクリメントする。ｌ１ｌＤＲ０２６
は、書込動作において、リクエスタＡＩＯから転送され
たＷＤＲＩ４の内容を受取って、バンクＯメモリ３３に
供給する。ＲＤＲＯ２５は、読出動作において、バンク
Ｏメモリ３３から読出されたワードを受取り、その内容
は、リクエスタＡＩＯのＲＤＲＩ５に転送される。
容に従ッテ、ＹＡＲＯ２２又はＸＡＲＯ２３の内容をイ
ンクリメント又はデクリメントする。ｌ１ｌＤＲ０２６
は、書込動作において、リクエスタＡＩＯから転送され
たＷＤＲＩ４の内容を受取って、バンクＯメモリ３３に
供給する。ＲＤＲＯ２５は、読出動作において、バンク
Ｏメモリ３３から読出されたワードを受取り、その内容
は、リクエスタＡＩＯのＲＤＲＩ５に転送される。
バンク１メモリ３４のための諸回路２７〜３２の機能は
、前記の諸回路２１〜２６の対応する回路の機能と同じ
であるから、それらの詳述は省略する。ただし、バンク
０メモリ３３のための諸回路とバンク１メモリ３４のた
めの諸回路は、基本的には、互いに独立に、かつ並行し
て、動作することができる。
、前記の諸回路２１〜２６の対応する回路の機能と同じ
であるから、それらの詳述は省略する。ただし、バンク
０メモリ３３のための諸回路とバンク１メモリ３４のた
めの諸回路は、基本的には、互いに独立に、かつ並行し
て、動作することができる。
次に、第１図に示されたシステムの総合動作を説明する
。まず、第２図におけるワード位置ａ。
。まず、第２図におけるワード位置ａ。
ｂ、ｃ、ｄにこの順でデータを書込む動作を例にとる。
第３図（イ）は、この動作におけるメモリバス１８の使
用状況を示すタイムチャートである。
用状況を示すタイムチャートである。
リクエスタＡＩＯは、Ｙアドレスの“１″インクリメン
トを指示する更新フラグと、先頭ワード位置ａのＹアド
レス及びＸアドレスとを生成して、これらをＦＬＧＩＩ
とＹＡＲＩ２とＸＡＲＩ３にそれぞれ格納する。次いで
、アドレス送出タイミング４１において、リクエスタＡ
１０は、ＦＬＧｌｌとＹＡＲＩ２とＸＡＲＩ３の内容を
メモリバス１８に送出し、同時に、図示されていない制
御線を介して、書込動作の指示情報と、所要ワード数（
この例ではＩＩ ４ Ｅｌ ）の指示情報と、最初にア
クセスすべきバンク（この例ではバンク０）の指示情報
を、メモリ制御装置Ａ１９へ送る。メモリ制御装置Ａ１
９は、メモリバス１８から、ＦＬＧｌｌとＹＡＲＩ２と
ＸＡＹ１３（７）値を、ＦＬＧ２１゜ＦＬＧ２７とＹＡ
ＲＯ２２、ＸＡＲＩ ２８ とＸＡＲＯ２３。
トを指示する更新フラグと、先頭ワード位置ａのＹアド
レス及びＸアドレスとを生成して、これらをＦＬＧＩＩ
とＹＡＲＩ２とＸＡＲＩ３にそれぞれ格納する。次いで
、アドレス送出タイミング４１において、リクエスタＡ
１０は、ＦＬＧｌｌとＹＡＲＩ２とＸＡＲＩ３の内容を
メモリバス１８に送出し、同時に、図示されていない制
御線を介して、書込動作の指示情報と、所要ワード数（
この例ではＩＩ ４ Ｅｌ ）の指示情報と、最初にア
クセスすべきバンク（この例ではバンク０）の指示情報
を、メモリ制御装置Ａ１９へ送る。メモリ制御装置Ａ１
９は、メモリバス１８から、ＦＬＧｌｌとＹＡＲＩ２と
ＸＡＹ１３（７）値を、ＦＬＧ２１゜ＦＬＧ２７とＹＡ
ＲＯ２２、ＸＡＲＩ ２８ とＸＡＲＯ２３。
ＸＡＲＩ ２９に、それぞれ取込む。この間に、リクエ
スタＡＩＯは、書込むべき最初のワード（ａ）をＷＤＲ
Ｉ４内に準何する。
スタＡＩＯは、書込むべき最初のワード（ａ）をＷＤＲ
Ｉ４内に準何する。
データ送出タイミング４２において、リクエスタＡＩＯ
は、ＷＤＲＩ４内のワード（ａ）をメモリバス１８に送
出する。メモリ制御装［Ａ１９は、制御情報中の開始バ
ンク指示情報に従い、まず、バンク０メモリ３３に関連
する諸回路を起動して、メモリバス１８上のワード（ａ
）をすＤＲＯ２６に取込み、続いて、このワードを、Ｙ
ＡＲＯ２２とＸＡＲＯ２３の内容が指定するバンク０メ
モリ３３中のワード位置ａに書込む。書込動作が終わる
と、インクリメンタ／デクリメンタ２４は、ＦＬＧ２１
の内容に従って、ＹＡＲＯ２２の内容を“１”だけイン
クリメントする。その間に、リクエスタＡＩＯは、次に
書込むべきワード（ｂ）をＷＤＲＩ４内に準備する。
は、ＷＤＲＩ４内のワード（ａ）をメモリバス１８に送
出する。メモリ制御装［Ａ１９は、制御情報中の開始バ
ンク指示情報に従い、まず、バンク０メモリ３３に関連
する諸回路を起動して、メモリバス１８上のワード（ａ
）をすＤＲＯ２６に取込み、続いて、このワードを、Ｙ
ＡＲＯ２２とＸＡＲＯ２３の内容が指定するバンク０メ
モリ３３中のワード位置ａに書込む。書込動作が終わる
と、インクリメンタ／デクリメンタ２４は、ＦＬＧ２１
の内容に従って、ＹＡＲＯ２２の内容を“１”だけイン
クリメントする。その間に、リクエスタＡＩＯは、次に
書込むべきワード（ｂ）をＷＤＲＩ４内に準備する。
次のデータ送出タイミング４３において、リクエスタＡ
ＩＯは、ＷＤＲＩ４内のワード（ｂ）をメモリバス１８
に送出する。メモリ制御装置Ａ１９は、今度はバンク１
メモリ３４に関連する諸回路を起動して、メモリバス１
８上のワード（ｂ）をＷＤＲＩ ３２に取込む。インク
リメンタ／デクリメンタ３０は、ＦＬＧ２７の内容に従
って、 ＹＡＲＩ ２８の内容を１”だけインクリメン
トする。次いで、ｖＤＲｌ ３２内ノワード（ｂ）は、
ＹＡＲＩ ＺＢ （Ｄインクリメントされた内容とＸＡ
ＲＩ ２９の内容が指定するバンク１メモリ３４中のワ
ード位［ｂに書込まれ、その後、ＹＡＲＩ ２８の内容
は、インクリメンタ／デクリメンタ３０により、再び４
１１ Ｉ＋だけインクリメントされる。この間に、リク
エスタＡＩＯは、次に書込むべきワード（ｃ）をＷＤＲ
Ｉ４内に準備する。
ＩＯは、ＷＤＲＩ４内のワード（ｂ）をメモリバス１８
に送出する。メモリ制御装置Ａ１９は、今度はバンク１
メモリ３４に関連する諸回路を起動して、メモリバス１
８上のワード（ｂ）をＷＤＲＩ ３２に取込む。インク
リメンタ／デクリメンタ３０は、ＦＬＧ２７の内容に従
って、 ＹＡＲＩ ２８の内容を１”だけインクリメン
トする。次いで、ｖＤＲｌ ３２内ノワード（ｂ）は、
ＹＡＲＩ ＺＢ （Ｄインクリメントされた内容とＸＡ
ＲＩ ２９の内容が指定するバンク１メモリ３４中のワ
ード位［ｂに書込まれ、その後、ＹＡＲＩ ２８の内容
は、インクリメンタ／デクリメンタ３０により、再び４
１１ Ｉ＋だけインクリメントされる。この間に、リク
エスタＡＩＯは、次に書込むべきワード（ｃ）をＷＤＲ
Ｉ４内に準備する。
データ送出タイミング４４において、リクエスタＡＩＯ
は、ＷＤＲＩ４内のワード（ｃ）をメモリバス１８に送
出する。メモリ制御装置Ａ１９は、今度はバンク０メモ
リ３３に関連する諸回路を起動して、メモリバス１８上
のワード（Ｃ）をＷＤＲＯ２６に取込む。インクリメン
タ／デクリメンタ２４は、ＦＬＧ２１の内容に従って、
ＹＡＲＯ２２の内容を１′″だけインクリメントする。
は、ＷＤＲＩ４内のワード（ｃ）をメモリバス１８に送
出する。メモリ制御装置Ａ１９は、今度はバンク０メモ
リ３３に関連する諸回路を起動して、メモリバス１８上
のワード（Ｃ）をＷＤＲＯ２６に取込む。インクリメン
タ／デクリメンタ２４は、ＦＬＧ２１の内容に従って、
ＹＡＲＯ２２の内容を１′″だけインクリメントする。
ＹＡＲＯ２２の内容は、データ送出タイミング４２にお
ける書込動作の後で“１”だけインクリメントされてい
たから、今回のインクリメントによって初期値から“２
”だけ大きい値となる。したがって、ＹＡＲＯ２２とＸ
ＡＲＯ２３の内容は、バンク０メモリ３３の中のワード
位置Ｃを指定し、そこにｌ１ｌＤＲＯ２６内のワード（
ｃ）が書込まれる。この書込動作の後、インクリメンタ
／デクリメンタ２４は、ＹＡＲＯ２２の内容を再びパ１
”だけインクリメントする。この間に、リクエスタＡＩ
Ｏは、４番目に書込むべきワード（ｄ）をＷＤＲＩ４内
に準備する。
ける書込動作の後で“１”だけインクリメントされてい
たから、今回のインクリメントによって初期値から“２
”だけ大きい値となる。したがって、ＹＡＲＯ２２とＸ
ＡＲＯ２３の内容は、バンク０メモリ３３の中のワード
位置Ｃを指定し、そこにｌ１ｌＤＲＯ２６内のワード（
ｃ）が書込まれる。この書込動作の後、インクリメンタ
／デクリメンタ２４は、ＹＡＲＯ２２の内容を再びパ１
”だけインクリメントする。この間に、リクエスタＡＩ
Ｏは、４番目に書込むべきワード（ｄ）をＷＤＲＩ４内
に準備する。
最後のデータ送出タイミング４５においては、データ送
出タイミング４３におけるのと同様な処理が行なわれ、
その結果、ワード（ｄ）が、バンク１メモリ３４のワー
ド位置ｄに書込まれる。そこで、メモリ制御装置Ａ１９
は、指定された数のワードの書込みが完了したので、こ
の動作シーケンスを終了する。
出タイミング４３におけるのと同様な処理が行なわれ、
その結果、ワード（ｄ）が、バンク１メモリ３４のワー
ド位置ｄに書込まれる。そこで、メモリ制御装置Ａ１９
は、指定された数のワードの書込みが完了したので、こ
の動作シーケンスを終了する。
第２図におけるワード位置ａ＋ ｅ＋ Ｌ ｇへのこの
順での書込動作においては、更新フラグはＸアドレスの
（１１７１インクリメントを指示し、それに従い、ＸＡ
ＲＯ２３とＸＡＲＩ ２９の内容が逐次″１”ずつイン
クリメントされる。それ以外の動作は、前述したワード
位置ａ ” ｄへの書込動作と同様である。第３図（ロ
）は、この場合におけるメモリバス１８の使用状況のタ
イムチャートを示す。
順での書込動作においては、更新フラグはＸアドレスの
（１１７１インクリメントを指示し、それに従い、ＸＡ
ＲＯ２３とＸＡＲＩ ２９の内容が逐次″１”ずつイン
クリメントされる。それ以外の動作は、前述したワード
位置ａ ” ｄへの書込動作と同様である。第３図（ロ
）は、この場合におけるメモリバス１８の使用状況のタ
イムチャートを示す。
第２図におけるワード位置ｄｔＱ＃ｂ、ａへのこの順（
Ｙアドレス減少方向）での書込動作においては、更新フ
ラグはＹアドレスの１”デクリメントを指示し、したが
って、ＹＡＲＯ２２とＹＡＲＩ ２８の内容がｉｔ ｌ
ｐｙずつデクリメントされる。それ以外はＹアドレス
増大方向の場合と同様である。ただし、バンク１側が最
初に起動される。第３図（ハ）は、この場合におけるメ
モリバス１８の使用状況のタイムチャートを示す。
Ｙアドレス減少方向）での書込動作においては、更新フ
ラグはＹアドレスの１”デクリメントを指示し、したが
って、ＹＡＲＯ２２とＹＡＲＩ ２８の内容がｉｔ ｌ
ｐｙずつデクリメントされる。それ以外はＹアドレス
増大方向の場合と同様である。ただし、バンク１側が最
初に起動される。第３図（ハ）は、この場合におけるメ
モリバス１８の使用状況のタイムチャートを示す。
第２図におけるワード位置ｇ＋ ｆｔ ｅｔ ａへのこ
の順（Ｘアドレス減少方向）での書込動作においては、
更新フラグはＸアドレスの“１”デクリメントを指示し
、したがって、ＸＡＲＯ２３とＸＡＲＩ２９の内容が１
′″ずつデクリメントされる。それ以外はＸアドレス増
大方向の場合と同様である。
の順（Ｘアドレス減少方向）での書込動作においては、
更新フラグはＸアドレスの“１”デクリメントを指示し
、したがって、ＸＡＲＯ２３とＸＡＲＩ２９の内容が１
′″ずつデクリメントされる。それ以外はＸアドレス増
大方向の場合と同様である。
ただし、バンク１側が最初に起動される。第３図（ニ）
は、この場合におけるメモリバス１８の使用状況のタイ
ムチャートを示すつ Ｙアドレス方向又はＸアドレス方向に連続する一連のワ
ードの読出動作も、基本的には前記と同様であり、更新
フラグの指示に従って、ＹＡＲＯ２２とＹＡＲＩ ２８
、又はＸＡＲＯ２３とＸＡＲＩ ２９ （７）内容を
逐次更新することにより、Ｙアドレス方向又はＸアドレ
ス方向に連続する一連のワード位置の内容を読出すこと
ができる。バンク０メモリ３３及びバンク１メモリ３４
から読出されたワードは、ＲＤＲＯ２５及びＲＤＲＩ
３１に一旦格納され、そこからメモリバス１８を経て、
リクエスタＡＩＯ内のＲＤＲ１５に転送される。
は、この場合におけるメモリバス１８の使用状況のタイ
ムチャートを示すつ Ｙアドレス方向又はＸアドレス方向に連続する一連のワ
ードの読出動作も、基本的には前記と同様であり、更新
フラグの指示に従って、ＹＡＲＯ２２とＹＡＲＩ ２８
、又はＸＡＲＯ２３とＸＡＲＩ ２９ （７）内容を
逐次更新することにより、Ｙアドレス方向又はＸアドレ
ス方向に連続する一連のワード位置の内容を読出すこと
ができる。バンク０メモリ３３及びバンク１メモリ３４
から読出されたワードは、ＲＤＲＯ２５及びＲＤＲＩ
３１に一旦格納され、そこからメモリバス１８を経て、
リクエスタＡＩＯ内のＲＤＲ１５に転送される。
２″′又はそれより大きい更新値の指定を許すとともに
、指定された任意の値による更新ができるインクリメン
タ／デクリメンタを採用すれば、Ｙアドレス方向又はＸ
アドレス方向における間欠的な記憶位置にアクセスする
こともできる。また。
、指定された任意の値による更新ができるインクリメン
タ／デクリメンタを採用すれば、Ｙアドレス方向又はＸ
アドレス方向における間欠的な記憶位置にアクセスする
こともできる。また。
Ｙアドレスの更新とＸアドレスの双方の更新の指定を許
すとともに、両アドレスの同時更新ができるインクリメ
ンタ／デクリメンタを採用すれば。
すとともに、両アドレスの同時更新ができるインクリメ
ンタ／デクリメンタを採用すれば。
種々の角度の対角線方向における連続的又は間欠的な記
憶位置にアクセスすることもできる。更に、本発明は、
３次元又はそれより高次元のアドレシングが行なわれる
メモリにも適用できる。
憶位置にアクセスすることもできる。更に、本発明は、
３次元又はそれより高次元のアドレシングが行なわれる
メモリにも適用できる。
本発明によれば、多次元アドレスメモリにおいて頻繁に
生じる、一定方向に規則的に並ぶ一連の記憶位置の逐次
指定を、開始アドレスのみをメモリ装置に転送すること
によって行なうことができる。したがって、データ転送
とアドレス転送に時分割で使用されるメモリバスのビジ
ー率の大幅な低下、換言すれば利用可能率の顕著な増加
が１本発明よってもたらされる。ｎ個の連続する記憶位
置へのアクセスに必要なメモリバスの使用時間は、本発
明によれば、従来装置によるそれの（ｎ＋１）／ ２
ｎである。その結果、メモリバスの情報転送能力のネッ
クから生じるメモリアクセス速度の制限が著しく緩和さ
れる。特に、複数のりクエスタと複数のメモリ装置が単
一のメモリバスで接続されているシステムにおいて、本
発明の効果は顕著である。
生じる、一定方向に規則的に並ぶ一連の記憶位置の逐次
指定を、開始アドレスのみをメモリ装置に転送すること
によって行なうことができる。したがって、データ転送
とアドレス転送に時分割で使用されるメモリバスのビジ
ー率の大幅な低下、換言すれば利用可能率の顕著な増加
が１本発明よってもたらされる。ｎ個の連続する記憶位
置へのアクセスに必要なメモリバスの使用時間は、本発
明によれば、従来装置によるそれの（ｎ＋１）／ ２
ｎである。その結果、メモリバスの情報転送能力のネッ
クから生じるメモリアクセス速度の制限が著しく緩和さ
れる。特に、複数のりクエスタと複数のメモリ装置が単
一のメモリバスで接続されているシステムにおいて、本
発明の効果は顕著である。
加えるに、本発明によれば、リクエスタは開始アドレス
のみを設定すればよく、したがって、リクエスタにおい
てアドレス設定のために生じるオーバヘッドもまた。大
幅に減少する。
のみを設定すればよく、したがって、リクエスタにおい
てアドレス設定のために生じるオーバヘッドもまた。大
幅に減少する。
第１図は本発明の一実施例を含むデータ処理システムの
ブロックダイヤグラム、第２図は２バンクメモリシステ
ムにおける２次元アドレシングを示す図、第３図は本発
明が適用された場合におけるメモリバスの使用状況の例
を示すタイムチャート、第４図は従来装置におけるメモ
リバスの使用状況の例を示すタイムチャートである。 １０・・・メモリ利用装置としてのプロセッサ、１１・
・・更新指示情報源としての更新フラグレジスタ、１２
．１３・・・成分アドレス源としてのＸ、Ｙアドレスレ
ジスタ、１８・・・メモリバス、１９・・・メモリ制御
装置、２１．２７・・・更新指示情報保持手段としての
更新フラグレジスタ、２２，２８，２３゜２９・・・成
分アドレス保持手段としてのＹ、ｘアドレスレジスタ、
２４．３０・・・成分アドレス更新手段としてのインク
リメンタ／デクリメンタ、３３゜３４・・・メモリバン
ク。
ブロックダイヤグラム、第２図は２バンクメモリシステ
ムにおける２次元アドレシングを示す図、第３図は本発
明が適用された場合におけるメモリバスの使用状況の例
を示すタイムチャート、第４図は従来装置におけるメモ
リバスの使用状況の例を示すタイムチャートである。 １０・・・メモリ利用装置としてのプロセッサ、１１・
・・更新指示情報源としての更新フラグレジスタ、１２
．１３・・・成分アドレス源としてのＸ、Ｙアドレスレ
ジスタ、１８・・・メモリバス、１９・・・メモリ制御
装置、２１．２７・・・更新指示情報保持手段としての
更新フラグレジスタ、２２，２８，２３゜２９・・・成
分アドレス保持手段としてのＹ、ｘアドレスレジスタ、
２４．３０・・・成分アドレス更新手段としてのインク
リメンタ／デクリメンタ、３３゜３４・・・メモリバン
ク。
Claims (1)
- 【特許請求の範囲】 １、それぞれ任意に設定可能な複数の成分アドレスから
なるアドレスにより指定される複数の記憶位置を有する
メモリ装置と、前記メモリ装置にアクセスしうるメモリ
利用装置と、前記メモリ装置と前記メモリ利用装置の間
のデータ転送とアドレス転送に時分割で使用されるバス
とを備えたデータ処理システムにおいて、前記メモリ利
用装置から前記メモリ装置にアドレスとこのアドレス中
の前記複数の成分アドレスの任意に指定された少なくと
も一つの更新を指示する情報を送るステップと、前記メ
モリ装置において前記更新指示情報により指定された成
分アドレスを等差的に逐次更新するとともに更新された
各アドレスにより指定される記憶位置にアクセスするス
テップとを有するアクセス制御方法。 ２、特許請求の範囲１において、前記複数の記憶位置は
互いに並行に動作が可能な複数のバンクに分配され、前
記アドレス及び更新指示情報送付ステップは前記複数の
バンクに対して共通に行なわれ、前記更新及びアクセス
ステップは前記複数のバンクのそれぞれに対して別個に
行なわれるアクセス制御方法。 ３、特許請求の範囲１又は２において、前記データ処理
システムは、前記バスに接続された複数の前記メモリ利
用装置と複数の前記メモリ装置を備えたアクセス制御方
法。 ４、それぞれ任意に設定可能な複数の成分アドレスから
なるアドレスにより指定される複数の記憶位置を有し、
データ転送とアドレス転送に時分割で使用されるバスに
よりメモリ利用装置に接続されるべきメモリ装置におい
て、前記メモリ利用装置からのアドレスを構成している
成分アドレスをそれぞれ保持するための複数の第１保持
手段と、前記複数の成分アドレスの任意に指定された少
なくとも一つの更新を指示する前記メモリ利用装置から
の更新指示情報を保持するための第２保持手段と、前記
第２保持手段の内容に応答してそれにより指定された前
記第１保持手段の内容を等差的に逐次更新するための手
段と、前記複数の第１保持手段の内容により指定された
記憶位置にアクセスする手段とを備えたアクセス制御装
置。 ５、特許請求の範囲４において、前記複数の記憶位置は
互いに並行に動作が可能な複数のバンクに分配され、前
記複数のバンクのそれぞれについて前記複数の第１保持
手段と第２保持手段と更新手段とアクセス手段とが設け
られたアクセス制御装置。 ６、特許請求の範囲４又は５において、前記バスは複数
の前記メモリ装置を複数の前記メモリ利用装置に接続す
るためのバスであるアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30854387A JPH01150952A (ja) | 1987-12-08 | 1987-12-08 | 多次元アドレスメモリのアクセス制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30854387A JPH01150952A (ja) | 1987-12-08 | 1987-12-08 | 多次元アドレスメモリのアクセス制御方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150952A true JPH01150952A (ja) | 1989-06-13 |
Family
ID=17982292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30854387A Pending JPH01150952A (ja) | 1987-12-08 | 1987-12-08 | 多次元アドレスメモリのアクセス制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04140880A (ja) * | 1990-10-02 | 1992-05-14 | Nec Corp | ベクトル処理装置 |
| GB2544472A (en) * | 2015-11-16 | 2017-05-24 | Nunn Adrian | An improved syringe safety disposal device |
-
1987
- 1987-12-08 JP JP30854387A patent/JPH01150952A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04140880A (ja) * | 1990-10-02 | 1992-05-14 | Nec Corp | ベクトル処理装置 |
| GB2544472A (en) * | 2015-11-16 | 2017-05-24 | Nunn Adrian | An improved syringe safety disposal device |
| GB2544472B (en) * | 2015-11-16 | 2018-05-02 | Nunn Adrian | An improved syringe safety disposal device |
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