JPH01144710A - Differential amplifier circuit - Google Patents
Differential amplifier circuitInfo
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- JPH01144710A JPH01144710A JP62303681A JP30368187A JPH01144710A JP H01144710 A JPH01144710 A JP H01144710A JP 62303681 A JP62303681 A JP 62303681A JP 30368187 A JP30368187 A JP 30368187A JP H01144710 A JPH01144710 A JP H01144710A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、差動増幅回路に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to a differential amplifier circuit.
従来の差動増幅回路の回路図を第３図に示す。 A circuit diagram of a conventional differential amplifier circuit is shown in FIG.
図において［１１，＋２１はＮＰＮ トランジスタ、＋
３１． （４１はＰＮＰ ｌ−ランジスタ、（７）は出
力トランジスタ、（８）は負荷抵抗、（９）は定電流源
である。エミッタ接続されたＮＰＮ Ｉ−ランジスク（
１）、 ＋２＋は入力型差動増幅回路を構成し、また、
ＰＮＰ トランジスタ（３）。In the figure, [11, +21 are NPN transistors, +
31. (41 is a PNP I-transistor, (7) is an output transistor, (8) is a load resistor, and (9) is a constant current source. The emitter-connected NPN I-transistor (
1), +2+ constitute an input type differential amplifier circuit, and
PNP transistor (3).
（４）はミラー回路を構成し、ＮＰＮ ｌ−ランジスタ
（１）。(4) constitutes a mirror circuit, and is an NPN l-transistor (1).
（２）の負荷である。ＰＮＰ トランジスタのもう一つ
のコレクタにより出力トランジスタ（７）のベース電流
を供給し、出力トランジスタ（７）は“■（”、“Ｌ″
を出力する。This is the load of (2). Another collector of the PNP transistor supplies the base current of the output transistor (7), and the output transistor (7) is “■(”, “L”
Output.
次に動作について説明する。ＮＰＮ入力型差動増幅回路
の入力Ａ、Ｈに関して、ＡがＢより大きいとき、ＰＮＰ
トランジスタ（３）が働き定電流源により■の電流が
ＰＮＰ トランジスタ（３）のベース−コレクタ接続ラ
インに流れ、もう一方のコレクタにも電流■が、ＧＮＤ
に対して流れる。この時、ＰＮＰ トランジスタ（４）
は動作せず、出力トランジスタ（７）はＯＦＦ状態とな
り、出力００Ｔは“Ｉｆ ｉ ｇ ｈ”となる。Next, the operation will be explained. Regarding the inputs A and H of the NPN input type differential amplifier circuit, when A is larger than B, the PNP
Transistor (3) operates and a constant current source causes current (■) to flow to the base-collector connection line of PNP transistor (3), and current (■) also flows to the other collector, which is connected to GND.
flows against At this time, PNP transistor (4)
does not operate, the output transistor (7) is in the OFF state, and the output 00T becomes "If i g h".
次にＢがＡより大きいとき、ＰＮＰトランジスタ（４）
が働き、ベース・コレクタ接続ラインに定電流源（９）
によりＩの電流が流れる。そして他のコレクタを通じ、
出力トランジスタ（７）のベースにｔ流■を供給する。Then when B is greater than A, PNP transistor (4)
works, and a constant current source (9) is applied to the base-collector connection line.
Therefore, a current of I flows. and through other collectors,
A t current is supplied to the base of the output transistor (7).
そして、出力トランジスタ（７）が“ＯＮ”状態となり
出力００Ｔは“Ｌｏｗ”となる。Then, the output transistor (7) becomes "ON" and the output 00T becomes "Low".
この時、ＰＮ、Ｐトランジスタ（３）は動作しない。At this time, the PN and P transistors (3) do not operate.
以上のように、入力Ａ、Ｂの大、小により出力に“ｌｌ
ｉｇｈ”又は“Ｌｏ−７を出力させる。As mentioned above, depending on the size of inputs A and B, the output will be “ll”.
output "high" or "Lo-7".
従来の差動増幅回路は以上のように構成されているので
、入力Ａ、Ｂの大小の切りかわりの時、出力００Ｔの切
りかわりがスムーズに行なわれず、第４図に示すごとく
出力波形にチャタリングを起こす問題点があった。Since the conventional differential amplifier circuit is configured as described above, when the inputs A and B change in magnitude, the output 00T does not change smoothly, and the output waveform chattering as shown in Figure 4. There was a problem that caused
この発明は、上記のような問題点を解消するためになさ
れたもので、入力Ａ、Ｈの切りかわりに対応して、出力
をスムーズに出し、チャタリングによる誤パルスを無く
すことを目的とする。The present invention has been made to solve the above-mentioned problems, and its purpose is to smoothly output an output in response to switching between inputs A and H, and to eliminate erroneous pulses due to chattering.
この発明に係る差動増幅回路は、負荷であるＰＮＰミラ
ー回路を利用し、ＮＰＮ型ミラー回路を構成し、入力に
応じて、出力トランジスタのベースに供給されている電
流を、力・７トするようにしたものである。The differential amplifier circuit according to the present invention uses a PNP mirror circuit as a load to configure an NPN type mirror circuit, and adjusts the current supplied to the base of the output transistor according to the input. This is how it was done.
この発明における差動増幅回路は、ＮＰＮ型ミラー回路
により、出力トランジスタのベースに供給されていた電
流を入力に応じてカットするため、出力トランジスタの
コレクタ出力の切りかわり（“Ｌ”→“（■″″）がス
ムーズに、しかも速く行なわれ、チャタリングなどの誤
パルスが防止できる。The differential amplifier circuit according to the present invention uses an NPN mirror circuit to cut the current supplied to the base of the output transistor according to the input, so that the collector output of the output transistor is switched (from "L" to "(■ ″″) is performed smoothly and quickly, and erroneous pulses such as chattering can be prevented.
以下、この発明の一実施例による差動増幅回路を第１図
によって説明する。図において、（５］、 （６１はＮ
ＰＮ トランジスタであり、その他は第３図の従来例で
説明したものと同等のものであるので説明の重複を避け
る。ＮＰＮトランジスタ（５）はＰＮＰトランジスタ（
３）を利用して構成されたＮＰＮ型定電流回路を成し、
且つ、ＮＰＮ トランジスタ（６）とミラー回路を構成
している。出力トランジスタ（７）は出力回路であり、
出力トランジスタ（７）のコレクタにより出力を取り出
している。Hereinafter, a differential amplifier circuit according to an embodiment of the present invention will be explained with reference to FIG. In the figure, (5], (61 is N
The transistor is a PN transistor, and the other parts are the same as those explained in the conventional example of FIG. 3, so the explanation will not be repeated. The NPN transistor (5) is a PNP transistor (
3) constitutes an NPN type constant current circuit configured using
Moreover, it constitutes a mirror circuit with an NPN transistor (6). The output transistor (7) is an output circuit,
The output is taken out by the collector of the output transistor (7).
次に実施例について、動作説明を行う。ＮＰＮ入力型差
動増幅回路において、入力ＢがＡより大の時、Ｐ Ｎ
Ｐ トランジスタ（４）がｍき、出力トランジスタ（７
）のベースへ電流を供給し、出力トランジスタ（７）が
ＯＮＬ、コレクタ出力が“Ｌｏｗとなる。Next, the operation of the embodiment will be explained. In an NPN input type differential amplifier circuit, when input B is greater than A, P N
P transistor (4) is m, output transistor (7
), the output transistor (7) becomes ONL, and the collector output becomes "Low".
この時、ＰＮＰ トランジスタ（３）は働かない。At this time, the PNP transistor (3) does not work.
次に、入力ＡがＢ以上になった場合、ＰＮＰトランジス
タ（３）が働き、ベース・コレクタ接続ラインに定電流
源（９）により定電流が流れ、ＰＮＰ トランジスタ（
３）のもう１つのコレクタにも定電流が流れる。この電
流により、ＮＰＮ ｌ−ランジスタ（５）のベース・コ
レクタ接続された定電流が働き、ミラー効果によりＮ
Ｐ’Ｎ トランジスタ（６）が働き、出力トランジスタ
（７）のベース電流を引き込み、出力トランジスタ（７
）がＯＦＦする。そして出力トランジスタ（７）のコレ
クタ出力が”ｔｌｉｇｈ″となる。Next, when the input A becomes equal to or higher than B, the PNP transistor (3) operates, and a constant current flows through the base-collector connection line by the constant current source (9), and the PNP transistor (
A constant current also flows through the other collector in 3). This current causes a constant current connected between the base and collector of the NPN l-transistor (5) to act, and due to the Miller effect, the NPN
The P'N transistor (6) works and draws the base current of the output transistor (7).
) turns off. Then, the collector output of the output transistor (7) becomes "thigh".
この発明は、入力Ａ、Ｂの切りかわりに関し、ＮＰＮ
トランジスタＴ５１． ＋６１で構成されたミラー回路
により出力トランジスタ（７）のＯＮ、ＯＦＦをスムー
ズに行なわせるようにしたものである。従来例で説明し
た第４図のようなチャタリングに対し、この発明の差動
増幅回路による出力波形は第２図に示すごとくチャタリ
ングが発生しない。This invention relates to switching between inputs A and B.
Transistor T51. The output transistor (7) is turned on and off smoothly using a mirror circuit composed of +61. In contrast to the chattering as shown in FIG. 4 described in the conventional example, the output waveform of the differential amplifier circuit of the present invention does not cause chattering as shown in FIG.
なお、上記実施例は、ＰＮＰ トランジスタ（３）を利
用し、ＮＰＮ型ミラー回路を構成しているものを示した
が、出力の取り出し方により、ＰＮＰ トランジスタ（
４）を利用してＮＰＮ型ミラー回路を構成してもよい。Note that the above embodiment shows an NPN type mirror circuit using a PNP transistor (3), but depending on how the output is taken out, a PNP transistor (3) may be used.
4) may be used to configure an NPN mirror circuit.
〔発明の効果）
以上のように、この発明によれば、入力Ａ、 Ｂに対
応したＰＮＰミラー回路を利用しＮＰＮ型ミラー回路を
構成し、出力トランジスタのベースへＩＩ ｈｌするこ
とにより、出力トランジスタのＯＮ。[Effects of the Invention] As described above, according to the present invention, an NPN mirror circuit is configured using PNP mirror circuits corresponding to inputs A and B, and by connecting II hl to the base of the output transistor, the output transistor ON.
ＯＦＦがスムーズにしかも確実に行なわせることが出来
るため、高速な入力の切りかわりに関しても追従でき、
精度の高いものが得られる効果がある。Since it can be turned off smoothly and reliably, it can also follow high-speed input changes.
This has the effect of obtaining highly accurate products.
第１図はこの発明の一実施例による差動増幅器回路の回
路図、第２図は第１図の回路による出力波形図、第３図
は従来の差動増幅器回路の回路図、第４図は、第３図の
回路による出力波形図である。
（１１，＋２１． ＋５１． ＋６１はＮＰＮ トラン
ジスタ、＋３１ 、 （４１はＰＮＰ トランジスタ、
（７）は出力トランジスタ、（８）は負荷抵抗、（９）
は定電流源である。
なお、図中、同一符号は同一、又は相当部分を示す。
代理人 大 岩 増 雄
ミ 〜４
ト
きFIG. 1 is a circuit diagram of a differential amplifier circuit according to an embodiment of the present invention, FIG. 2 is an output waveform diagram of the circuit of FIG. 1, FIG. 3 is a circuit diagram of a conventional differential amplifier circuit, and FIG. 3 is an output waveform diagram of the circuit of FIG. 3. FIG. (11, +21. +51. +61 is an NPN transistor, +31, (41 is a PNP transistor,
(7) is the output transistor, (8) is the load resistance, (9)
is a constant current source. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Agent Masu Oiwa Yumi ~4 Toki
Claims (1)
１ＮＰＮトランジスタのコレクタと第３のＰＮＰミラー
回路のベース・コレクタを接続され、第３のＰＮＰミラ
ー回路のもう一方のコレクタとベース・コレクタ接続さ
れた第５のＮＰＮトランジスタがありさらに第５のトラ
ンジスタのベースとベース接続された第６のトランジス
タによりミラー回路を構成し、 第２のＮＰＮトランジスタのコレクタと第４のＰＮＰミ
ラー回路のベース・コレクタとを接続され、第４のＰＮ
Ｐミラー回路の他のコレクタと、第６のトランジスタの
コレクタが接続され、また出力第７のトランジスタのベ
ースをも接続したことを特徴とする差動増幅回路。[Claims] An NPN input type differential amplifier whose emitters are commonly connected, the collector of the first NPN transistor and the base collector of a third PNP mirror circuit are connected, and the other collector of the third PNP mirror circuit is connected to the collector of the first NPN transistor. There is a fifth NPN transistor whose base is connected to the collector thereof, and a mirror circuit is formed by a sixth transistor whose base is connected to the base of the fifth transistor, and the collector of the second NPN transistor and the fourth PNP mirror. The fourth PN is connected to the base and collector of the circuit.
A differential amplifier circuit characterized in that the collector of the sixth transistor is connected to another collector of the P mirror circuit, and the base of the seventh output transistor is also connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303681A JPH01144710A (en) | 1987-11-30 | 1987-11-30 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303681A JPH01144710A (en) | 1987-11-30 | 1987-11-30 | Differential amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144710A true JPH01144710A (en) | 1989-06-07 |
Family
ID=17923956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303681A Pending JPH01144710A (en) | 1987-11-30 | 1987-11-30 | Differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144710A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016938A (en) * | 2007-06-29 | 2009-01-22 | Fujitsu Ten Ltd | Comparison circuit, output driver, and electronic controller |
-
1987
- 1987-11-30 JP JP62303681A patent/JPH01144710A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016938A (en) * | 2007-06-29 | 2009-01-22 | Fujitsu Ten Ltd | Comparison circuit, output driver, and electronic controller |
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