JPH01138731A - 配線処理方式 - Google Patents
配線処理方式Info
- Publication number
- JPH01138731A JPH01138731A JP62298243A JP29824387A JPH01138731A JP H01138731 A JPH01138731 A JP H01138731A JP 62298243 A JP62298243 A JP 62298243A JP 29824387 A JP29824387 A JP 29824387A JP H01138731 A JPH01138731 A JP H01138731A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000003672 processing method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩまたはＰＷＢ等の配線設計に用いられる
配線処理方式に関し、特に３層の配線層を持つ配線チャ
ネルの配線処理に適用して好適な配線処理方式に関する
。
配線処理方式に関し、特に３層の配線層を持つ配線チャ
ネルの配線処理に適用して好適な配線処理方式に関する
。
従来、ＬＳＤ、ＰＷＢ等の配線設計に用いられる配線処
理方式では、２層を処理単位として汲うものが多く、３
層以上の配線層をもつ配線チャネルの配線処理は、２層
ずつをベアにしてＸＹ原則を用い、例えばはじめの２層
に引けるだけの配線を割付け、残ったら次の２層に配線
を割付けるという方式が採用されていた（参考文献；［
論理装置のＣＡＤＪ 、情報処理学会、昭和５６年３月
２０［１発行、ｐ４３〜ｐ５０） 〔発明が解決しようとする問題点〕 しかし、上述した従来の層ペアの配線では、一つのベア
層に引けるだけの配線を割付けた後、ベア層を切替えて
他のベア層に配線を割付ける際、どの端子をどの端子に
接続すべきか７配線禁止部分はどの部分になるのかとい
った配線領域の条件設定を再度行なう必要があり、この
条件設定には比較的多くの時間を要することから配線処
理時間が長くかかるという欠点があった。
理方式では、２層を処理単位として汲うものが多く、３
層以上の配線層をもつ配線チャネルの配線処理は、２層
ずつをベアにしてＸＹ原則を用い、例えばはじめの２層
に引けるだけの配線を割付け、残ったら次の２層に配線
を割付けるという方式が採用されていた（参考文献；［
論理装置のＣＡＤＪ 、情報処理学会、昭和５６年３月
２０［１発行、ｐ４３〜ｐ５０） 〔発明が解決しようとする問題点〕 しかし、上述した従来の層ペアの配線では、一つのベア
層に引けるだけの配線を割付けた後、ベア層を切替えて
他のベア層に配線を割付ける際、どの端子をどの端子に
接続すべきか７配線禁止部分はどの部分になるのかとい
った配線領域の条件設定を再度行なう必要があり、この
条件設定には比較的多くの時間を要することから配線処
理時間が長くかかるという欠点があった。
また、２層ずつをペアにして２層を処理単位として扱う
ので、ペア層以外の層について参照することが困難であ
り、配線の張り直し等による配線の最適化が難しいとい
う欠点もあった。
ので、ペア層以外の層について参照することが困難であ
り、配線の張り直し等による配線の最適化が難しいとい
う欠点もあった。
本発明の目的は、ベア層毎の切替えに伴う配線領域の再
条件設定を不要にすると共に、ペア層以外の層について
の参照を可能とすることにより、処理速度が早く且つ配
線の最適化も容易に行ない得る配線処理方式を提供する
ことにある。
条件設定を不要にすると共に、ペア層以外の層について
の参照を可能とすることにより、処理速度が早く且つ配
線の最適化も容易に行ない得る配線処理方式を提供する
ことにある。
本発明は上記目的を達成するために、３層の配線Ｉりを
持つ配線チャネルの上下に存在する端子を、第１層、第
３層はＸ方向に、第２層はＹ方向に配線するＸＹ原則に
基づいて配線する配線処理方式において、第１図に示す
ように、第１層、第３層に存在する端子を第２層に引き
出して第２層上に仮想端子を設定し、第１而上のＸ方向
トラック数と第３層上のＸ方向トラック数の和分のＸ方
向仮想配線トラックを持つ仮想層を設定し、且つ、該仮
想層と第２層とを用いて２層の仮想配線チャネルを設定
する仮想配線チャネル設定手段ｌと、前記仮想配線チャ
ネル内でＸＹ原則に基づいた２層配線を行なう２層配線
手段２と、この２層配線手段２による仮想配線チャネル
内での２層配線を３層配線に変換する変換手段３とを有
している。
持つ配線チャネルの上下に存在する端子を、第１層、第
３層はＸ方向に、第２層はＹ方向に配線するＸＹ原則に
基づいて配線する配線処理方式において、第１図に示す
ように、第１層、第３層に存在する端子を第２層に引き
出して第２層上に仮想端子を設定し、第１而上のＸ方向
トラック数と第３層上のＸ方向トラック数の和分のＸ方
向仮想配線トラックを持つ仮想層を設定し、且つ、該仮
想層と第２層とを用いて２層の仮想配線チャネルを設定
する仮想配線チャネル設定手段ｌと、前記仮想配線チャ
ネル内でＸＹ原則に基づいた２層配線を行なう２層配線
手段２と、この２層配線手段２による仮想配線チャネル
内での２層配線を３層配線に変換する変換手段３とを有
している。
仮想配線チャネル設定手段１により、第１層２第３層に
存在する端子を第２層に引き出し第２層上に仮想端子を
設定すると共に、第１層上のＸ方向トラック数と第３層
上のＸ方向Ｉ・ランク数の和分のＸ方向仮想配線トラッ
クを持つ仮想層を設定し、且つ、該仮想層と第２層とを
用いることで２層の仮想配線チャネルを設定する。この
ように、３層の配線チャネルを２層の仮想配線チャネル
に変換することによって、層ベア毎の切替え無くして再
条件設定を不要とし、またペア層以外の層についての参
照を可能としている。２層配線手段２は、仮想配線チャ
ネル内でＸＹ原則に基づいた２層配線を行ない、変換手
段３は、例えば仮想配線チャネル内のＸ方向仮想配線ト
ラックを第１層分と第３Ｎ分に振り分け、その振り分け
た層に応じて２層配線手段の配線結果における仮想層と
第２層との間のスルーホールを第１層と第２層との間の
スルーホール、第２層と第３層との間のスルーホールに
変換すると共に前記仮想端子を取り除き、陸つ配線チャ
ネル内の配線と引き出し配線を併合することにより、２
層配線を３層配線に変換する。
存在する端子を第２層に引き出し第２層上に仮想端子を
設定すると共に、第１層上のＸ方向トラック数と第３層
上のＸ方向Ｉ・ランク数の和分のＸ方向仮想配線トラッ
クを持つ仮想層を設定し、且つ、該仮想層と第２層とを
用いることで２層の仮想配線チャネルを設定する。この
ように、３層の配線チャネルを２層の仮想配線チャネル
に変換することによって、層ベア毎の切替え無くして再
条件設定を不要とし、またペア層以外の層についての参
照を可能としている。２層配線手段２は、仮想配線チャ
ネル内でＸＹ原則に基づいた２層配線を行ない、変換手
段３は、例えば仮想配線チャネル内のＸ方向仮想配線ト
ラックを第１層分と第３Ｎ分に振り分け、その振り分け
た層に応じて２層配線手段の配線結果における仮想層と
第２層との間のスルーホールを第１層と第２層との間の
スルーホール、第２層と第３層との間のスルーホールに
変換すると共に前記仮想端子を取り除き、陸つ配線チャ
ネル内の配線と引き出し配線を併合することにより、２
層配線を３層配線に変換する。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の実施例のハードウェア構成例を示すブ
ロック図であり、プロセッサ等の処理装置筺１０と、主
記憶装置等のメモリ１１と、磁気ディスク装置等の補助
記憶装置１２と、ＣＲＴ等の表示装置１３と、キーボー
ド等の人力装置１４と、プリンタ等の出力装置１５とで
構成されている。
ロック図であり、プロセッサ等の処理装置筺１０と、主
記憶装置等のメモリ１１と、磁気ディスク装置等の補助
記憶装置１２と、ＣＲＴ等の表示装置１３と、キーボー
ド等の人力装置１４と、プリンタ等の出力装置１５とで
構成されている。
配線対象となるＬＳＩ、ＰＷＢ等の設計情報は例えば補
助記憶装置１２に記憶されており、入力装置１４からの
操作により配線処理の指示が出されることにより、処理
？２置ｌＯは設計情報をメモリ１１に展開し、例えば第
３図に示す処理を含む配線処理を実行する。そして、配
線結果を表示装置１３或いは出力値ｒ１１１５に出力す
る。
助記憶装置１２に記憶されており、入力装置１４からの
操作により配線処理の指示が出されることにより、処理
？２置ｌＯは設計情報をメモリ１１に展開し、例えば第
３図に示す処理を含む配線処理を実行する。そして、配
線結果を表示装置１３或いは出力値ｒ１１１５に出力す
る。
第３図は一つの配線チャネルについての配線処理の手順
例を示している。本実施例で配線処理しようとする配線
チャネルは、３層の配線層を持つ配線チャネルであり、
チャネルの上下に存在する端子を、第１層、第３層はＸ
方向に、第２層はＹ方向に配線するというＸＹ原則に基
づいて配線する。各ステップでは次の処理が行なわれる
。
例を示している。本実施例で配線処理しようとする配線
チャネルは、３層の配線層を持つ配線チャネルであり、
チャネルの上下に存在する端子を、第１層、第３層はＸ
方向に、第２層はＹ方向に配線するというＸＹ原則に基
づいて配線する。各ステップでは次の処理が行なわれる
。
・ステップ３１
配線チャネルを構成する第１層、第３層に存在する配線
すべき端子を第２層に引き出し、第２層上に仮想端子（
仮想端子位置）を設定する。
すべき端子を第２層に引き出し、第２層上に仮想端子（
仮想端子位置）を設定する。
・ステンブＳ２
配線チャネル内の第１層上のＸ方向トラック数と第３層
上のＸ方向トラック数の和分に等しい数のＸ方向トラン
ク（Ｘ方向仮想配線トラック）をもつ仮想的な層（仮想
層）を設定する。
上のＸ方向トラック数の和分に等しい数のＸ方向トラン
ク（Ｘ方向仮想配線トラック）をもつ仮想的な層（仮想
層）を設定する。
・ステップＳ３
ステ・２プＳ２で得られた仮想層と第２Ｊｆｆｌを用い
て２層の仮想配線チャネルを設定する。
て２層の仮想配線チャネルを設定する。
・ステップＳ４
仮碧、配線チャネル内でＸＹ原則に基づいた２層配線を
行なう。
行なう。
・ステップＳ５
仮想配線チャネル内のＸ方向仮想配線トラックを第１層
分と第３層分に振り分りる。
分と第３層分に振り分りる。
、・ステップＳ６
配線結果における仮想層と第２層との間のスルーホール
を、ステップＳ５で振り分けたトラックの層に応して、
第１層と第２層との間のスルーボールおよび第２層と第
３１（！ｉとの間のスルーホールに変換する。
を、ステップＳ５で振り分けたトラックの層に応して、
第１層と第２層との間のスルーボールおよび第２層と第
３１（！ｉとの間のスルーホールに変換する。
・ステップＳ７
仮想端子を取り除き、配線チャネル内の配線と引き出し
配線を併合して処理を終了する。
配線を併合して処理を終了する。
次に、第４図に示すような３層の配線層を有する配線チ
ャネル内で、第１層端子（第１層に存在する端子）ＢＴ
Ｉ−１と第２層端子（第２層に存在する端子）Ｂｒ３−
３、第３１！端子（第３層に存在する端子）Ｂｒ３−１
と第２層端子ＢＴＩ−２、第２層端子ＢＴ２−１と第３
１端子Ｂ Ｔ３−２をそれぞれ配線する端子ベアとした
場合を例にして、本実施例の動作をより具体的に説明す
る。
ャネル内で、第１層端子（第１層に存在する端子）ＢＴ
Ｉ−１と第２層端子（第２層に存在する端子）Ｂｒ３−
３、第３１！端子（第３層に存在する端子）Ｂｒ３−１
と第２層端子ＢＴＩ−２、第２層端子ＢＴ２−１と第３
１端子Ｂ Ｔ３−２をそれぞれ配線する端子ベアとした
場合を例にして、本実施例の動作をより具体的に説明す
る。
なお、第４図においてＢＲＩ−１−８１７１−６は第１
層Ｘ方向トラック、ＲＲ２−１−ＢＲ２−７は第１層Ｘ
方向トラック、Ｂ Ｒ３−１〜ＢＲ３−４は第３層Ｘ方
向トラックである。
層Ｘ方向トラック、ＲＲ２−１−ＢＲ２−７は第１層Ｘ
方向トラック、Ｂ Ｒ３−１〜ＢＲ３−４は第３層Ｘ方
向トラックである。
先ず、第３図のステップＳｌの実行により、第４図の第
１層端子１３ Ｔｌ−１が第５図に示すスルーホールＢ
１１１２−１で構成される引き出し配線により、また
第３ｒＧ端子Ｂ Ｔ３−１ 、第１層端子１３−２が第
５図に示す引き出しパターンＲ２゜Ｒ３及びスルーホー
ルＢＨ２３−１，ＢＨ２３−２で構成される引き出し配
線により、それぞれ第２ＷＪ上の仮想端子ＶＴＩ、ＶＴ
２．ＶＴ３に引き出される。なお、仮想端子Ｖ Ｔ ｌ
−Ｖ ′ｒ３は配線チャネルの境界線上に位置する。
１層端子１３ Ｔｌ−１が第５図に示すスルーホールＢ
１１１２−１で構成される引き出し配線により、また
第３ｒＧ端子Ｂ Ｔ３−１ 、第１層端子１３−２が第
５図に示す引き出しパターンＲ２゜Ｒ３及びスルーホー
ルＢＨ２３−１，ＢＨ２３−２で構成される引き出し配
線により、それぞれ第２ＷＪ上の仮想端子ＶＴＩ、ＶＴ
２．ＶＴ３に引き出される。なお、仮想端子Ｖ Ｔ ｌ
−Ｖ ′ｒ３は配線チャネルの境界線上に位置する。
次に、ステップＳ２及びステップＳ３が実行され、配線
チャネルの第１層のＸ方向トラック数がＧ （ＢＲＩ−
１−ＢＲＩ〜６分）、第３層上のＸ方向トランク数が２
（ＢＲ３−２，ＢＲ３−３分）なので、第６図に示
すような８木のＸ方向仮想配線１−ラックＶＲＩ〜Ｖ
Ｒ８をもつ仮想層が設定され、この仮想層と第２層を用
いた仮想配線チャネルが設定される。
チャネルの第１層のＸ方向トラック数がＧ （ＢＲＩ−
１−ＢＲＩ〜６分）、第３層上のＸ方向トランク数が２
（ＢＲ３−２，ＢＲ３−３分）なので、第６図に示
すような８木のＸ方向仮想配線１−ラックＶＲＩ〜Ｖ
Ｒ８をもつ仮想層が設定され、この仮想層と第２層を用
いた仮想配線チャネルが設定される。
次に、ステップＳ４が実行されることにより、仮想配線
チャネル内で第２Ｎ仮想端子ＶＴ１と第２層端子ＢＴ２
−３、第２層仮想端子Ｖ Ｔ ２と第２層端子Ｂ Ｔ
２−２、第２層端子ＢＴ２−１と第２Ｎ仮想端子ＶＴ１
のそれぞれについてのＸＹ規則に基づいた２層配線が行
なわれ、例えば第７図に示すような配線経路Ｐｉ’
（第２Ｎ仮想端子ＶＴ１−仮想層と第２Ｎとの間のスル
ーホールＶＨ１−仮想層と第２層との間のスルーホール
Ｖ Ｈ２＝ 第２１！ Ｄａ 子Ｂ Ｔ ２ ３ （７
） 経路）と、配ｖＡ経路Ｐ２′ （第２層仮想端子Ｖ
Ｔ２＝仮想層と第２層との間のスルーホールＶ Ｈ６
−仮想層と第２層との間のスルーホールＶ １１５−・
第２層端子ＢＴ２−２の経路）と、配線経路Ｐ３゛ （
第２層端子ＲＴ２−１＝仮想層と第２層との間のスルー
ホールＶｌ１３−仮ｆ、ｉと第２層との間のスルーホー
ルｖ１１４−第２Ｊｉ仮想端子Ｖ Ｔ ３の経路）が生
成される。
チャネル内で第２Ｎ仮想端子ＶＴ１と第２層端子ＢＴ２
−３、第２層仮想端子Ｖ Ｔ ２と第２層端子Ｂ Ｔ
２−２、第２層端子ＢＴ２−１と第２Ｎ仮想端子ＶＴ１
のそれぞれについてのＸＹ規則に基づいた２層配線が行
なわれ、例えば第７図に示すような配線経路Ｐｉ’
（第２Ｎ仮想端子ＶＴ１−仮想層と第２Ｎとの間のスル
ーホールＶＨ１−仮想層と第２層との間のスルーホール
Ｖ Ｈ２＝ 第２１！ Ｄａ 子Ｂ Ｔ ２ ３ （７
） 経路）と、配ｖＡ経路Ｐ２′ （第２層仮想端子Ｖ
Ｔ２＝仮想層と第２層との間のスルーホールＶ Ｈ６
−仮想層と第２層との間のスルーホールＶ １１５−・
第２層端子ＢＴ２−２の経路）と、配線経路Ｐ３゛ （
第２層端子ＲＴ２−１＝仮想層と第２層との間のスルー
ホールＶｌ１３−仮ｆ、ｉと第２層との間のスルーホー
ルｖ１１４−第２Ｊｉ仮想端子Ｖ Ｔ ３の経路）が生
成される。
次に、ステップＳ５が実行されることにより、第８図に
示すようにＸ方向仮想配線トラックｖ Ｒ１〜ＶＲ８が
第１層分と第３層分に振り分けられ、ステップＳ６が実
行されることにより、仮想層と第２層との間のスルーホ
ールＶＨＩ〜Ｖ Ｈ６のうちスルーホールＶｌｌｌ、Ｖ
１１２．ＶＨ３，ＶＩＩ４が第２層と第３層との間のス
ルーホールＩ３ Ｈ２３−３，ｆ３１１２３−４．ＢＨ
２１６，ＢＨ２３−一５に変換され、スルーホールＶ１
１５．ＶＨ（ｉが第１層と第２層との間のスルーホール
Ｂ Ｈ１２−２。
示すようにＸ方向仮想配線トラックｖ Ｒ１〜ＶＲ８が
第１層分と第３層分に振り分けられ、ステップＳ６が実
行されることにより、仮想層と第２層との間のスルーホ
ールＶＨＩ〜Ｖ Ｈ６のうちスルーホールＶｌｌｌ、Ｖ
１１２．ＶＨ３，ＶＩＩ４が第２層と第３層との間のス
ルーホールＩ３ Ｈ２３−３，ｆ３１１２３−４．ＢＨ
２１６，ＢＨ２３−一５に変換され、スルーホールＶ１
１５．ＶＨ（ｉが第１層と第２層との間のスルーホール
Ｂ Ｈ１２−２。
Ｂ Ｈ１２−３に変換される。そして、ステップＳ７の
実行により、第２層仮想端子ＶＴＩ〜ＶＴ３が取り除か
れ、チャネル内の配線と引き出し配線を併合して目的と
する３層の配線経路ＰＬ−Ｐ３を得る。
実行により、第２層仮想端子ＶＴＩ〜ＶＴ３が取り除か
れ、チャネル内の配線と引き出し配線を併合して目的と
する３層の配線経路ＰＬ−Ｐ３を得る。
以上説明したように、本発明は、３層の配線チャネルを
２層の仮想配線チャネルに変換して配線処理を行なうも
のであり、層ペア毎の切替えが不要となるので従来要し
た再条件設定処理時間を省くことができ、仮想配線チャ
ネルの設定、仮想配線ナヤネル内での２層配線の３層配
線への変換処理は比較的短時間で済むので、３ｒｒ３配
線を高速に行なうことができる効果がある。従って、今
後の配線の多層化に伴う処理時間の増大を抑えることが
可能となる。
２層の仮想配線チャネルに変換して配線処理を行なうも
のであり、層ペア毎の切替えが不要となるので従来要し
た再条件設定処理時間を省くことができ、仮想配線チャ
ネルの設定、仮想配線ナヤネル内での２層配線の３層配
線への変換処理は比較的短時間で済むので、３ｒｒ３配
線を高速に行なうことができる効果がある。従って、今
後の配線の多層化に伴う処理時間の増大を抑えることが
可能となる。
また、ベア層以外の層についての参照が可能となるので
、配線の最適化を容易に行なうことができる効果がある
。
、配線の最適化を容易に行なうことができる効果がある
。
第１図は本発明の構成図、
第２図は本発明を実施する装置のハードウェア構成例を
示すブロック図、 第３図は本発明の実施例の処理手順を示す流れ図、 第４図乃至第８図は実施例の動作説明図である。 図において、 １・・・仮想配線チャネル設定手段 ２・・・２層配線手段 ３・・・変換子段
示すブロック図、 第３図は本発明の実施例の処理手順を示す流れ図、 第４図乃至第８図は実施例の動作説明図である。 図において、 １・・・仮想配線チャネル設定手段 ２・・・２層配線手段 ３・・・変換子段
Claims (1)
- 【特許請求の範囲】 ３層の配線層を持つ配線チャネルの上下に存在する端
子を、第１層、第３層はＸ方向に、第２層はＹ方向に配
線するＸＹ原則に基づいて配線する配線処理方式におい
て、 第１層、第３層に存在する端子を第２層に引き出して第
２層上に仮想端子を設定し、第１層上のＸ方向トラック
数と第３層上のＸ方向トラック数の和分のＸ方向仮想配
線トラックを持つ仮想層を設定し、且つ、該仮想層と第
２層とを用いて２層の仮想配線チャネルを設定する仮想
配線チャネル設定手段と、 前記仮想配線チャネル内でＸＹ原則に基づいた２層配線
を行なう２層配線手段と、 該２層配線手段による仮想配線チャネル内での２層配線
を３層配線に変換する変換手段とを具備したことを特徴
とする配線処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298243A JPH0750743B2 (ja) | 1987-11-26 | 1987-11-26 | 配線処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298243A JPH0750743B2 (ja) | 1987-11-26 | 1987-11-26 | 配線処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138731A true JPH01138731A (ja) | 1989-05-31 |
| JPH0750743B2 JPH0750743B2 (ja) | 1995-05-31 |
Family
ID=17857088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298243A Expired - Lifetime JPH0750743B2 (ja) | 1987-11-26 | 1987-11-26 | 配線処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750743B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194950A (ja) * | 1989-12-22 | 1991-08-26 | Matsushita Electric Ind Co Ltd | チャネル配線装置 |
-
1987
- 1987-11-26 JP JP62298243A patent/JPH0750743B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194950A (ja) * | 1989-12-22 | 1991-08-26 | Matsushita Electric Ind Co Ltd | チャネル配線装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750743B2 (ja) | 1995-05-31 |
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