JPH0113652B2 - - Google Patents
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- JPH0113652B2 JPH0113652B2 JP54164678A JP16467879A JPH0113652B2 JP H0113652 B2 JPH0113652 B2 JP H0113652B2 JP 54164678 A JP54164678 A JP 54164678A JP 16467879 A JP16467879 A JP 16467879A JP H0113652 B2 JPH0113652 B2 JP H0113652B2
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- pulse
- circuit
- multiplication
- integrated voltage
- pulse width
- Prior art date
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はパルス変換回路に関する。
例えばコンピユータシステム内においてはパル
ス変換回路が必要である。一例を挙げると、クロ
ツク信号を入力パルスとして、これをｎ逓倍した
クロツクパルス信号に変換する場合、又さらに必
要であればそのｎ逓倍したクロツクパルスのパル
ス幅を種々のデユーテイーに従つて変換する場合
等である。一般にパルス変換回路としては通常の
ｎ逓倍回路がある。これには微分回路と単安定回
路とを組み合せた第１の形式と、PLL（Phase
Locked Loop）を用いた第２の形式が代表的で
ある。前者の第１の形式は、入力パルスとしては
デユーテイー1/2のものに限るという不都合があ
り、後者の第２の形式は、回路の設計・調整が困
難であるという不都合がある。さらに加えて、こ
れら第１および第２の形式ではいずれもパルス幅
を任意に設定することができないという不都合が
ある。
ス変換回路が必要である。一例を挙げると、クロ
ツク信号を入力パルスとして、これをｎ逓倍した
クロツクパルス信号に変換する場合、又さらに必
要であればそのｎ逓倍したクロツクパルスのパル
ス幅を種々のデユーテイーに従つて変換する場合
等である。一般にパルス変換回路としては通常の
ｎ逓倍回路がある。これには微分回路と単安定回
路とを組み合せた第１の形式と、PLL（Phase
Locked Loop）を用いた第２の形式が代表的で
ある。前者の第１の形式は、入力パルスとしては
デユーテイー1/2のものに限るという不都合があ
り、後者の第２の形式は、回路の設計・調整が困
難であるという不都合がある。さらに加えて、こ
れら第１および第２の形式ではいずれもパルス幅
を任意に設定することができないという不都合が
ある。
従つて本発明の目的は、上記種々の不都合を解
決し、単純な回路素子の組み合せで実現できる、
可変逓倍・可変パルス幅のパルス変換回路を提供
することである。
決し、単純な回路素子の組み合せで実現できる、
可変逓倍・可変パルス幅のパルス変換回路を提供
することである。
上記目的に従い本発明は、パルス変換すべき入
力パルスを受信して該入力パルスの周期毎にリニ
ヤな積分電圧（ピーク値vn）を発生する逓倍用
積分回路と、該逓倍用積分回路により得た前記積
分電圧のピーク値vnを１／ｎvn，２／ｎvn…ｎ−１／ｎ
vn （ｎは逓倍数）に分圧する逓倍用分圧回路と、前
記リニヤな積分電圧が前記分圧電圧１／ｎvn，２／ｎ vn…ｎ−１／ｎvnに到達する毎に逓倍設定用パルス を出力する逓倍用比較回路を有し、一方、該逓倍
設定用パルス又は前記入力パルスの前縁パルスを
受信してこれら逓倍設定用パルス又は前縁パルス
によつて定まる周期毎にリニヤな積分電圧（ピー
ク値vp）を発生するパルス幅設定用積分回路と、
該パルス幅設定用積分回路により得た前記積分電
圧ピーク値vpを１／ｋvp（ｋは所望のデユーテイーよ り定まる数）に分圧するパルス幅設定用分圧回路
と、前記リニヤな積分電圧が前記分圧電圧１／ｋvp に到達する毎にパルス幅設定用パルスを出力する
パルス幅設定用比較回路を有し、さらに前記前縁
パルス又は前記逓倍設定用パルスによつてセツト
され且つ前記パルス幅設定用パルスによつてリセ
ツトされるフリツプ・フロツプを備え、該フリツ
プ・フロツプの出力より可変逓倍・可変パルス幅
のパルスを得ることを特徴とするものである。
力パルスを受信して該入力パルスの周期毎にリニ
ヤな積分電圧（ピーク値vn）を発生する逓倍用
積分回路と、該逓倍用積分回路により得た前記積
分電圧のピーク値vnを１／ｎvn，２／ｎvn…ｎ−１／ｎ
vn （ｎは逓倍数）に分圧する逓倍用分圧回路と、前
記リニヤな積分電圧が前記分圧電圧１／ｎvn，２／ｎ vn…ｎ−１／ｎvnに到達する毎に逓倍設定用パルス を出力する逓倍用比較回路を有し、一方、該逓倍
設定用パルス又は前記入力パルスの前縁パルスを
受信してこれら逓倍設定用パルス又は前縁パルス
によつて定まる周期毎にリニヤな積分電圧（ピー
ク値vp）を発生するパルス幅設定用積分回路と、
該パルス幅設定用積分回路により得た前記積分電
圧ピーク値vpを１／ｋvp（ｋは所望のデユーテイーよ り定まる数）に分圧するパルス幅設定用分圧回路
と、前記リニヤな積分電圧が前記分圧電圧１／ｋvp に到達する毎にパルス幅設定用パルスを出力する
パルス幅設定用比較回路を有し、さらに前記前縁
パルス又は前記逓倍設定用パルスによつてセツト
され且つ前記パルス幅設定用パルスによつてリセ
ツトされるフリツプ・フロツプを備え、該フリツ
プ・フロツプの出力より可変逓倍・可変パルス幅
のパルスを得ることを特徴とするものである。
この場合、前記逓倍用分圧回路ならびにパルス
幅設定用分圧回路に印加すべき被分圧電圧（vn，
vp）は手動設定で与えられても良く、又、自動で
与えても良い。自動の場合には、前記入力パルス
の前縁パルスが到来する毎に、該入力パルスの周
期でリニヤな積分電圧を発生する基準積分電圧発
生回路と、該基準積分電圧発生回路のピーク値を
検出し且つこれを１周期間保持するピーク・ホー
ルド回路とを備え、該ピーク・ホールド回路の出
力をもつて前記被分圧電圧を得るようにすること
ができる。
幅設定用分圧回路に印加すべき被分圧電圧（vn，
vp）は手動設定で与えられても良く、又、自動で
与えても良い。自動の場合には、前記入力パルス
の前縁パルスが到来する毎に、該入力パルスの周
期でリニヤな積分電圧を発生する基準積分電圧発
生回路と、該基準積分電圧発生回路のピーク値を
検出し且つこれを１周期間保持するピーク・ホー
ルド回路とを備え、該ピーク・ホールド回路の出
力をもつて前記被分圧電圧を得るようにすること
ができる。
以下図面に従つて本発明を説明する。
第１Ａ図は従来の第１の形式による逓倍回路の
１例を示すブロツク図である。本図において、
Pioは逓倍すべき入力パルス、Pputは逓倍された出
力パルスである。主要部は微分回路１１および単
安定回路１２であり（Ｉは入力用インバータ）、
本回路の動作は第１Ｂ図のタイムチヤートから明
白である。なお、第１Ｂ図の第１）〜３）欄は、
それぞれ第１Ａ図の，および部分に表われ
る信号波形を示す。第１Ｂ図のタイムチヤートか
ら分るように、本逓倍回路は入力パルスPioとし
てデユーテイー１／２以外のものが入力されたとき、 出力パルスPputとして得られたパルスの使用用途
は極めて限定されてしまう。なぜなら出力パルス
Pputの周期が等間隔でなくなるからである。又、
本逓倍回路は２逓倍以外の逓倍機能を有しない。
さらに又、可変パルス幅とし得ない。
１例を示すブロツク図である。本図において、
Pioは逓倍すべき入力パルス、Pputは逓倍された出
力パルスである。主要部は微分回路１１および単
安定回路１２であり（Ｉは入力用インバータ）、
本回路の動作は第１Ｂ図のタイムチヤートから明
白である。なお、第１Ｂ図の第１）〜３）欄は、
それぞれ第１Ａ図の，および部分に表われ
る信号波形を示す。第１Ｂ図のタイムチヤートか
ら分るように、本逓倍回路は入力パルスPioとし
てデユーテイー１／２以外のものが入力されたとき、 出力パルスPputとして得られたパルスの使用用途
は極めて限定されてしまう。なぜなら出力パルス
Pputの周期が等間隔でなくなるからである。又、
本逓倍回路は２逓倍以外の逓倍機能を有しない。
さらに又、可変パルス幅とし得ない。
第２図は従来の第２の形式による。すなわち
PLLによる逓倍回路の１例を示すブロツク図で
ある。本図において、２１は位相検波器であり、
出力パルスPputを１／ｎ分周した分周器２６からの 出力と、入力パルスPioとの位相比較を行ない、
その位相差を増幅器２２を介してフイルタ２３に
印加し、ここで略直流レベルに変換したのち、増
幅器２４を介して電圧制御形発振器（VCO）２
５の発振制御端子に印加し、結局、出力パルス
Pputの１／ｎ分周が入力パルスPioに同期引き込みさ れ、PputはPioのｎ逓倍となる。本逓倍回路は、機
能的に優れているが、フイルタ２３の設計・調整
が困難であるという問題があり、又、全体にクロ
ーズド・ループをなすから動作上の不安定要素が
大であるという不都合がある。さらに又、可変パ
ルス幅とし得ない。
PLLによる逓倍回路の１例を示すブロツク図で
ある。本図において、２１は位相検波器であり、
出力パルスPputを１／ｎ分周した分周器２６からの 出力と、入力パルスPioとの位相比較を行ない、
その位相差を増幅器２２を介してフイルタ２３に
印加し、ここで略直流レベルに変換したのち、増
幅器２４を介して電圧制御形発振器（VCO）２
５の発振制御端子に印加し、結局、出力パルス
Pputの１／ｎ分周が入力パルスPioに同期引き込みさ れ、PputはPioのｎ逓倍となる。本逓倍回路は、機
能的に優れているが、フイルタ２３の設計・調整
が困難であるという問題があり、又、全体にクロ
ーズド・ループをなすから動作上の不安定要素が
大であるという不都合がある。さらに又、可変パ
ルス幅とし得ない。
そこで本発明は、前記従来例に固有の種々不都
合を解決した可変逓倍・可変パルス幅のパルス変
換回路を提案する。先ず本発明の原理を第３図の
タイムチヤートに従つて説明する。なお入力パル
スPioを、４逓倍・１／２デユーテイーの出力パルス Pputに変換する場合を例に採つて述べる。本図の
第１）欄は、入力パルスPioを示す。このパルス
Pioの周期毎に第２）欄に示す如きリニヤな積分
電圧を生成する。そのピーク値は次のパルスPio
の到来時においてvnとする。今、４逓倍を意図
しているので、別途１／４vn，２／４vn，３／４vnを生
成 し、前記積分電圧と比較する。従つて、vn／４， ２／４vn，３／４vn毎に、第３）欄の矢印のパルスが 得られる。この矢印のパルスは、いわば逓倍設定
用パルスである。一方、この逓倍設定用パルスの
周期毎に第４）欄に示すリニヤな積分電圧を生成
する。そのピーク値は次の矢印のパルス到来時に
おいてvpとする。今、パルス幅にいてデユーテイ
ー１／２を意図しているので、別途vp／２を生成し、前 記積分電圧と比較する。この結果、vp／２毎に、第 ５）欄の矢印のパルスが得られる。ここに、第
３）欄のパルスによつてセツトされ、第５）欄の
パルスによつてリセツトされるフリツプ・フロツ
プを用いれば、その出力は第６）欄に示す如くな
り、求める４逓倍・１／２デユーテイーの出力パル スPputが得られる。
合を解決した可変逓倍・可変パルス幅のパルス変
換回路を提案する。先ず本発明の原理を第３図の
タイムチヤートに従つて説明する。なお入力パル
スPioを、４逓倍・１／２デユーテイーの出力パルス Pputに変換する場合を例に採つて述べる。本図の
第１）欄は、入力パルスPioを示す。このパルス
Pioの周期毎に第２）欄に示す如きリニヤな積分
電圧を生成する。そのピーク値は次のパルスPio
の到来時においてvnとする。今、４逓倍を意図
しているので、別途１／４vn，２／４vn，３／４vnを生
成 し、前記積分電圧と比較する。従つて、vn／４， ２／４vn，３／４vn毎に、第３）欄の矢印のパルスが 得られる。この矢印のパルスは、いわば逓倍設定
用パルスである。一方、この逓倍設定用パルスの
周期毎に第４）欄に示すリニヤな積分電圧を生成
する。そのピーク値は次の矢印のパルス到来時に
おいてvpとする。今、パルス幅にいてデユーテイ
ー１／２を意図しているので、別途vp／２を生成し、前 記積分電圧と比較する。この結果、vp／２毎に、第 ５）欄の矢印のパルスが得られる。ここに、第
３）欄のパルスによつてセツトされ、第５）欄の
パルスによつてリセツトされるフリツプ・フロツ
プを用いれば、その出力は第６）欄に示す如くな
り、求める４逓倍・１／２デユーテイーの出力パル スPputが得られる。
上記原理を実現した第１実施例（手動）および
第２実施例（自動）の各ブロツク図を第４図およ
び第５図に示す。先ず第４図の第１実施例におい
て、PioおよびPputはそれぞれ入力パルスおよび出
力パルスである。本図の回路動作は、第３図の動
作原理と対比させると分り易い。なお、本図中の
丸で囲まれた番号の付された部分に現われる信号
波形は、後述する第６図のタイムチヤートの対応
する番号の付された欄に相当する波形である。た
だし、第６図のタイムチヤートは３逓倍の例で示
す。第４図においてパルスPioは一方において、
微分回路４１に入力され、ここで前縁パルス（第
３図３）欄のパルスｐ３１）が抽出されて、オア
ゲートを通して第４フリツプ・フロツプ４４の
セツト入力に印加され、第３図６）欄のパルスｐ
６１を立ち上げる。他方、パルスPioは第２フリ
ツプ・フロツプ４５をセツトし、この出力を、逓
倍用積分回路４６に入力し、第３図２）欄の積分
電圧ｉ２を得る。この積分電圧ピーク値vnは本
図の手動入力電圧vnとして逓倍用分圧回路４２
に印加されている。この分圧回路４２は、第３図
２）欄のvn／４，２／４vn，３／４vnを出力する、例え
ば 分圧抵抗群として構成し得る。ここに各スレツシ
ヨルドvn／４，２／４vn，３／４vnを予め有する逓倍用
比 較回路４３は、第３図３）欄のパルスｐ３２，ｐ
３３，ｐ３４を順次出力し、これが逓倍設定用パ
ルスとして、第４フリツプ・フロツプ４４のセツ
ト入力に印加される。これにより、第３図６）欄
に示す出力パルスｐ６２，ｐ６３，ｐ６４の各立
ち上りを形成する。これらの立ち上りは正確に４
逓倍されている。
第２実施例（自動）の各ブロツク図を第４図およ
び第５図に示す。先ず第４図の第１実施例におい
て、PioおよびPputはそれぞれ入力パルスおよび出
力パルスである。本図の回路動作は、第３図の動
作原理と対比させると分り易い。なお、本図中の
丸で囲まれた番号の付された部分に現われる信号
波形は、後述する第６図のタイムチヤートの対応
する番号の付された欄に相当する波形である。た
だし、第６図のタイムチヤートは３逓倍の例で示
す。第４図においてパルスPioは一方において、
微分回路４１に入力され、ここで前縁パルス（第
３図３）欄のパルスｐ３１）が抽出されて、オア
ゲートを通して第４フリツプ・フロツプ４４の
セツト入力に印加され、第３図６）欄のパルスｐ
６１を立ち上げる。他方、パルスPioは第２フリ
ツプ・フロツプ４５をセツトし、この出力を、逓
倍用積分回路４６に入力し、第３図２）欄の積分
電圧ｉ２を得る。この積分電圧ピーク値vnは本
図の手動入力電圧vnとして逓倍用分圧回路４２
に印加されている。この分圧回路４２は、第３図
２）欄のvn／４，２／４vn，３／４vnを出力する、例え
ば 分圧抵抗群として構成し得る。ここに各スレツシ
ヨルドvn／４，２／４vn，３／４vnを予め有する逓倍用
比 較回路４３は、第３図３）欄のパルスｐ３２，ｐ
３３，ｐ３４を順次出力し、これが逓倍設定用パ
ルスとして、第４フリツプ・フロツプ４４のセツ
ト入力に印加される。これにより、第３図６）欄
に示す出力パルスｐ６２，ｐ６３，ｐ６４の各立
ち上りを形成する。これらの立ち上りは正確に４
逓倍されている。
前記逓倍設定用パルスは、オアゲートを経由
して、パルス幅設定用積分回路４７にも入力され
る。この結果、該回路４７は第３図４）欄の積分
電圧ｉ４１，ｉ４２，ｉ４３，ｉ４４を順次出力
する。一方、各積分電圧ピーク値vpは、本図の手
動入力電圧vpとしてパルス幅設定用分圧回路４８
に印加されており、該回路４８は、デユーテイー
１／２の設定に従つてvp／２を出力する。ここに、パル ス幅設定用比較回路４９は、vp／２と各積分電圧ｉ ４１，ｉ４２，ｉ４３，ｉ４４を順次比較し第３
図５）欄のパルス幅設定用パルスｐ５１，ｐ５
２，ｐ５３，ｐ５４を遂次出力する。これらは第
４フリツプ・フロツプ４４のリセツト入力に印加
され、第３図６）欄に示す出力パルスｐ６１，ｐ
６２，ｐ６３，ｐ６４の各立ち下りを形成する。
ここに所望の４逓倍・１／２デユーテイーのパルス 変換が完了する。なお、比較回路４９の出力は
出力に対して１／４分周されており、これをもつ て、第２フリツプ・フロツプ４５をリセツトする
から、次に到来する入力パルスPioに対し、再び
同様の操作を繰り返すことになる。なお、分圧回
路４２，４８はいずれも可変であり、任意の逓倍
とデユーテイーが実現される。
して、パルス幅設定用積分回路４７にも入力され
る。この結果、該回路４７は第３図４）欄の積分
電圧ｉ４１，ｉ４２，ｉ４３，ｉ４４を順次出力
する。一方、各積分電圧ピーク値vpは、本図の手
動入力電圧vpとしてパルス幅設定用分圧回路４８
に印加されており、該回路４８は、デユーテイー
１／２の設定に従つてvp／２を出力する。ここに、パル ス幅設定用比較回路４９は、vp／２と各積分電圧ｉ ４１，ｉ４２，ｉ４３，ｉ４４を順次比較し第３
図５）欄のパルス幅設定用パルスｐ５１，ｐ５
２，ｐ５３，ｐ５４を遂次出力する。これらは第
４フリツプ・フロツプ４４のリセツト入力に印加
され、第３図６）欄に示す出力パルスｐ６１，ｐ
６２，ｐ６３，ｐ６４の各立ち下りを形成する。
ここに所望の４逓倍・１／２デユーテイーのパルス 変換が完了する。なお、比較回路４９の出力は
出力に対して１／４分周されており、これをもつ て、第２フリツプ・フロツプ４５をリセツトする
から、次に到来する入力パルスPioに対し、再び
同様の操作を繰り返すことになる。なお、分圧回
路４２，４８はいずれも可変であり、任意の逓倍
とデユーテイーが実現される。
第５図は本発明の第２実施例であり、第４図の
動作を自動化したものである。第５図において、
第４図と同一の参照番号又は記号が付されたもの
は相互に同一の構成要素である。従つて、原理的
には、自動化のために第１フリツプ・フロツプ５
０、基準積分電圧発生回路５１、ピーク・ホール
ド回路５２が付加されたに過ぎない。本回路を、
３逓倍・１／２デユーテイーのパルス変換回路とし て動作させられたときに、，…部分に現わ
れる信号波形は、第６図の１），２）…12）欄に
それぞれ示すとおりである。前記入力パルスPio
は、第１フリツプ・フロツプ５０にて、第６図
２）欄の如き波形に変換され、回路５１はこれを
リニヤに積分し、第６図３）欄の如き波形を得
る。そのピーク値vn（第４図のvn）は入力パルス
Pioの１周期に相当する電圧であり、これをピー
クホールド回路５２で１周期毎にホールドし、こ
れを回路４２でｎ分圧しておけば、これらｎ分圧
電圧は丁度ｎ逓倍周期に一致するのである。これ
以後の操作は第４図の場合と全く同じである。
動作を自動化したものである。第５図において、
第４図と同一の参照番号又は記号が付されたもの
は相互に同一の構成要素である。従つて、原理的
には、自動化のために第１フリツプ・フロツプ５
０、基準積分電圧発生回路５１、ピーク・ホール
ド回路５２が付加されたに過ぎない。本回路を、
３逓倍・１／２デユーテイーのパルス変換回路とし て動作させられたときに、，…部分に現わ
れる信号波形は、第６図の１），２）…12）欄に
それぞれ示すとおりである。前記入力パルスPio
は、第１フリツプ・フロツプ５０にて、第６図
２）欄の如き波形に変換され、回路５１はこれを
リニヤに積分し、第６図３）欄の如き波形を得
る。そのピーク値vn（第４図のvn）は入力パルス
Pioの１周期に相当する電圧であり、これをピー
クホールド回路５２で１周期毎にホールドし、こ
れを回路４２でｎ分圧しておけば、これらｎ分圧
電圧は丁度ｎ逓倍周期に一致するのである。これ
以後の操作は第４図の場合と全く同じである。
一方、そのピーク値vnは、レベルシフタ５３
を介してvpとなり（第４図のvp）、分圧回路４８
において、１／ｋに分圧する。ｋは、１／ｋデユーテイ ーにすべき場合の値である。これ以後の操作は第
４図の場合と全く同じである。
を介してvpとなり（第４図のvp）、分圧回路４８
において、１／ｋに分圧する。ｋは、１／ｋデユーテイ ーにすべき場合の値である。これ以後の操作は第
４図の場合と全く同じである。
第５図中の５４は第３フリツプ・フロツプであ
り、第１フリツプ・フロツプ５０の出力でセツト
されてアンドゲートを開成し、第２フリツプ・
フロツプ４５へ、比較回路４９からの１／３分周さ れたパルス幅設定用パルスを導く。
り、第１フリツプ・フロツプ５０の出力でセツト
されてアンドゲートを開成し、第２フリツプ・
フロツプ４５へ、比較回路４９からの１／３分周さ れたパルス幅設定用パルスを導く。
以上説明したように本発明によれば、比較的簡
単な回路素子のみから構成でき、しかも可変逓倍
と可変パルス幅との機能を併せもつたパルス変換
回路が実現される。
単な回路素子のみから構成でき、しかも可変逓倍
と可変パルス幅との機能を併せもつたパルス変換
回路が実現される。
第１Ａ図は従来の第１の形式による逓倍回路の
１例を示すブロツク図、第１Ｂ図は第１Ａ図の動
作説明のタイムチヤート、第２図は従来の第２の
形式による逓倍回路の１例を示すブロツク図、第
３図は本発明の原理を説明するためのタイムチヤ
ート、第４図は本発明に基づく第１実施例（手動
形）の回路を示すブロツク図、第５図は本発明に
基づく第２実施例（自動形）の回路を示すブロツ
ク図、第６図は第５図の回路における要部の信号
波形を示すタイムチヤートである。 図において、４２は逓倍用分圧回路、４３は逓
倍用比較回路、４４はフリツプ・フロツプ、４６
は逓倍用積分回路、４７はパルス幅設定用積分回
路、４８はパルス幅設定用回路、４９はパルス幅
設定用比較回路、５１は基準積分電圧発生回路、
５２はピーク・ホールド回路である。
１例を示すブロツク図、第１Ｂ図は第１Ａ図の動
作説明のタイムチヤート、第２図は従来の第２の
形式による逓倍回路の１例を示すブロツク図、第
３図は本発明の原理を説明するためのタイムチヤ
ート、第４図は本発明に基づく第１実施例（手動
形）の回路を示すブロツク図、第５図は本発明に
基づく第２実施例（自動形）の回路を示すブロツ
ク図、第６図は第５図の回路における要部の信号
波形を示すタイムチヤートである。 図において、４２は逓倍用分圧回路、４３は逓
倍用比較回路、４４はフリツプ・フロツプ、４６
は逓倍用積分回路、４７はパルス幅設定用積分回
路、４８はパルス幅設定用回路、４９はパルス幅
設定用比較回路、５１は基準積分電圧発生回路、
５２はピーク・ホールド回路である。
Claims (1)
- 【特許請求の範囲】 １ パルス変換すべき入力パルスPioを受信して
該入力パルスPioの周期毎にリニヤな波形ｉ２の
積分電圧を発生する逓倍用積分回路４６と、 前記入力パルスPioの前縁パルスが１つおきに
到来する毎に、該入力パルスの周期と同一の期間
だけリニヤな積分電圧を発生する基準積分電圧発
生回路５１と、 該基準積分電圧発生回路５１のピーク値vnを
検出し且つこれを１周期間保持するピーク・ホー
ルド回路５２と、 前記ピーク値vnを１／ｎvn，２／ｎvn…ｎ−１／ｎvn （ｎは逓倍数）に分圧する逓倍用分圧回路４２と、 前記逓倍用積分回路４６からのリニヤな波形ｉ
２の積分電圧が前記分圧電圧１／ｎvn，２／ｎvn… ｎ−１／ｎvnに到達する毎に逓倍設定用パルスｐ３ ２，ｐ３３，Ｐ３４を出力する逓倍用比較回路４
３を有し、 一方、該逓倍設定用パルスおよび前記入力パル
スの前縁パルスｐ３１を受信してこれら逓倍設定
用パルスおよび前縁パルスによつて定まる周期毎
にリニヤな波形ｉ４１，ｉ４２，ｉ４３，ｉ４４
の積分電圧を発生するパルス幅設定用積分回路４
７と、 前記ピーク値vnをレベルシフトしてピーク値vp
となすレベルシフタ５３と、 該ピーク値vpを１／ｋvp（ｋは所望のデユーテイー より定まる数）に分圧するパルス幅設定用分圧回
路４８と、 前記パルス幅設定用積分回路４７からのリニヤ
な波形ｉ４１，ｉ４２，ｉ４３，ｉ４４の積分電
圧が前記分圧電圧１／ｋvpに到達する毎にパルス幅 設定用パルスｐ５１，ｐ５２，ｐ５３，ｐ５４を
出力すると共に前記入力パルスPioの各周期の最
後に現れる該パルス幅設定用パルスｐ５４によつ
て前記逓倍用積分回路４６からの前記積分電圧を
リセツトするパルス幅設定用比較回路４９を有
し、 前記前縁パルスおよび前記逓倍設定用パルスに
よつてセツトされ且つ前記パルス幅設定用パルス
によつてリセツトされる出力パルスPputを送出す
るフリツプ・フロツプ４４を備えることを特徴と
するパルス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16467879A JPS5687921A (en) | 1979-12-20 | 1979-12-20 | Pulse converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16467879A JPS5687921A (en) | 1979-12-20 | 1979-12-20 | Pulse converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687921A JPS5687921A (en) | 1981-07-17 |
| JPH0113652B2 true JPH0113652B2 (ja) | 1989-03-07 |
Family
ID=15797756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16467879A Granted JPS5687921A (en) | 1979-12-20 | 1979-12-20 | Pulse converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5687921A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789297B2 (ja) * | 1987-08-31 | 1995-09-27 | 旭光学工業株式会社 | 天体追尾装置 |
| JP4840294B2 (ja) * | 2007-08-30 | 2011-12-21 | コベルコ建機株式会社 | 建設機械 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107161A (ja) * | 1973-02-13 | 1974-10-11 | ||
| JPS5270736A (en) * | 1975-12-09 | 1977-06-13 | Mitsubishi Electric Corp | Pulse generator |
| JPS52126159A (en) * | 1976-04-16 | 1977-10-22 | Hitachi Ltd | Frequency multiplying circuit |
-
1979
- 1979-12-20 JP JP16467879A patent/JPS5687921A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107161A (ja) * | 1973-02-13 | 1974-10-11 | ||
| JPS5270736A (en) * | 1975-12-09 | 1977-06-13 | Mitsubishi Electric Corp | Pulse generator |
| JPS52126159A (en) * | 1976-04-16 | 1977-10-22 | Hitachi Ltd | Frequency multiplying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687921A (en) | 1981-07-17 |
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