JPH01133703A - Semiconductor wafer and semiconductor device using the same - Google Patents
Semiconductor wafer and semiconductor device using the sameInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体からなるウェハおよびこれを用
いた半導体装置に適用して特に有効な技術に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a technique particularly effective when applied to a wafer made of a compound semiconductor and a semiconductor device using the same.
半導体ウェハ(以下、ウェハという)の分割技術につい
ては、例えば、株式会社工業調査会、昭和57年11月
15日発行「電子材料・別冊」P67〜68に記載があ
る。The technique for dividing semiconductor wafers (hereinafter referred to as wafers) is described, for example, in "Electronic Materials / Separate Volume", pp. 67-68, published by Kogyo Kenkyukai Co., Ltd., November 15, 1980.
ところで、半導体装置の集積回路基板となる半導体ペレ
ット (以下、ペレットという)は、半導体単結晶から
なるウェハの表面を多数の格子状のブロックに分割して
その各々に所定の集積回路を形成し、回路測定試験を経
た後、これをブロック毎に分離したものであり、その後
、タブに装着され、合成樹脂やセラミックなどのパッケ
ージに封止される。By the way, semiconductor pellets (hereinafter referred to as pellets), which serve as integrated circuit boards for semiconductor devices, are produced by dividing the surface of a wafer made of a semiconductor single crystal into a large number of lattice-like blocks, and forming a predetermined integrated circuit in each block. After undergoing circuit measurement tests, it is separated into blocks, which are then mounted on tabs and sealed in a package made of synthetic resin or ceramic.
上記集積回路形成後のウェハをペレットに分離するには
、ウェハ表面に形成された格子状のスクライブラインに
沿ってダインングブレードで深溝を形成するのが通例で
ある。In order to separate the wafer into pellets after the above-mentioned integrated circuits have been formed, it is customary to form deep grooves with a ding blade along grid-like scribe lines formed on the wafer surface.
本発明者は、前記ウェハのグイソング工程において、下
記のような問題が生じることを見い出した。The inventors of the present invention have discovered that the following problems occur in the wafer wisping process.
すなわち、スクライブラインに沿って深溝を形成するダ
イシング工程では、回路形成領域に損傷が生じないよう
、あらかじめスクライブラインの表面の酸化膜を除去す
るなどの配慮がなされている。That is, in the dicing process of forming deep grooves along the scribe lines, consideration is given to removing the oxide film on the surface of the scribe lines in advance so as not to damage the circuit forming area.
ところが、ウェハは、その結晶軸の方向によって劈開性
に差があるため、上記のように表面が露出した状態のウ
ェハをダイシングすると、劈開性が大きい結晶軸方向に
平行なスクライブラインの深溝の周囲には、これと直角
な方向に形成された深溝の周囲よりもクラックや欠けな
どの欠陥が発生し易い。However, since wafers have different cleavage properties depending on the direction of their crystal axes, when dicing a wafer with the surface exposed as described above, the cleavage properties of wafers around the deep grooves of the scribe line parallel to the crystal axis direction, where cleavage properties are large, are Defects such as cracks and chips are more likely to occur around deep grooves formed in the direction perpendicular to the deep grooves.
特に、ガリウム・ヒ素(Ga−As)などの化合物半導
体単結晶は、ンリコン単結晶に比べて結晶軸方向による
劈開性の差が大きいため、従来のようにスクライブライ
ンが結晶軸方向に関係なく等しい幅で形成されたウェハ
においては、劈開性が大きい結晶軸方向に平行なスクラ
イブラインの深溝周囲に発生した欠陥が回路形成領域内
に侵入し易く、これがペレット取得率の低下や半導体装
置の回路特性低下を引き起こす原因となっていた。In particular, compound semiconductor single crystals such as gallium arsenide (Ga-As) have a larger difference in cleavage depending on the crystal axis direction than non-containing single crystals, so the scribe line is the same regardless of the crystal axis direction as in the past. In wafers formed with a wide width, defects generated around the deep grooves of scribe lines parallel to the crystal axis direction, which have a high cleavability, tend to enter the circuit forming area, which reduces the pellet acquisition rate and affects the circuit characteristics of semiconductor devices. This was the cause of the decline.
本発明は、上記問題点に着目してなされたものであり、
その目的は、ダイシング工程における回路形成領域への
欠陥侵入を有効に防止することのできる技術を提供する
ことにある。The present invention has been made focusing on the above problems,
The purpose is to provide a technique that can effectively prevent defects from entering a circuit forming area during a dicing process.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らか= 3−
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、結晶軸方向に沿って形成されるスクライブラ
インの幅をその結晶軸方向の劈開性の大小に応じて増減
させたウェハとするものである。That is, the wafer has a wafer in which the width of the scribe line formed along the crystal axis direction is increased or decreased depending on the degree of cleavage in the crystal axis direction.
また、上記ウェハから回路形成領域を囲む全領域の幅が
一の方向とこれに直角な方向とで異なるように分離され
たペレットをタブに装着した半導体装置とするものであ
る。Further, the present invention provides a semiconductor device in which pellets are separated from the wafer so that the width of the entire area surrounding the circuit forming area is different in one direction and in a direction perpendicular to the one direction, and the pellets are attached to a tab.
上記した手段によれば、劈開性の大きい結晶軸方向に平
行なスクライブラインの幅を劈開性の小さい結晶軸方向
に平行なスクライブラインの幅よりも広く形成すること
で、ダイシング工程でスクライブラインに生ずる欠陥が
回路形成領域内に侵入するのを有効に防止することがで
きる。According to the above-mentioned means, by forming the width of the scribe line parallel to the crystal axis direction with high cleavage property to be wider than the width of the scribe line parallel to the crystal axis direction with low cleavage property, the scribe line is formed in the dicing process. The resulting defects can be effectively prevented from entering the circuit forming area.
第1図は、本発明の一実施例であるウェハの概−4−′
略平面図、第2図は、ダイシング工程におけるこのウェ
ハの部分拡大平面図、第3図は、このウェハから分離さ
れたペレットをタブに装着した半導体装置の要部斜視図
である。FIG. 1 is a schematic plan view of a wafer according to an embodiment of the present invention, FIG. 2 is a partially enlarged plan view of this wafer in a dicing process, and FIG. 3 is a schematic plan view of a wafer separated from this wafer. FIG. 2 is a perspective view of a main part of a semiconductor device in which a pellet is attached to a tab.
ガリウム・ヒ素(Ga・ΔS)単結晶からなる本実施例
のウェハ1は、その(100)面が結晶面となるように
スライスされ、その表面には、結晶軸のf:o 1 了
〕方向に平行なスクライブライン2と、これと直交する
結晶軸のCo 11)方向に平行なスクライブライン3
とが格子状に形成され、各スクライブライン2,3によ
って互いに隔てられた矩形の回路形成領域4には、所定
の集積回路(図示せず)が形成されている。The wafer 1 of this example made of gallium arsenide (Ga.ΔS) single crystal is sliced so that its (100) plane becomes the crystal plane, and the crystal axis f: A scribe line 2 parallel to the scribe line 2, and a scribe line 3 parallel to the Co11) direction of the crystal axis orthogonal to this.
A predetermined integrated circuit (not shown) is formed in a rectangular circuit formation area 4 which is formed in a grid pattern and separated from each other by each scribe line 2, 3.
ガリウム・ヒ素(Ga・As’)単結晶は、結晶軸の方
向によって劈開性に差があり、特に、結晶軸の〔01了
〕方向の劈開性が大きいことから、本実施例のウェハ1
においては、〔OT丁〕方向に平行なスクライブライン
2の幅がこれに直角な(0111方向のスクライブライ
ン3の幅よりも広く形成され、例え、ば、スクライブラ
イン2の幅が110μmであれば、スクライブライン3
の幅は、90μmである。Gallium arsenide (Ga.As') single crystal has different cleavage properties depending on the direction of the crystal axis, and in particular, the cleavage property in the [01] direction of the crystal axis is large.
In this case, the width of the scribe line 2 parallel to the [OT] direction is wider than the width of the scribe line 3 in the 0111 direction perpendicular thereto, for example, if the width of the scribe line 2 is 110 μm, , scribe line 3
The width of is 90 μm.
このウェハ1をペレットに分離するには、例えば、幅3
0μm程度のダイシングブレードを用い、各スクライブ
ライン2,3の中心線に沿って深溝2a、3aを形成す
る(第2図)。To separate this wafer 1 into pellets, for example, a width of 3
Using a dicing blade of approximately 0 μm, deep grooves 2a and 3a are formed along the center line of each scribe line 2 and 3 (FIG. 2).
その際、劈開性が大きい〔OT丁〕方向のスクライブラ
イン2に形成される深溝2aの周囲には、スクライブラ
イン3に形成される深溝3aの周囲に比べてクラックや
欠けなどの欠陥がより多く生じるが、スクライブライン
2の幅をより広く形成することで、深溝2aの周囲に生
じた欠陥が回路形成領域4の内部に侵入するのを防止す
ることができる。At this time, there are more defects such as cracks and chips around the deep groove 2a formed in the scribe line 2 in the OT direction, which has a high cleavability, than around the deep groove 3a formed in the scribe line 3. However, by forming the width of the scribe line 2 wider, it is possible to prevent defects generated around the deep groove 2a from entering the inside of the circuit forming region 4.
第3図に示すように、このようにして分離されたペレッ
ト5をタブ6に装着した半導体装置においては、その回
路形成領域4を囲む全領域7a。As shown in FIG. 3, in the semiconductor device in which the pellet 5 separated in this way is attached to the tab 6, the entire area 7a surrounding the circuit forming area 4 is formed.
7bの幅が一の方向とこれに直角な方向とで異なり、具
体的には、劈開性が大きい〔O了丁〕方向に平行な全領
域7aの幅aがこれに直角な方向の全領域7bの幅すよ
りも広くなっている。The width of 7b is different between the first direction and the direction perpendicular to this direction, and specifically, the width a of the entire region 7a parallel to the direction with high cleavage is the entire region in the direction perpendicular to this direction. It is wider than the width of 7b.
このように、本実施例によれば以下の効果を得ることが
できる。As described above, according to this embodiment, the following effects can be obtained.
(1)、W開性が大きい[01丁〕方向に平行なスクラ
イブライン2の幅をこれに直交するスクライブライン3
の幅よりも広く形成することによって、ダイソング工程
においてスクライブライン2,3の深溝2a、3aの周
囲に生じるクランクや欠けなどの欠陥が回路形成領域4
の内部に侵入するのを有効に防止することができる。(1), scribe line 3 perpendicular to the width of scribe line 2 parallel to the [01st direction] direction where W opening is large
By forming the width wider than the width of the circuit forming area 4, defects such as cranks and chips that occur around the deep grooves 2a and 3a of the scribe lines 2 and 3 during the die song process can be avoided.
This can effectively prevent the intrusion into the inside of the device.
(2)、上記(1)により、信頼性の高い半導体装置を
得ることができる。(2) According to (1) above, a highly reliable semiconductor device can be obtained.
(3)、上記(1)により、同一径のウェハから取得で
きる同一寸法のペレットの数(ペレット取得率)が向上
し、ひいては、半導体装置のコスト低減が達成される。(3) According to (1) above, the number of pellets of the same size that can be obtained from a wafer of the same diameter (pellet acquisition rate) is increased, and as a result, the cost of semiconductor devices is reduced.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記ガリウム・ヒ素(G
a−As)単結晶からなるウェハに限定されるものでは
なく、結晶軸方向によって劈開性が異なる他の半導体単
結晶からなるウエノ\にも適用可能であることはいうま
でもない。As above, the invention made by the present inventor has been specifically explained based on the examples.
a-As) It goes without saying that the present invention is not limited to wafers made of single crystals, but can also be applied to wafers made of other semiconductor single crystals whose cleavage properties differ depending on the direction of the crystal axis.
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
すなわち、結晶軸方向に沿って形成されるスクライブラ
インの幅をその結晶軸方向の劈開性の大小に応じて増減
させたウェハとすることにより、ダイシング工程でスク
ライブラインに生ずる欠陥が回路形成領域内に侵入する
のを有効に防止することができ、ペレット取得率が向上
する。In other words, by creating a wafer in which the width of the scribe line formed along the crystal axis direction is increased or decreased depending on the degree of cleavage in the crystal axis direction, defects that occur in the scribe line during the dicing process are prevented from occurring within the circuit formation area. This can effectively prevent the intrusion into the pellets and improve the pellet acquisition rate.
また、上記ウェハから回路形成領域を囲む全領域の幅が
一の方向とこれに直角な方向とで異なるようにペレット
を分離し、これをタブに装着した半導体装置とすること
により、信頼性の高い半導体装置が得られる。In addition, reliability can be improved by separating pellets from the wafer so that the width of the entire area surrounding the circuit formation area is different in one direction and in a direction perpendicular to this, and attaching the pellets to a tab to form a semiconductor device. A high quality semiconductor device can be obtained.
第1図は本発明の一実施例であるウェハの概略平面図、
第2図はダイシング工程におけるこのウェハの部分拡大
平面図、
第3図はこのウェハから分離されたペレットをタブに装
着した半導体装置の要部斜視図である。
1・・・半導体ウェハ、2,3・・・スクライブライン
、2a、3a・・・深溝、4・・・回路形成領域、5・
・・ペレット、6・・・タブ、7a、7b・・・全領域
。
2.3・・・スクライブライン
2a、 3a・・・深 溝
4・・・回路形成領域
5・・・ペレット
7a、 7b・・・全領域
第3図
a>b
−18=Fig. 1 is a schematic plan view of a wafer that is an embodiment of the present invention, Fig. 2 is a partially enlarged plan view of this wafer in the dicing process, and Fig. 3 is a semiconductor with pellets separated from this wafer attached to a tab. FIG. 2 is a perspective view of the main parts of the device. DESCRIPTION OF SYMBOLS 1... Semiconductor wafer, 2, 3... Scribe line, 2a, 3a... Deep groove, 4... Circuit formation area, 5...
...Pellet, 6...Tab, 7a, 7b...All areas. 2.3...Scribe lines 2a, 3a...Deep grooves 4...Circuit forming area 5...Pellet 7a, 7b...All areas Fig. 3 a>b -18=
Claims (1)
幅を前記結晶軸方向の劈開性の大小に応じて増減させた
ことを特徴とする半導体ウェハ。 2、化合物半導体の単結晶からなることを特徴とする特
許請求の範囲第1項記載の半導体ウェハ。 3、結晶面が(100)面であり、かつ、結晶軸の〔0
@1@@1@〕方向に平行なスクライブラインの幅がこ
れに直角な〔01@1@〕方向に平行なスクライブライ
ンの幅よりも広いガリウム・ヒ素単結晶からなることを
特徴とする特許請求の範囲第1項または第2項記載の半
導体ウェハ。 4、回路形成領域を囲む余領域の幅が一の方向とこれに
直角な方向とで異なる半導体ペレットをタブに装着した
ことを特徴とする半導体装置。 5、半導体ペレットが化合物半導体の単結晶からなるこ
とを特徴とする特許請求の範囲第4項記載の半導体装置
。 6、結晶面が(100)面であり、かつ、結晶軸の〔0
@1@@1@〕方向に平行な余領域の幅がこれに直角な
〔01@1@〕方向に平行な余領域の幅よりも広いガリ
ウム・ヒ素単結晶からなる半導体ペレットであることを
特徴とする特許請求の範囲第4項または第5項記載の半
導体装置。Claims: 1. A semiconductor wafer, characterized in that the width of a scribe line formed along the crystal axis direction is increased or decreased depending on the magnitude of cleavage in the crystal axis direction. 2. The semiconductor wafer according to claim 1, which is made of a single crystal of a compound semiconductor. 3. The crystal plane is the (100) plane, and the crystal axis [0
A patent characterized in that the width of the scribe line parallel to the @1@@1@] direction is wider than the width of the scribe line parallel to the [01@1@] direction perpendicular to this. A semiconductor wafer according to claim 1 or 2. 4. A semiconductor device characterized in that a semiconductor pellet is attached to a tab in which the width of the extra area surrounding the circuit forming area differs in one direction and in the direction perpendicular to this. 5. The semiconductor device according to claim 4, wherein the semiconductor pellet is made of a single crystal of a compound semiconductor. 6. The crystal plane is the (100) plane, and the crystal axis [0
The width of the extra region parallel to the @1@@1@] direction is wider than the width of the extra region parallel to the [01@1@] direction perpendicular to this. A semiconductor device according to claim 4 or 5.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62292013A JPH01133703A (en) | 1987-11-20 | 1987-11-20 | Semiconductor wafer and semiconductor device using the same |
Applications Claiming Priority (1)
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JP62292013A JPH01133703A (en) | 1987-11-20 | 1987-11-20 | Semiconductor wafer and semiconductor device using the same |
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---|---|
JPH01133703A true JPH01133703A (en) | 1989-05-25 |
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JP62292013A Pending JPH01133703A (en) | 1987-11-20 | 1987-11-20 | Semiconductor wafer and semiconductor device using the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01133703A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001022475A3 (en) * | 1999-09-22 | 2001-05-25 | Koninkl Philips Electronics Nv | Method for dicing mesa-diodes |
US7998840B2 (en) * | 2008-05-20 | 2011-08-16 | Disco Corporation | Wafer laser processing method and apparatus |
JP2015046537A (en) * | 2013-08-29 | 2015-03-12 | 株式会社ディスコ | Wafer division method |
JP2020141004A (en) * | 2019-02-27 | 2020-09-03 | トヨタ自動車株式会社 | Semiconductor device and manufacturing method thereof |
-
1987
- 1987-11-20 JP JP62292013A patent/JPH01133703A/en active Pending
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