JPH0113249B2 - - Google Patents
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- JPH0113249B2 JPH0113249B2 JP4867984A JP4867984A JPH0113249B2 JP H0113249 B2 JPH0113249 B2 JP H0113249B2 JP 4867984 A JP4867984 A JP 4867984A JP 4867984 A JP4867984 A JP 4867984A JP H0113249 B2 JPH0113249 B2 JP H0113249B2
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は巡回多数決符号復号器に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a cyclic majority code decoder.
(従来技術)
従来の巡回多数決符号復号器は下記する(a)、(b)
の2つの方法に基いて構成されていた。(Prior art) The conventional cyclic majority code decoder is as follows (a) and (b)
It was constructed based on two methods.
なお下記するものにおいて、受信系列はro-1,
ro-2,…,r0のうちro-1,ro-2,…,ro-kを情報
点、ro-k-1,ro-k-2,…,r0を検査点、riに加わる
雑音ビツトを雑音ビツトeiとし、複合パリテイ検
査結果はAi1,Ai2,…,Aij(jは符号長n、検査
点kにより定まる値)、算術和はSi,So-1,So-2,
…,S0とする。受信系列は受信データと記すこと
がある。 In addition, in the following, the receiving sequence is r o-1 ,
Among r o-2 ,..., r 0 , r o-1 , r o-2 ,..., r ok are information points, r ok-1 , r ok-2 ,..., r 0 are inspection points, and r i The added noise bits are noise bits e i , the composite parity check results are A i1 , A i2 ,..., A ij (j is the value determined by the code length n and the check point k), and the arithmetic sum is S i , S o-1 , S o-2 ,
..., S 0 . The received series is sometimes referred to as received data.
(a) 符号のパリテイ検査行列をもとに複合パリテ
イ検査を求め、この検査結果を閾値が固定であ
る多数決素子に入力し、この素子の出力に誤り
があるかどうかを判定することにより受信デー
タのエラー訂正を行なう方法。(a) Obtain a composite parity check based on the parity check matrix of the code, input this check result to a majority decision element with a fixed threshold, and determine whether there is an error in the output of this element. How to perform error correction.
(b) シンドロームから複合パリテイ検査を求め、
この検査結果を閾値が固定である多数決素子に
入力し、この素子の出力で誤りがあるかどうか
を判定することにより受信データのエラー訂正
を行なう方法。(b) Obtain a composite parity test from the syndrome,
A method of correcting errors in received data by inputting this test result into a majority decision element with a fixed threshold and determining whether there is an error in the output of this element.
第1図は従来の巡回多数決符号復号器のブロツ
ク図であり、前記(a)の方法を用いて構成された
(21、11)差集合巡回多数決符号復号器を示して
いる。 FIG. 1 is a block diagram of a conventional cyclic majority code decoder, and shows a (21, 11) difference set cyclic majority code decoder constructed using the method (a).
第1図において、(21、11)差集合巡回多数決
符号復号器は、21段のシフトレジスタ1、複合パ
リテイ検査発生回路2、閾値が3の多数決素子
3、後述する受信データをシフトレジスタ1に入
力するスイツチ4、シフトレジスタ1を巡回シフ
トする際に用いられるスイツチ5および排他的論
理和回路(EX−OR)6から構成される。複合
パリテイ検査発生回路2は5個の複合パリテイ検
査A20,1〜A20,5からなる。 In FIG. 1, the (21, 11) difference set cyclic majority code decoder includes a 21-stage shift register 1, a composite parity check generation circuit 2, a majority element 3 with a threshold of 3, and receives received data (to be described later) into the shift register 1. It consists of an input switch 4, a switch 5 used for cyclically shifting the shift register 1, and an exclusive OR circuit (EX-OR) 6. The composite parity check generation circuit 2 consists of five composite parity tests A 20,1 to A 20,5 .
つぎに、この巡回多数決符号復号器の復号手順
(ステツプ1)〜(ステツプ5)を説明する。 Next, the decoding procedure (step 1) to (step 5) of this cyclic majority code decoder will be explained.
なお下記するものに関し、+の符号は対応する
ビツト毎の2を法とする加算を示す。 Note that in the following, the + sign indicates addition modulo 2 for each corresponding bit.
(ステツプ1)
スイツチ4をオン、スイツチ5をオフにして、
21ビツト(r0〜r20)の受信データをシフトレジ
スタ1に全て入力する。この後スイツチ4をオ
フ、スイツチ5をオンにする。(Step 1) Turn on switch 4, turn off switch 5,
All 21 bits (r 0 to r 20 ) of received data are input to shift register 1. After this, switch 4 is turned off and switch 5 is turned on.
(ステツプ2)
雑音ビツトe20に直交する5個の複合パリテイ
検査を求める。(Step 2) Find five composite parity checks orthogonal to noise bit e20 .
複合パリテイ検査A20,1〜A20,5はそれぞれ、
A20,1=r9+r12+r13+r18+r20
A20,2=r1+r11+r14+r15+r20
A20,3=r4+r6+r16+r19+r20
A20,4=r0+r5+r7+r17+r20
A20,5=r2+r3+r8+r10+r20
であり、これらは複合パリテイ検査発生回路2内
の複合パリテイ検査A20,1〜A20,5の出力2a〜2
eとして求まる。 The composite parity tests A 20,1 to A 20,5 are respectively A 20,1 = r 9 + r 12 + r 13 + r 18 + r 20 A 20,2 = r 1 + r 11 + r 14 + r 15 + r 20 A 20,3 = r 4 + r 6 + r 16 + r 19 + r 20 A 20,4 = r 0 + r 5 + r 7 + r 17 + r 20 A 20,5 = r 2 + r 3 + r 8 + r 10 + r 20 , and these are the composite parity check generation circuit Composite parity check in 2 A 20,1 ~ A 20,5 output 2a ~ 2
It can be found as e.
(ステツプ3)
複合パリテイ検査発生回路2の出力2a〜2e
を多数決素子3に入力する。この後EX−OR6
において、多数決素子3の出力3aとシフトレジ
スタ1の右端にある受信データの先頭ビツトr20
の出力との排他的論理和を取り、ビツトr20の誤
りを訂正行なう。(Step 3) Outputs 2a to 2e of composite parity check generation circuit 2
is input to the majority element 3. After this EX-OR6
, the output 3a of the majority element 3 and the first bit r 20 of the received data at the right end of the shift register 1
The error in bit r20 is corrected by performing exclusive OR with the output of bit r20.
(ステツプ4)
シフトレジスタ1内に格納されている受信デー
タを右に1ビツトシフトすることにより、誤りが
訂正されたビツトr20の出力はEX−OR6の出力
6aとして出力され、かつ出力6aは出力データ
として外部に出力されると共に、入力データとし
てスイツチ5を介してシフトレジスタ1の左端に
巡回シフトされ、また2番目のビツトr19をシフ
トレジスタ1の右端に位置させる。(Step 4) By shifting the received data stored in shift register 1 one bit to the right, the error-corrected output of bit r20 is output as output 6a of EX-OR6, and output 6a is output as output 6a of EX-OR6. It is output as data to the outside, and is cyclically shifted as input data to the left end of shift register 1 via switch 5, and the second bit r19 is positioned at the right end of shift register 1.
ビツトr19はビツトr20の復号手順(ステツプ
2)、(ステツプ3)と同様の手順を経て誤り訂正
される。 Bit r 19 is error corrected through the same decoding procedure (step 2) and (step 3) as bit r 20 .
(ステツプ5)
受信データの残りの各ビツトr18〜r0に対して
は、(ステツプ2)〜(ステツプ4)を繰り返し
行ない、各ビツトの誤り訂正を行なう。(Step 5) For each of the remaining bits r18 to r0 of the received data, (step 2) to (step 4) are repeated to perform error correction for each bit.
このように、(ステツプ1)〜(ステツプ5)
を用いて受信データの誤り訂正動作を終了した
後、受信データの全ビツトの誤りが全て訂正され
ていれば、複合パリテイ検査発生回路2の出力2
a〜2eはすべて「0」となる。 In this way, (Step 1) ~ (Step 5)
After completing the error correction operation of the received data using
a to 2e are all "0".
しかしながら、上記した従来のものは、多数決
素子の閾値が固定されているため、受信系列に加
わる誤りビツトの数が理論上、訂正可能とされる
誤りビツト数を越えた時に、複合パリテイ検査発
生回路の出力が多数決素子の閾値以上となるビツ
ト数が、受信系列に加わつた誤りビツト数を上回
ることがあり、この時においても、多数決素子の
出力結果に基いて受信データの全てのビツトを順
次誤り訂正してしまうため、誤りのないビツトま
でも訂正してしまい、誤り訂正率を悪くしてしま
う欠点がある。 However, in the conventional system described above, since the threshold value of the majority decision element is fixed, when the number of error bits added to the received sequence exceeds the number of error bits that can theoretically be corrected, the composite parity check generation circuit The number of bits whose output exceeds the threshold of the majority element may exceed the number of error bits added to the received sequence, and even in this case, all bits of the received data are sequentially identified as errors based on the output result of the majority element. Since the error is corrected, even bits with no errors are corrected, which has the disadvantage of worsening the error correction rate.
また、図示はしないが、(b)の方法を用いて構成
された巡回多数決符号復号器においても、多数決
素子の閾値が固定されてあり、かつ多数決素子の
出力結果により受信データの各ビツトを順次誤り
訂正してしまうため、誤りのないビツトも訂正さ
れてしまい、誤り訂正率を悪くしてしまう欠点が
ある。 Although not shown, in a cyclic majority code decoder configured using method (b), the threshold of the majority element is fixed, and each bit of the received data is sequentially processed based on the output result of the majority element. Since errors are corrected, bits with no errors are also corrected, which has the disadvantage of worsening the error correction rate.
(発明の目的)
本発明は、受信系列に加わつた誤りビツト数が
理論上訂正可能である誤りビツト数を越えた時の
誤り訂正率を向上する巡回多数決符号復号器を提
供することを目的とする。(Object of the Invention) An object of the present invention is to provide a cyclic majority code decoder that improves the error correction rate when the number of error bits added to a received sequence exceeds the number of error bits that can be theoretically corrected. do.
(発明の構成)
受信系列ro-1,ro-2,…,r0を記憶し、かつ記
憶した前記受信系列を順次シフトする記憶手段
と、この記憶手段の出力端子と接続される排他的
論理和回路と、この排他的論理和回路の出力端子
と前記記憶手段の入力端子との間に介挿される第
1の開閉手段と、前記受信系列のうち、
ro-1,ro-2,…,ro-kを情報点、ro-k-1,ro-k-2,
…,r0を検査点、riに加わる雑音ビツトを雑音ビ
ツトeiとして、前記雑音ビツトに直交する複合パ
リテイの検査を行なう複合パリテイ検査手段と、
この複合パリテイ検査手段による複合パリテイ検
査結果Ai1,Ai2,…,Aij(jは符号長n、検査点
kにより定まる値)のうち、検査結果が「1」で
あるビツトの算術和Si、(So-1,So-2,…,S0)
を計数する計数手段と、この計数手段の出力の最
大値を記憶する最大値記憶手段と、この最大値記
憶手段の出力値と前記計数手段の出力値とを比較
する比較手段と、チエツク時に前記比較手段の第
1の出力を前記最大値記憶手段に供給する第2の
開閉手段と、訂正時に前記比較手段の第2の出力
を前記排他的論理和回路に供給する第3の開閉手
段とを有する巡回多数決符号復号器。(Structure of the Invention) Storage means for storing reception sequences r o-1 , r o-2 , ..., r 0 and sequentially shifting the stored reception sequences, and an exclusive unit connected to an output terminal of this storage means. a first opening / closing means inserted between the output terminal of the exclusive OR circuit and the input terminal of the storage means ; 2 ,…, r ok is the information point, r ok-1 , r ok-2 ,
. _ _
Among the composite parity check results A i1 , A i2 , ..., A ij (j is a value determined by code length n and check point k) by this composite parity check means, the arithmetic sum S of bits whose check result is "1" is i , (S o-1 , S o-2 ,…, S 0 )
a counting means for counting the maximum value of the output of the counting means; a maximum value storage means for storing the maximum value of the output of the counting means; a comparison means for comparing the output value of the maximum value storage means with the output value of the counting means; a second opening/closing means for supplying the first output of the comparing means to the maximum value storage means; and a third opening/closing means for supplying the second output of the comparing means to the exclusive OR circuit at the time of correction. A cyclic majority code decoder.
(実施例)
第2図は本発明になる巡回多数決符号復号器の
一実施例のブロツク図であり、前述した(a)の方法
を用いて構成された(21、11)差集合巡回多数決
符号復号器を示している。(Embodiment) FIG. 2 is a block diagram of an embodiment of a cyclic majority code decoder according to the present invention, and is a (21, 11) difference set cyclic majority code constructed using the method (a) described above. A decoder is shown.
前述したものと同一構成部分には同一符号を付
し、その説明を省略する。 Components that are the same as those described above are given the same reference numerals, and their explanations will be omitted.
第2図において、本発明になる(21、11)差集
合巡回多数決符号復号器は、21段のシフトレジス
タ1(記憶手段)、複合パリテイ検査発生回路2、
スイツチ4、スイツチ5(第1の開閉手段)、排
他的論理和回路(EX−OR)6、複合パリテイ
検査発生回路2の出力2a〜2eの複合パリテイ
検査結果から「1」であるビツトの算術和を求め
る複合パリテイ検査結果計数カウンタ7、カウン
タ7の出力値のうち最大のものを記憶しておく最
大値レジスタ8、カウンタ7の出力値とレジスタ
8の出力値とを比較し、2つの出力9a(第2の
出力)、出力9b(第1の出力)を発生する比較回
路9、EX−OR6の出力を出力するためのスイ
ツチ10、チエツク時にカウンタ7の最大出力値
をレジスタ8に伝達する論理積回路(AND)1
1、チエツク時に比較回路9の出力9bをレジス
タ8に伝達するAND12(第2の開閉手段)、訂
正時に比較回路9の出力9aをEX−OR6に伝
達するAND13(第3の開閉手段)およびイン
バータ14から構成される。 In FIG. 2, the (21, 11) difference set cyclic majority code decoder according to the present invention includes a 21-stage shift register 1 (storage means), a composite parity check generation circuit 2,
Arithmetic of the bit that is "1" from the composite parity check results of the outputs 2a to 2e of the switch 4, switch 5 (first opening/closing means), exclusive OR circuit (EX-OR) 6, and composite parity check generation circuit 2. Composite parity check result counting counter 7 for calculating the sum, maximum value register 8 for storing the maximum output value of the counter 7, comparing the output value of the counter 7 and the output value of the register 8, and outputting the two outputs. A comparison circuit 9 generates outputs 9a (second output) and 9b (first output), a switch 10 for outputting the output of EX-OR6, and transmits the maximum output value of counter 7 to register 8 at the time of check. Logical product circuit (AND) 1
1. AND12 (second opening/closing means) that transmits the output 9b of the comparison circuit 9 to the register 8 during check, AND13 (third opening/closing means) that transmits the output 9a of the comparison circuit 9 to the EX-OR6 during correction, and an inverter. It consists of 14 parts.
複合パリテイ検査発生回路2は5個の複合パリ
テイ検査A20,1〜A20,5からなる。スイツチ5はシ
フトレジスタ1とEX−OR6との間に介挿され、
訂正時あるいはチエツク時にのみオンとなるスイ
ツチである。 The composite parity check generation circuit 2 consists of five composite parity tests A 20,1 to A 20,5 . Switch 5 is inserted between shift register 1 and EX-OR6,
This is a switch that is turned on only when making corrections or checking.
つぎに、本発明になる巡回多数決符号復号器の
復号手順(ステツプ1)〜(ステツプ11)を説明
する。 Next, the decoding procedure (step 1) to (step 11) of the cyclic majority code decoder according to the present invention will be explained.
(ステツプ1)
スイツチ4をオン、スイツチ5,10をオフに
して21ビツト(r0〜r20)の受信データをシフト
レジスタ1に全て入力する。この後スイツチ4を
オフ、スイツチ5をオンにする。スイツチ10は
オフである。(Step 1) Switch 4 is turned on, switches 5 and 10 are turned off, and all 21 bits (r 0 to r 20 ) of received data are input to shift register 1. After this, switch 4 is turned off and switch 5 is turned on. Switch 10 is off.
(ステツプ2)
最大値レジスタクリアー信号で最大値レジスタ
8の内容を初期化「0」する。そして訂正/チエ
ツク信号をチエツクとする。(Step 2) Initialize the contents of the maximum value register 8 to "0" using the maximum value register clear signal. Then, the correction/check signal is used as a check.
訂正/チエツク信号はこの信号がハイレベル
(「1」)のときは訂正信号として、ローレベル
(「0」)のときにはチエツク信号としてインバー
タ14に供給される信号である。 The correction/check signal is supplied to the inverter 14 as a correction signal when it is at a high level ("1") and as a check signal when it is at a low level ("0").
(ステツプ3)
雑音ビツトe20に直交する5個の複合パリテイ
検査を求める。複合パリテイ検査A20,1〜A20,5は
それぞれ、
A20,1=r9+r12+r13+r18+r20
A20,2=r1+r11+r14+r15+r20
A20,3=r4+r6+r16+r19+r20
A20,4=r0+r5+r7+r17+r20
A20,5=r2+r3+r8+r10+r20
であり、これらは複合パリテイ検査発生回路2内
の複合パリテイ検査A20,1〜A20,5の出力2a〜2
eとして求まる。(Step 3) Find 5 composite parity checks orthogonal to noise bit e20 . The composite parity tests A 20,1 to A 20,5 are respectively A 20,1 = r 9 + r 12 + r 13 + r 18 + r 20 A 20,2 = r 1 + r 11 + r 14 + r 15 + r 20 A 20,3 = r 4 + r 6 + r 16 + r 19 + r 20 A 20,4 = r 0 + r 5 + r 7 + r 17 + r 20 A 20,5 = r 2 + r 3 + r 8 + r 10 + r 20 , and these are the composite parity check generation circuit Composite parity check in 2 A 20,1 ~ A 20,5 output 2a ~ 2
It can be found as e.
複合パリテイ検査A20,1〜A20,5の出力2a〜2
eを複合パリテイ検査結果計数カウンタ7に入力
する。そうするとカウンタの出力7aは複合パリ
テイ検査発生回路2の出力2a〜2eの複合パリ
テイ検査結果「1」であるビツトの算術和とな
る。 Composite parity check A 20,1 ~ A 20,5 output 2a ~ 2
e is input to the composite parity check result counting counter 7. Then, the output 7a of the counter becomes the arithmetic sum of the bits of the outputs 2a to 2e of the composite parity check generation circuit 2, which are the composite parity check results "1".
(ステツプ4)
複合パリテイ検査結果計数カウンタ7の出力7
aと最大値レジスタ8の出力8aとを比較回路9
に供給し、ここでカウンタ7の出力値と最大値レ
ジスタ8の出力値との大小を比較する。(Step 4) Output 7 of composite parity test result counter 7
a and the output 8a of the maximum value register 8.
Here, the output value of the counter 7 and the output value of the maximum value register 8 are compared in magnitude.
カウンタ7の出力値>レジスタ8の出力値
の時に限り、AND11を介して最大値レジスタ
8の内容はカウンタ7の出力7aで書き換えられ
る。 Only when the output value of the counter 7>the output value of the register 8, the contents of the maximum value register 8 are rewritten with the output 7a of the counter 7 via AND11.
(ステツプ5)
シフトレジスタ1内に格納されている受信デー
タを右に1ビツトシフトし2番目のビツトr19を
シフトレジスタ1の右端に位置させる。この結
果、ビツトr19は(ステツプ3)、(ステツプ4)
と同様の手順を経て複合パリテイ検査結果の計数
値の最大値を記憶する。(Step 5) Shift the received data stored in shift register 1 to the right by 1 bit, and position the second bit r19 at the right end of shift register 1. As a result, bit r 19 is (step 3), (step 4)
The maximum value of the count value of the composite parity test result is stored through the same procedure as .
(ステツプ6)
受信データの残りの各ビツトr18〜r0に対して
は、(ステツプ3)〜(ステツプ5)の手順を21
回を繰り返し行ない、複合パリテイ検査結果の計
数値の最大値を記憶を行なう。(Step 6) For each of the remaining bits r18 to r0 of the received data, repeat steps (step 3) to (step 5) 21 times.
The maximum value of the count value of the composite parity check result is stored.
この結果、最大値レジスタ8には複合パリテイ
検査結果計数カウンタ7の出力値の最大のものが
メモリされることになる。 As a result, the maximum value register 8 stores the maximum output value of the composite parity check result counter 7.
前述した(ステツプ1)〜(ステツプ6)まで
の手順は、5個の複合パリテイ検査をチエツクす
るだけで受信データの誤り訂正を行なつていな
い。すなわち、シフトレジスタ1を右へ21回シフ
トした後、シフトレジスタ1内に格納されている
受信データの状態は(ステツプ1)を実行した後
の状態と同じとなる。 The procedures from (Step 1) to (Step 6) described above only check five composite parity checks and do not perform error correction on the received data. That is, after shifting the shift register 1 to the right 21 times, the state of the received data stored in the shift register 1 is the same as the state after executing (step 1).
(ステツプ7) 訂正/チエツク信号を訂正とする。(Step 7) The correction/check signal is used as a correction.
(ステツプ8) (ステツプ3)と同様の処理を行なう。(Step 8) The same process as (step 3) is performed.
すなわち、雑音ビツトe20に直交する5個の複
合パリテイ検査A20,1〜A20,5の出力2a〜2eを
カウンタ7に入力する。 That is, the outputs 2a to 2e of five composite parity checks A 20,1 to A 20,5 orthogonal to the noise bit e 20 are input to the counter 7.
(ステツプ9)
複合パリテイ検査結果計数カウンタ7の出力7
aを一方の入力とし最大値レジスタ8の出力8a
を他方の入力として、この両信号を比較回路9に
供給しここでカウンタ7の出力値とレジスタ8の
出力値との大小を比較する。(Step 9) Output 7 of composite parity test result counter 7
Output 8a of maximum value register 8 with a as one input
is used as the other input, both signals are supplied to a comparison circuit 9, where the output value of the counter 7 and the output value of the register 8 are compared in magnitude.
カウンタ7の出力値≧レジスタ8の出力値
この時に限り、AND13を介して比較回路9
の出力9aがEX−OR6に供給されることにな
り、シフトレジスタ1の右端にある受信データの
先頭ビツトr20の誤りが訂正される。すなわち、
比較回路9は最大値レジスタ8のメモリ内容を閾
値とする多数決素子として作用するのである。 Output value of counter 7 ≧ output value of register 8 Only in this case, comparison circuit 9
The output 9a of the shift register 1 is supplied to the EX-OR 6, and the error in the first bit r20 of the received data at the right end of the shift register 1 is corrected. That is,
The comparator circuit 9 functions as a majority element that uses the memory contents of the maximum value register 8 as a threshold value.
(ステツプ10)
シフトレジスタ1内に格納されている受信デー
タを右に1ビツトシフトして、2番目のビツト
r19をシフトレジスタ1の右端に位置させる。こ
の結果、ビツトr19の出力は(ステツプ8)〜
(ステツプ9)と同様の手順を経て誤り訂正され
る。(Step 10) Shift the received data stored in shift register 1 to the right by 1 bit, and then shift the received data stored in shift register 1 to the right.
Position r 19 at the right end of shift register 1. As a result, the output of bit r19 is (step 8) ~
The error is corrected through the same procedure as (step 9).
(ステツプ11)
受信データの残りの各ビツトr18〜r0に対して、
手順(ステツプ8)〜(ステツプ10)を全部で21
ビツトが復号されるまで繰り返す。(Step 11) For each remaining bit r18 to r0 of the received data,
A total of 21 steps (Step 8) to (Step 10)
Repeat until the bit is decoded.
(ステツプ1)〜(ステツプ11)を行なつた結
果、21ビツト(r0〜r20)の受信データの誤りが
全て訂正されていれば、カウンタ7の出力7aは
すべて「0」となるので、この時スイツチ5をオ
フ、スイツチ10をオンにしてシフトレジスタ1
内に格納されている受信データを出力する。 As a result of performing (step 1) to (step 11), if all errors in the 21-bit (r 0 to r 20 ) received data have been corrected, the output 7a of the counter 7 will all be "0". , at this time, switch 5 is turned off, switch 10 is turned on, and shift register 1 is
Output the received data stored in.
カウンタ7の出力7aがすべて「0」にならな
い場合には、シフトレジスタ1内に格納されてい
る訂正結果をスイツチ4を介してシフトレジスタ
1に供給される新たな受信データとして、(ステ
ツプ2)〜(ステツプ11)の手順を繰り返す。 If the output 7a of the counter 7 does not all become "0", the correction result stored in the shift register 1 is supplied to the shift register 1 via the switch 4 as new received data (step 2). Repeat steps ~ (step 11).
上述したように、本発明になる巡回多数決符号
復号器を用いて受信系列に加えられている誤りを
訂正する際においては、まず、21ビツト(r0〜
r20)の受信データ全体について、それぞれの複
合パリテイ検査結果計数カウンタ7の出力7aを
求め、かつその最大値を求めた後、この最大値を
多数決素子の閾値として採用して受信データの誤
り訂正を行なうため、誤りのあるビツトから訂正
していく可能性が大きくなり、誤りのないビツト
を誤りのあるビツトとして判定する確率が低くな
ると共に、誤りを増殖し、致命的な受信データエ
ラーが発生する確率が低くなるため、受信系列に
加わつた誤りビツト数が、理論上、訂正可能であ
る誤りビツト数を越えた時の誤り訂正率を向上さ
せることができる。 As mentioned above, when correcting errors added to a received sequence using the cyclic majority code decoder of the present invention, first, 21 bits (r 0 ~
After determining the output 7a of each composite parity check result counting counter 7 for the entire received data of r20 ) and determining its maximum value, this maximum value is adopted as the threshold of the majority element to correct errors in the received data. As a result, there is a greater possibility that the bits with errors are corrected first, and the probability that a bit without an error is determined to be an error bit becomes lower, and errors multiply, causing fatal received data errors. Since the probability of error is lowered, it is possible to improve the error correction rate when the number of error bits added to the received sequence exceeds the number of error bits that can theoretically be corrected.
上記した本発明の実施例は、前述した(a)の方法
を用いて構成された巡回多数決符号復号器であ
り、そしてここでは詳述しないが、本発明は前述
した(b)の方法を用いて構成されたものにも適用で
きるのは言うまでもない。 The embodiment of the present invention described above is a cyclic majority code decoder configured using the method (a) described above, and although it will not be described in detail here, the present invention uses the method (b) described above. Needless to say, it can also be applied to those configured with
また、上記したものは、(21、11)差集合巡回
多数決符号復号器を実施例としているのである
が、本発明はこの復号器のみに限定されるもので
はない。 Further, although the above embodiment is a (21, 11) difference set cyclic majority code decoder, the present invention is not limited to this decoder.
第3図は従来の巡回多数決符号復号器と本発明
になる巡回多数決符号復号器とのそれぞれの訂正
率を比較したグラフであり、どちらのものも前述
した(a)の方法を用いて構成された(73、45)差集
合巡回多数決符号復号器である。理論上の誤りビ
ツト数は4、1000回のシユミレーシヨンを行なつ
た結果を示したグラフである。 FIG. 3 is a graph comparing the correction rates of the conventional cyclic majority code decoder and the cyclic majority code decoder of the present invention, both of which are constructed using the method (a) described above. It is a (73, 45) difference set cyclic majority code decoder. The theoretical number of error bits is 4. This graph shows the results of 1000 simulations.
破線は従来の巡回多数決符号復号器の訂正率
であり、実線は本発明になる巡回多数決符号復
号器の訂正率である。本発明の訂正率のほうが
従来の訂正率に比べて、理論上の誤りビツト数
を越えたときの訂正率が向上していることがわか
る。 The broken line is the correction rate of the conventional cyclic majority code decoder, and the solid line is the correction rate of the cyclic majority code decoder according to the present invention. It can be seen that the correction rate of the present invention is higher than the conventional correction rate when the theoretical number of error bits is exceeded.
(発明の効果)
本発明は、受信系列に加わつた誤りビツト数が
理論上訂正可能である誤りビツト数を越えた時の
誤り訂正率を向上する巡回多数決符号復号器を提
供でき、受信系列に加えられている誤りを訂正す
る際において、まず受信系列全体について、それ
ぞれの複合パリテイ検査結果を求め、かつその最
大値を求めた後、この最大値を多数決素子の閾値
として採用することにより、受信データの誤り訂
正を行なうから、誤りのあるビツトから訂正して
いく可能性が大きくなり、誤りのないビツトを誤
りのあるビツトとして判定する確率が低くなると
共に、誤りを増殖し致命的な受信データエラーが
発生する確率が低くなるため、受信系列に加わつ
た誤りビツト数が、理論上、訂正可能である誤り
ビツト数を越えた時の誤り訂正率を向上させるこ
とができる等の効果を有する。(Effects of the Invention) The present invention can provide a cyclic majority code decoder that improves the error correction rate when the number of error bits added to the received sequence exceeds the theoretically correctable number of error bits. When correcting the added errors, first obtain the composite parity check results for the entire received sequence, and after finding the maximum value, use this maximum value as the threshold of the majority element. Since data errors are corrected, there is a greater possibility that errors will be corrected starting from bits with errors, and the probability that bits with no errors will be judged as erroneous bits will be lower, and errors will multiply and fatal received data Since the probability of an error occurring is lowered, the error correction rate can be improved when the number of error bits added to the received sequence exceeds the number of error bits that can theoretically be corrected.
第1図は従来の巡回多数決符号復号器のブロツ
ク図、第2図は本発明になる巡回多数決符号復号
器の一実施例のブロツク図、第3図は従来の巡回
多数決符号復号器と本発明になる巡回多数決符号
復号器とのそれぞれの訂正率とを比較したグラフ
である。
1……シフトレジスタ、2……複合パリテイ検
査発生回路、3……多数決素子、4,5,10…
…スイツチ、6……排他的論理和回路(EX−
OR)、7……複合パリテイ検査結果計数カウン
タ、8……最大値レジスタ、9……比較回路、1
1,12,13……論理積回路(AND)、14…
…インバータ。
Fig. 1 is a block diagram of a conventional cyclic majority code decoder, Fig. 2 is a block diagram of an embodiment of the cyclic majority code decoder according to the present invention, and Fig. 3 is a block diagram of a conventional cyclic majority code decoder and the present invention. It is a graph comparing the respective correction rates with the cyclic majority code decoder. 1...Shift register, 2...Composite parity check generation circuit, 3...Majority element, 4, 5, 10...
...Switch, 6...Exclusive OR circuit (EX-
OR), 7... Composite parity check result counter, 8... Maximum value register, 9... Comparison circuit, 1
1, 12, 13... logical product circuit (AND), 14...
...Inverter.
Claims (1)
記憶した前記受信系列を順次シフトする記憶手段
と、この記憶手段の出力端子と接続される排他的
論理和回路と、この排他的論理和回路の出力端子
と前記記憶手段の入力端子との間に介挿される第
1の開閉手段と、前記受信系列のうち、ro-1,
ro-2,…,ro-kを情報点、ro-k-1,ro-k-2,…,r0
を検査点、riに加わる雑音ビツトを雑音ビツトei
として、前記雑音ビツトに直交する複合パリテイ
の検査を行なう複合パリテイ検査手段と、この複
合パリテイ検査手段による複合パリテイ検査結果
Ai1,Ai2,…,Aij(jは符号長n、検査点kによ
る定まる値)のうち、検査結果が「1」であるビ
ツトの算術和Si,So-1,So-2,…,S0を計数する
計数手段と、この計数手段の出力の最大値を記憶
する最大値記憶手段と、この最大値記憶手段の出
力値と前記計数手段の出力値とを比較する比較手
段と、チエツク時に前記比較手段の第1の出力を
前記最大値記憶手段に供給する第2の開閉手段
と、訂正時に前記比較手段の第2の出力を前記排
他的論理和回路に供給する第3の開閉手段とを有
する巡回多数決符号復号器。1. Storage means for storing received sequences r o-1 , r o-2 , ..., r 0 and sequentially shifting the stored received sequences, and an exclusive OR circuit connected to the output terminal of this storage means. and a first opening / closing means inserted between the output terminal of the exclusive OR circuit and the input terminal of the storage means;
r o-2 ,…, r ok are information points, r ok-1 , r ok-2 ,…, r 0
is the test point, the noise bit added to r i is the noise bit e i
A composite parity check means for performing a composite parity check orthogonal to the noise bit, and a composite parity check result by the composite parity check means.
Arithmetic sum S i , So -1 , So- 2 , ..., S 0 , a maximum value storage means for storing the maximum value of the output of this counting means, and a comparison for comparing the output value of this maximum value storage means with the output value of the counting means. means, second opening/closing means for supplying the first output of the comparison means to the maximum value storage means at the time of checking, and a second opening/closing means for supplying the second output of the comparison means to the exclusive OR circuit at the time of correction. 3. A cyclic majority code decoder having 3 opening/closing means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4867984A JPS60192423A (en) | 1984-03-14 | 1984-03-14 | Cyclic majority decision coder and decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4867984A JPS60192423A (en) | 1984-03-14 | 1984-03-14 | Cyclic majority decision coder and decoder |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60192423A JPS60192423A (en) | 1985-09-30 |
JPH0113249B2 true JPH0113249B2 (en) | 1989-03-06 |
Family
ID=12810002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4867984A Granted JPS60192423A (en) | 1984-03-14 | 1984-03-14 | Cyclic majority decision coder and decoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60192423A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2573180B2 (en) * | 1986-04-22 | 1997-01-22 | 日本放送協会 | Error correction decoding device |
JP2671581B2 (en) * | 1990-08-24 | 1997-10-29 | 日本電気株式会社 | Successive decoding device |
-
1984
- 1984-03-14 JP JP4867984A patent/JPS60192423A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60192423A (en) | 1985-09-30 |
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