JPH01130626A - 並列加算型ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速、かつ高精度のＡＤ変換器に関し，特に
、モノリシックＩＣ上に構成できる並列加算型ＡＤ変換
器に関する。

、〔従来技術〕 一般に、高いサンプ１〕ング周波数を有するＡＤ変換器
では、第６図のような並列型ＡＤ変換器の構成をとるこ
とが多い。

この並列型ＡＤ変換器は、出力ビツト数をｎとすると、
抵抗ストリング６４により（２”−１）レベルに分圧さ
れた参照電圧ＶＪと、　アナログ入力電圧ＶＩＮを比較
する（２’−’１）個の比較器６１と、それらの比較器
６１が発生する温度計符号出力を２進化符号等に変換す
る符号変換回路６２から猜成さる。なお、比較器６１に
ついては、オーバーフロー分を含む場合には２ｎ個を要
する。

このような構成の並列型ＡＤ変換器では、各比較器６１
の出力は、参照電圧Ｖ、が入力電圧ｖ１Ｎより低いとこ
ろでは全て高電位（以下１−Ｉと記す）となり、その逆
のところでは全て低電位（以下りと記す）となる。

そして、符号変換回路６２では、隣接するレベルの参照
電圧を受ける１対の比較器６１の出力を排他的ＯＲ回路
６２１に通すことににより、比較器６１の温度計符号が
ＬからＨに変化する位置を検出し、その位装置に対応す
る２進化符号等をワイヤードＯＲ回路６２２により出力
する。

このような構成では、高速に変化する入力信号が入力さ
れた場合、入力信号やクロック信号が各比較器に到達す
る時間にずれが生じたり、各比較器の動作速度が異なっ
たりすると、本来、温度計符号のＬからＨへの変化点は
１箇所であるべきところ、２箇所以上の変化点が生じる
ことがある。

この場合、符号変換回路内では２個以上の変化点に対応
する２進化符号を生じようとするため、結果的に入力電
圧信号ｖ、Ｎの大きさと殆ど関連性のないものが誤出力
される。なお、この誤動作は一般にビット欠けと呼ばれ
る。

このため、入力電圧信号ｖｌＮが高い周波数を有する場
合も、ビット欠けを生じることなく、安定した高速ＡＤ
変換を実現する方法が提案されている。

その１方法として、ｉ個の比較器出力をｊ個（ｊ≧２）
のグループに分け、その際、第ｍ（１≦ｍ！；ｊ）番目
のグループはｍ番目の比較器出力、および、そこからｊ
番自毎の比較器出力を含むようにして、各グループ毎に
比較器出力が示す温度計符号を符号変換回路で２進化符
号に変換し、そのｊ個の２進化符号を全て加算すること
により、最終的な２進化符号出力を得る方法がある。な
お、このような構成を並列加算型と呼ぶ。

例えば第５図の並列加算型の構成では、４個の符号変換
回路５２．および加算器５３を備え、１＝２５６、ｊ＝
４とする。また、Ｔ工、Ｔ２．・・・。

Ｔｋ、・・・、’ｒ、、、はに番目の比較器出力を示す
。

この場合、各グループ毎の温度計符号の１スパンは、単
に２５６個の比較器出力を比較器が受け取る参照電圧順
に並べて得られる温度計符号の１スパンに比べて４倍の
幅を持つ。

従って、参照電圧順にすべての比較器出力を並べて得ら
れる温度計符号では、ＬからＨへの変化点が２箇所以上
生じる場合でも、この並列加算型では各グループ毎の温
度計符号内には変化点は１箇所のみとなる可能性が高く
なり、ビット欠けを生じにくくなる。

なお、この種゛の装置として関連するものには、例えば
特開昭６２−８６９１９号が挙げられる。

この並列加算型の構成をもつＡＤ変換器を実現する場合
、並列型ＡＤ変換器を複数個用意し、それらに内蔵され
た参照電圧発生回路、つまり抵抗ストリングの両端の電
圧を、最終的なディジタル出力のＩ　Ｌ　Ｓ　Ｂに相当
する電圧ずつ、ずらして、全ての並列型ＡＤ変換器の出
力を、別に用意した加算器により加算し、最終的なディ
ジタル出力を得るという方法がある。

例えば第４図のように、４個の並列型ＡＤ変換器４６内
の抵抗ストリングの両端の端子＋Ｒ，−Ｒに、別に用意
した抵抗列４５によって得られる電圧を与え、その出力
を加算器４３により加算する方法である。

なお、この種の装置として関連するものには、例えば特
開昭６０−１４６５２８号が挙げられる。

〔発明が解決しようとする問題点〕

上記従来技術では、複数個用意する並列型ＡＤ、変換器
内の抵抗ストリングの両端に与える電圧を、別に用意し
た抵抗列により発生させている。

しかし、並列加算型ＡＤ変換器を第４図のように実現す
る場合、抵抗列４５から各並列型ＡＤ変換器４６の抵抗
スｌ−リングに流れ込む電流工、〜Ｉ４を考慮し、抵抗
列４５中の抵抗ｒの値を少しずつ変える必要がある。

一般に、並列型ＡＤ変換器中の抵抗ストリングの全抵抗
は高々数１００Ω程度であり、ｒの値は数Ω程度の精度
で変化させる必要があるため、モノリシックＩＣ上のみ
ならず、ディスクリート素子による構成についても実現
は難しい。

また、抵抗列４５から各並列型ＡＤ変換器４６の抵抗ス
トリングに流れ込む電流工、〜Ｉ４が、抵抗列４５中を
流れる電流ｒｒ＋に対して無視できるほど小さくなれば
、この問題は生じない。しかし、この場合、電流工、の
値は非常に大きくなるため、やはりモノリシックエＣＪ
：、での実現は困雛である。

さらに、抵抗列４５側から見た並列型ＡＤ変換器４６中
の抵抗ストリングのインピーダンスを太きすることによ
り、これらの問題を解決することが考えられる。

例えば、抵抗列４５から各抵抗ストリングの両端の端子
＋Ｒ，−Ｒまでの間に、オペアンプ等による電圧バッフ
ァ回路を挿入する方法がある。

しかし、この方法についても、オペアンプ等を必要とす
るため、モノリシックＩＣ化する場合、回路が複雑にな
り不利である。

すなわち、」：記従来技術では複数の並列型ＡＤ変換器
中の抵抗ストリングに与える電圧に異なる値のオフセッ
ト電圧を正確に与えるための実現手段については配慮が
なされていない。

このため、並列加算型ＡＤ変価器をモノリシックＩＣ上
に構成することが難しいという問題があった。

本発明の目的は、このような問題点を改古し、モノリシ
ックＩＣ上に実現することが可能な並列加算型ＡＤ変換
器を提供することにある。

〔問題を解決するための手段〕

上記目的を達成するため、本発明の並列加算型ＡＤ変換
器では、最終的な出力ビツト数がｎである場合、２１個
の比較器′出力をｊ（ｊ≧２）個のグループに分け、そ
の際、第ｍ（１≦ｍ≦ｊ）番目のグループは、ｍ番目の
比較器出力、および、そこからｊ番目毎の比較器出力を
含むようにして、各グループ毎に比較器出力が示す温度
計符号を符号変換回路により（ｎ−１ｏｇ２ｊ　）ピッ
１−の２進化符号に変換し、そのｊ個の２進化符号を全
て加算することによって、最終的なｎビットの２進化符
号出力を得るために、同じ値を持つ２ｎ個の抵抗を直列
に接続した１列の抵抗ストリング、および、それらの分
圧点を参照電圧として受け取る　２ｎ個の比較器を備え
たことに特徴がある。

〔作用〕

本発明においては、同じ値の　２ｎ個の抵抗から構成さ
れた抵抗ストリングは　２ｎレベルの参照電圧を発生し
、そのルベルの幅は最終的なｎビット出力のＩＬＳＢに
相当する。

また、各抵抗の分圧点は、参照電圧を供給する点として
比較器に接続されるが、　２°個の比較器はｊ個のグル
ープにｊ個おきに纏められるため、実効的には、ｊ°ゝ
個の並列型ＡＤ変換器の参照電圧をｒ１ビットのＩＬＳ
Ｂずつ、ずらした構成と同じものとなる。

この場合、抵抗ストリングはただ１列であり、その抵抗
ストリングを構成する同じ値の　２ｎ個の抵抗は、比精
度さえ良好であれば、・その絶対値は問題・どならない
。

従って、並列加算型ＡＤ変換器をモノリシックＩＣ上に
実現することが可能である。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第１図は本発明の第１の実施例における並列加算型ＡＤ
変換器の構成図、第２図は本発明の第１の実施例におい
て最終的なディジタル出力が８ビツトである場合の動作
説明図である。

本実施例の並列加算型ＡＤ変換器は、第１図のように、
比較器１、符号変換回路２、加算器３、および抵抗スト
リング４を備え、最終的にｎビットのディジタル出力を
行う。

また、直列に接続された２０個の抵抗から構成された抵
抗ストリング４は、外部から与えられるリファレンス電
圧ＶＲ（＋）、ＶＲ（−）を分圧し、２ｎ個の参照電圧
Ｖｊを作り出す。

一方１回路中には　２ｎ個の比較器１があり、それらは
２ｎ個の参照電圧Ｖ、の各々と、共通のアナログ入力電
圧ＶＩＮとを比較して、　参照電圧ｖ４より入力電圧Ｖ
ＩＮが高い場合にはＨを、また、低い場合にはＬを出力
する。

この　２ｎ個の比較器出力は４個のグループに分けられ
、比較器１の受け取る参照電圧ｖ４が低い順に、４個毎
に同じグループに纏められる。

その結果、各グループ内には　２ｎ−２個の比較器出力
が存在することになり、それらの比較器出力を、比較器
１が受け取る参照電圧が低い順に並べることによって、
各グループ毎に温度計符号が得られる。

また、各グループには、この温度計符号を２進化符号に
変換する符号変換回路２が用意され。

（ｎ−２）ビットのディジタル出力が各グループ毎に得
られる。

さらに、こめ３４個の（ｎ−２）ピッ１〜のディジタル
出力は、加算器３により加算され、ｎピッｌ−のディジ
タル出力を得る。

また、第２図は本実施例のディジタル出力が８ピツ１〜
の場合であるが、各比較器１に附記された６ビツトのデ
ィジタルコードは、アナログ入力電圧が当該比較器が受
け取っている参照電圧を超え。

かつ、同じグループ内の１つ上位の比較器が受け取って
いる参照電圧を超えない場合、そのグループの符号変換
回路２が加算器３に対して出力する６ビツトデイジタル
コードを示す。

例えば、アナログ入力電圧が矢印←で示される参照電圧
レベルと同じレベルであれば、各グループの符号変換回
路２の出力は、０１０１０１，０１０１００．０１０１
００．Ｏ，１Ｏ１０１となり、最終的な８ビツト出力は
０１０１００１０となる。

本実施例では、抵抗ストリングはただ１個のみであるた
め、抵抗ストリング中の　２ｎ個の抵抗の比精度さえ良
好であれば、その絶対値は問題とな、らない。

また、第１図のようは、抵抗ストリング４を中心として
、比較器１の列、および符号変換回路２を対称に配置す
ることにより、抵抗ストリング４の分圧点から各グルー
プの比較器までの距雑の差が少くなるため、その部分の
配線抵抗による参照電圧ｖ４のバラツキを低減すること
ができる。

さらに、抵抗ストリング４内の抵抗の配置については、
相隣合う抵抗が１８０°以下の角度を以って接続するこ
とにより、抵抗ストリング４の全長を短縮することがで
き、また、モノリシックＩＣ化する際にチップの形状を
正方形に近づけることができる。

なお、本実施例では、グループの数を４としたが、原理
的には４グループに限定されることはない。また、この
数を２の幕乗とすると、各グループに含まれる比較器数
が同じになるため、ＩＣレイアウト等に都合が良い。

第３図は、本発明の第２の実施例における並列加算型Ａ
Ｄ変換器の構成図である。

本実施例の並列加算型ＡＤ変換器は、比較器１゜符号変
換回路２゛、加算器３、および抵抗ストリング４を備え
、第１の実施例と同様の動作により、最終的にｎビット
のディジタル出力を得る。

特に１本実施例では、同じ値の抵抗を直列に接続した抵
抗ストリング４と、その分圧点が供給する参照電圧を受
け取る　２ｎ個の比較器を１列に並　　。

べた比較器列とを、コの字形に折り曲げて配置する。

さらに、そのコの字形配置の内側に符号変換回路２を４
個設け、４個おきに比較器出力を受け取り、グループ分
けをする。この４個の符号変換回路出力は加算器３によ
り加算され、最終的な【１ビツトデイジタル出力が得ら
れる。

また、第１の実施例と同様に、抵抗ストリング４中の　
２ｎ個の抵抗の比精度さえ良好であれば、　　　　−そ
の絶対値は問題とならない。

また、抵抗ストリングと比較器列とを折り曲げて配置し
ているため、縦方向の全長が短くなり、モノリシックＩ
Ｃ化をする際、正方形に近いレイアウトが可能である。

なお、本実施例では、゛折り曲げる回数を１回としてい
るが、複数回折り曲げ、その度に生じるコの字形配置の
内側に符号変換部：？３２を配置することにより、さら
に縦方向の全長を縮めることもできる。

また、第１の実施例と同様に、グループ数は限定されず
、２の幕乗を選択するとＩＣレイアウト等に都合が良い
。

〔発明の効果〕

本発明によれば、並列加算型に構成するため、従来の並
列型ＡＤ変換器ではビット欠けを起こしてしまうような
高周波数の入力信号を、ビット欠けを起こすことなく、
ＡＤ変捨することが可能である。

また、従来の並列型ＡＤ変換器では、１１ビツトのディ
ジタル出力を得ようとすると、比較器が正しく大小判別
を行わなければならない入力信号の最低幅は、参照電圧
を中心としてｎビット±１／２ＬＳＢであるが、本発明
の並列加算型ＡＤ変換器では、グループ数がｊ（ｊ≧２
）であれば、比較器の判別すべき゛最低入力振幅は（ｎ
−１ｏｇ２ｊ　）ビット±１／２ＬＳｒ３となる。

つまり、同じ論理振幅を出力するための比較器回路の利
得を下げることができる。一般に、増幅作用を持つ回路
では、その増幅利得が小さくなる程１回路の応答特性は
向上するため、比較器回路の利得を下げることにより、
応答特性を向−ヒさせて回路全体の高速化、すなわち、
サンプリング周波数の向上を図ることができる。

さらに、抵抗ストリングを１列だけ用いて並列加算型の
構成を行っているため、　ＰＪＩ数の並列型ＡＤ変換器
を用いた並列加算型の構成に比べ、抵抗の絶対値精度等
を問題とする必要がなく、モノリシックＩＣ上に並列加
算型のＡＤ変換器を構成することが可能である。

また、その抵抗ストリングを構成する直列接続の抵抗を
、相隣合う抵抗同志が互いに１８０°以下の角度を持つ
ように並べるか、あるいは、抵抗ストリングと比較器と
を平行、かつ直線的に並べ。

それらをコの字形に折り曲げることにより、ＩＣレイア
ウトの縦方向の良さを短縮することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における並列加算型ＡＤ
変換器の構成図、第２図は本発明の第１の実施例におい
て最終的なディジタル出力が８ビツトである場合の動作
説明図、第３図は本発明の第２の実施例における並列加
算型ＡＤ変換器の構成図、第４図は従来の並列加算型Ａ
Ｄ変換器の構成図、第５図は並列加算型ＡＤ変換器の符
号変換部の構成図、第６図は従来の並列型ＡＤ変換器の
構成図である。 １．６１：比較器、２，５２．６２：符号変換回路、３
，４３．５３：加算器、４．６４：抵抗ストリング、５
，４５：抵抗列、４６：並列型ＡＤ変換器、６２１：排
他的ＯＲ回路、６２２：ワイヤードＯＲ回路。 特許出願人　株式会社　日立製作所 第　　　３　　　図 ディジタル出力 第　　４　　　図 第　　δ　　図

Claims (1)

1. 【特許請求の範囲】 １、温度計符号発生手段により発生した温度計符号を２
   進化符号に変換する場合、該温度計符号をｊ（ｊ≧２）
   個のグループに分け、また、該グループ分けの際、第ｍ
   （１≦ｍ≦ｊ）番目のグループは該温度計符号のｍ番目
   の値、および該値からｊ番目毎の値を含むように分けて
   、各グループの温度計符号を、各グループ毎に設けた符
   号変換回路により２進化符号に変換し、該ｊ個の２進化
   符号を全て加算することにより、最終的な２進化符号出
   力を得るＡＤ変換器において、上記温度計符号発生手段
   は、抵抗を直列に接続した１列の抵抗ストリングと、該
   抵抗ストリングの分圧点に生じる電圧を参照電圧として
   受け取る比較器群とから構成されることを特徴とする並
   列加算型ＡＤ変換器。 ２、上記比較器は、上記抵抗ストリングを中心として、
   該両側に同数、配置されたことを特徴とする上記特許請
   求範囲第１項記載の並列加算型ＡＤ変換器。 ３、上記抵抗ストリングは、互いに１８０°以下の角度
   をもち、相隣り合って直列接続された抵抗から構成され
   ることを特徴とする上記特許請求範囲第２項記載の並列
   加算型ＡＤ変換器。 ４、上記比較器は、上記抵抗ストリングと平行に１列に
   並べられて、該抵抗ストリング、および比較器群の全体
   がコの字形に配置され、また、該コの字形の内側に複数
   の上記符号変換回路が配置されたことを特徴とする上記
   特許請求範囲第１項記載の並列加算型ＡＤ変換器。