JPH01126707A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01126707A JPH01126707A JP62285804A JP28580487A JPH01126707A JP H01126707 A JPH01126707 A JP H01126707A JP 62285804 A JP62285804 A JP 62285804A JP 28580487 A JP28580487 A JP 28580487A JP H01126707 A JPH01126707 A JP H01126707A
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- Japan
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- power supply
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- source
- semiconductor integrated
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 5
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- 230000006378 damage Effects 0.000 description 1
- NBJBFKVCPBJQMR-APKOLTMOSA-N nff 1 Chemical compound C([C@H](NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H]1CCCN1C(=O)[C@H](CCCCN)NC(=O)[C@@H]1CCCN1C(=O)CC=1C2=CC=C(C=C2OC(=O)C=1)OC)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)NCC(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCCNC=1C(=CC(=CC=1)[N+]([O-])=O)[N+]([O-])=O)C(=O)NCC(O)=O)C1=CC=CC=C1 NBJBFKVCPBJQMR-APKOLTMOSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明け２電源１に何する半導体集積回路装置に係り
、特に相補型ＭＯＥ＋トランジスタ集積回路Ｃｏｙｏａ
工Ｃ）における電源切換回路に関するものである。
、特に相補型ＭＯＥ＋トランジスタ集積回路Ｃｏｙｏａ
工Ｃ）における電源切換回路に関するものである。
第２図に従来の半導体集積回路装置の電源切換回路の一
例を示す。
例を示す。
第Φ図（＆１は電源切換回路の構成を示す回路図で、Ｍ
ＰＲＯＭのような半導体不揮発性記憶装置に用いられて
いる。＋１１は書き込み電圧を記憶装置内部に供給する
ための電源で、（２１は読み出し電圧を記憶装置内部に
供給するための電源である。書き込みには高電圧を必要
とするため、通常その電圧は、電源Ｉｌ＋≧電源＋２１
の関係にある。Ｐチャネルトランジスタ（Ｔｒ２）のソ
ースに電源Ｉｌｌが接続され、ゲートには書き込み／読
み出し制御信号１４）が与えられる。Ｐチャネルトラン
ジスタｒｒｒｚ）のソースに電源（２１が接続され、ゲ
ートには書き込み／読み出し制御信号（４）をインバー
タ（５）で反転した信号が与えられている０２つのＰチ
ャネルトランジス（Ｔｎ）、（Ｔｒｚ）のドレインは接
地され出力（３１となる。
ＰＲＯＭのような半導体不揮発性記憶装置に用いられて
いる。＋１１は書き込み電圧を記憶装置内部に供給する
ための電源で、（２１は読み出し電圧を記憶装置内部に
供給するための電源である。書き込みには高電圧を必要
とするため、通常その電圧は、電源Ｉｌ＋≧電源＋２１
の関係にある。Ｐチャネルトランジスタ（Ｔｒ２）のソ
ースに電源Ｉｌｌが接続され、ゲートには書き込み／読
み出し制御信号１４）が与えられる。Ｐチャネルトラン
ジスタｒｒｒｚ）のソースに電源（２１が接続され、ゲ
ートには書き込み／読み出し制御信号（４）をインバー
タ（５）で反転した信号が与えられている０２つのＰチ
ャネルトランジス（Ｔｎ）、（Ｔｒｚ）のドレインは接
地され出力（３１となる。
第２図ｆｂ＋はＰチャネルトランジスタｒ’ｒｘ）、（
’ｒ２）の構成の一例を示した半導体集積回路の断面図
で、図において、基板（１０１はＰ型であり接地されて
ぃも基板１］Ｌ１内ＩｃＮ型ウエル（９）全形成し、こ
のウェル（９）の内部にＰチャネルトランジスタｒＴｒ
ｘ）、ｒＴｒ２）のソース、ドレイン領域ｔｅｌ 、
＋？Ｉ 、 ｆ８１を形成する。１６）はトランジスタ
（Ｔｒｇ）のソース領域、（７）はトランジスタ（Ｔｒ
ｉ）のソース領域、（８）はトランジスタ（Ｔｒｉ３、
（Ｔｒ２）の共通したドレイン領域である。Ｎ型ウェル
（９）ケミ源Ｉｌ＋と接続されている。通常、使用時は
書き込み／読み出し制御信号１４）が″♂レベルのとき
トランジスタ（Ｔｒｘ）がＯＮ状態になり、出力（３１
から電源（２）の電圧が供給される。逆に、書き込み／
読み出し制御信号＋４１が１′■〃レベルのとき、トラ
ンジスタ（Ｔｒ２）がＯＮ状態になり出力２３）からは
電源…の電圧が供給される。また、Ｎ型ウェル（９）は
電源ｆｉ＋と接続されているため、Ｐ型基板（１ｏ）と
Ｎ型ウェル（９１間のダイオードは逆バイアスとなるた
め電流は流れない。更に、電源＋１１と電源（２１問お
いても、電圧比は電源ｆｌ＋≧電源（２１の関係にある
ため、第２ｆｉ１０１ｉＣ示すように、Ｎ型ウェル（９
１とソース領域（７）のダイオードが逆バイアスになる
ため、電流が流れることはなく安定して動作させること
ができる。
’ｒ２）の構成の一例を示した半導体集積回路の断面図
で、図において、基板（１０１はＰ型であり接地されて
ぃも基板１］Ｌ１内ＩｃＮ型ウエル（９）全形成し、こ
のウェル（９）の内部にＰチャネルトランジスタｒＴｒ
ｘ）、ｒＴｒ２）のソース、ドレイン領域ｔｅｌ 、
＋？Ｉ 、 ｆ８１を形成する。１６）はトランジスタ
（Ｔｒｇ）のソース領域、（７）はトランジスタ（Ｔｒ
ｉ）のソース領域、（８）はトランジスタ（Ｔｒｉ３、
（Ｔｒ２）の共通したドレイン領域である。Ｎ型ウェル
（９）ケミ源Ｉｌ＋と接続されている。通常、使用時は
書き込み／読み出し制御信号１４）が″♂レベルのとき
トランジスタ（Ｔｒｘ）がＯＮ状態になり、出力（３１
から電源（２）の電圧が供給される。逆に、書き込み／
読み出し制御信号＋４１が１′■〃レベルのとき、トラ
ンジスタ（Ｔｒ２）がＯＮ状態になり出力２３）からは
電源…の電圧が供給される。また、Ｎ型ウェル（９）は
電源ｆｉ＋と接続されているため、Ｐ型基板（１ｏ）と
Ｎ型ウェル（９１間のダイオードは逆バイアスとなるた
め電流は流れない。更に、電源＋１１と電源（２１問お
いても、電圧比は電源ｆｌ＋≧電源（２１の関係にある
ため、第２ｆｉ１０１ｉＣ示すように、Ｎ型ウェル（９
１とソース領域（７）のダイオードが逆バイアスになる
ため、電流が流れることはなく安定して動作させること
ができる。
以上のように、通常使用時は従来のもので問題はないが
、を源投入時などに問題が生じてくる。
、を源投入時などに問題が生じてくる。
即ち、電源投入時などにおいて、電源（２）が電源ＩＩ
＋より先に投入された場合、電源（１１＜電源（２１の
関係になり、第２図ｔｏ＋ Ｋ示すダイオードは順方向
となる。従って、電源１２１から電源（１１へ過大な電
流が流れてしまうため、常に電源＋１１≧電源（２１の
関係を保つ必要が有るという問題点があった。
＋より先に投入された場合、電源（１１＜電源（２１の
関係になり、第２図ｔｏ＋ Ｋ示すダイオードは順方向
となる。従って、電源１２１から電源（１１へ過大な電
流が流れてしまうため、常に電源＋１１≧電源（２１の
関係を保つ必要が有るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、どのような電源状態にあっても一方の電源か
ら他方の電源への電流の流入がない電源切換回路？得る
ことを目的とする。
たもので、どのような電源状態にあっても一方の電源か
ら他方の電源への電流の流入がない電源切換回路？得る
ことを目的とする。
この発明に係る半導体集積回路装置は相補型ＭＯＳトラ
ンジスタによる回路構成からなり、２電源を必要とし、
かつこの２電源を切換えるだめの電源切換回路を有し、
この電源切換回路を２つのＰチャネルトランジスタのド
レインを共通として直列に接続し、このドレイン？出力
端とし一方のＰチャネルトランジスタのソースに２電源
のうちの低い電位の電源を１接続し、他方のＰチャネル
トランジスタのソースにハＰＮ接合によるダイオードの
Ｎ型側を接続し、同時に、この接続部は前記の２つのＰ
チャネルトランジスタの基板電位を供給するよう接続し
、ダイオードのＰ型側にけ２電源のうちの高い電位の電
源を接続し、また２つのＰチャネルトランジスタのゲー
トにはそれぞれ相反する信号を入力したものである。
ンジスタによる回路構成からなり、２電源を必要とし、
かつこの２電源を切換えるだめの電源切換回路を有し、
この電源切換回路を２つのＰチャネルトランジスタのド
レインを共通として直列に接続し、このドレイン？出力
端とし一方のＰチャネルトランジスタのソースに２電源
のうちの低い電位の電源を１接続し、他方のＰチャネル
トランジスタのソースにハＰＮ接合によるダイオードの
Ｎ型側を接続し、同時に、この接続部は前記の２つのＰ
チャネルトランジスタの基板電位を供給するよう接続し
、ダイオードのＰ型側にけ２電源のうちの高い電位の電
源を接続し、また２つのＰチャネルトランジスタのゲー
トにはそれぞれ相反する信号を入力したものである。
この発明における電源切換回路は回路中にダイオードを
挿入したことＶＣより、どのような電源状態にあっても
一方の電源が他方の電源に対して電流が流れることを無
くする。
挿入したことＶＣより、どのような電源状態にあっても
一方の電源が他方の電源に対して電流が流れることを無
くする。
以下、この発明の一実施例を図について説明する。
第１図（８Ｌ）はダイオードαりを電源ＩＩＩとｐｃｈ
トランジスタのソース間に接続した回路図である。
トランジスタのソース間に接続した回路図である。
小１図ｆｂｌはシリコン基板（ｌＯ）上にダイオードｌ
Ｉ２１を構成させた場合の半導体集積回路の断面図であ
り、ここで、ダイオードｔ１２１１ｄＰ型拡散領域ｑυ
とＮ型ウェル（９）によるＰＮ接合によって形成されて
いる。
Ｉ２１を構成させた場合の半導体集積回路の断面図であ
り、ここで、ダイオードｔ１２１１ｄＰ型拡散領域ｑυ
とＮ型ウェル（９）によるＰＮ接合によって形成されて
いる。
また、ＴｒａのＰ型ソース（６１はＮ型ウェル（９）と
接続されている。
接続されている。
また、第１図（０）は電源＋１１と電源（２１の間で考
えた場合の等何回路で、ダイオード０２１が互いに向か
い合った状態で接続されている。
えた場合の等何回路で、ダイオード０２１が互いに向か
い合った状態で接続されている。
電源切換回路における回路動作及び信号は従来例の第２
図の場合と同様であるので説明？省略する。
図の場合と同様であるので説明？省略する。
電源１１１≧寛源１２１の場合、第２図１ｂｌにおいて
、Ｐ型拡散領域ｕｌｌとＮ型ウェル（９）が順方向にバ
イアスがかかるので、Ｎ型ウェル（９）の電位は電源Ｉ
ｌ＋と同等になり、動作は従来の電源切換回路と同様に
なる。
、Ｐ型拡散領域ｕｌｌとＮ型ウェル（９）が順方向にバ
イアスがかかるので、Ｎ型ウェル（９）の電位は電源Ｉ
ｌ＋と同等になり、動作は従来の電源切換回路と同様に
なる。
電源１１１＜電源（２）の場合、第２図＋１１＋におい
て、Ｐ型ソース（７）とＮ型ウェル（９）ハ順方向バイ
アスのためＮｆｆ１！Ｊウエル（９１の電位は電源（２
）と同等になる。一方、Ｐ型拡赦領域αυとＮ型つェル
ｔ９１ ｉｄ逆バイアスになるため、Ｎ型ウェル（９１
からＰ型拡赦領域に対して電流が流れることはない。
て、Ｐ型ソース（７）とＮ型ウェル（９）ハ順方向バイ
アスのためＮｆｆ１！Ｊウエル（９１の電位は電源（２
）と同等になる。一方、Ｐ型拡赦領域αυとＮ型つェル
ｔ９１ ｉｄ逆バイアスになるため、Ｎ型ウェル（９１
からＰ型拡赦領域に対して電流が流れることはない。
第１図（０）からもわかるように、電源＋１１及び電源
（２１がどのような電位であっても、電源…から電源（
２）及び電源（２）から電源口１へは電流は流れない。
（２１がどのような電位であっても、電源…から電源（
２）及び電源（２）から電源口１へは電流は流れない。
以上のようにこの発明によれば、電源切換回路の２つの
電源において一方の電源から他方の電源に電流が流れな
いようにダイオードを挿入したので、電源投入シーケン
スに注意することがなく又半導体集積回路装置の破壊を
防止する効果がある。
電源において一方の電源から他方の電源に電流が流れな
いようにダイオードを挿入したので、電源投入シーケン
スに注意することがなく又半導体集積回路装置の破壊を
防止する効果がある。
第１図ｔ８Ｌｌ ｆｂｌ １０１はこの発明の一実施例
による半導体集積回路装置の電源切換回路図、半導体集
積回路図の断面図、及び等価回路図で、第２図１ｂｌ
ｆｂｌ ＋ｏｌは従来の電源切換回路図、断面図及び等
価回路図である。 図において、Ｉｌｌ ＋２１は電源、（３１は出力、（
４１は書き込み／読み出し制御信号、＋５１はイン、（
−タ、ｔｅｌ １７１はソース領域、（８）はドレイン
領域、（９１はＮ型ウェル、（ｌＯ）は基板、（１２）
はＰ型拡散領域、０２１はダイオードを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
による半導体集積回路装置の電源切換回路図、半導体集
積回路図の断面図、及び等価回路図で、第２図１ｂｌ
ｆｂｌ ＋ｏｌは従来の電源切換回路図、断面図及び等
価回路図である。 図において、Ｉｌｌ ＋２１は電源、（３１は出力、（
４１は書き込み／読み出し制御信号、＋５１はイン、（
−タ、ｔｅｌ １７１はソース領域、（８）はドレイン
領域、（９１はＮ型ウェル、（ｌＯ）は基板、（１２）
はＰ型拡散領域、０２１はダイオードを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 相補型ＭＯＳトランジスタによる回路構成からなり、２
電源を必要とし、かつこの２電源を切換えるための電源
切換回路を有する半導体集積回路装置において、前記電
源切換回路が２つのＰチャネルトランジスタのドレイン
を共通として直列に接続し、このドレイン部を出力端と
し、一方のＰチャネルトランジスタのソースに２電源の
うちの低い電位の電源を接続し、他方のＰチャネルトラ
ンジスタのソースには、ＰＮ接合によるダイオードのＮ
型側を接続し、同時にこの接続部は２つのＰチャネルト
ランジスタの基板電位となるよう接続し、ダイオードの
Ｐ型側には２電源のうちの高い高位の電源を接続し、ま
た２つのＰチャネルトランジスタのゲートにはそれぞれ
相反する信号を入力することを特徴とした半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285804A JPH01126707A (ja) | 1987-11-11 | 1987-11-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285804A JPH01126707A (ja) | 1987-11-11 | 1987-11-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126707A true JPH01126707A (ja) | 1989-05-18 |
Family
ID=17696295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285804A Pending JPH01126707A (ja) | 1987-11-11 | 1987-11-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
-
1987
- 1987-11-11 JP JP62285804A patent/JPH01126707A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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