JPH01120251U - - Google Patents

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JPH01120251U
JPH01120251U JP1470588U JP1470588U JPH01120251U JP H01120251 U JPH01120251 U JP H01120251U JP 1470588 U JP1470588 U JP 1470588U JP 1470588 U JP1470588 U JP 1470588U JP H01120251 U JPH01120251 U JP H01120251U
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JP
Japan
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output buffer
outputs
signal
instruction decoder
branch instruction
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Pending
Application number
JP1470588U
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  • Debugging And Monitoring (AREA)

Description

【図面の簡単な説明】
第1図は、本考案の実施例1のブロツク図、第
2図は実施例2のブロツク図である。 1……命令デコーダ、2……内部データバス、
3……分岐命令実行信号、4……出力バツフア、
5……内部アドレスバス、6……出力バツフア、
7……分岐先アドレス格納メモリ、11……内部
アドレスバス、12……出力バツフア、13……
ダイナミツクRAM、14……内部データバス、
15……出力バツフア、16……命令デコーダ、
17……分岐命令実行信号、18……出力バツフ
ア、19……ウエイト要求信号、20……入力バ
ツフア、21……タイミング制御回路、22……
ウエイト信号発生回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 分岐命令を実行したことを示す信号を出力する
    命令デコーダと、該信号を外部に出力するための
    出力バツフアを有するマイクロコンピユータ。
JP1470588U 1988-02-05 1988-02-05 Pending JPH01120251U (ja)

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Application Number Priority Date Filing Date Title
JP1470588U JPH01120251U (ja) 1988-02-05 1988-02-05

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1470588U JPH01120251U (ja) 1988-02-05 1988-02-05

Publications (1)

Publication Number Publication Date
JPH01120251U true JPH01120251U (ja) 1989-08-15

Family

ID=31226146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1470588U Pending JPH01120251U (ja) 1988-02-05 1988-02-05

Country Status (1)

Country Link
JP (1) JPH01120251U (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5029255A (ja) * 1973-07-20 1975-03-25
JPS59116862A (ja) * 1982-12-23 1984-07-05 Nec Corp マイクロコンピユ−タ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5029255A (ja) * 1973-07-20 1975-03-25
JPS59116862A (ja) * 1982-12-23 1984-07-05 Nec Corp マイクロコンピユ−タ

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