JPH01120251U - - Google Patents
Info
- Publication number
- JPH01120251U JPH01120251U JP1470588U JP1470588U JPH01120251U JP H01120251 U JPH01120251 U JP H01120251U JP 1470588 U JP1470588 U JP 1470588U JP 1470588 U JP1470588 U JP 1470588U JP H01120251 U JPH01120251 U JP H01120251U
- Authority
- JP
- Japan
- Prior art keywords
- output buffer
- outputs
- signal
- instruction decoder
- branch instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
第1図は、本考案の実施例1のブロツク図、第
2図は実施例2のブロツク図である。 1……命令デコーダ、2……内部データバス、
3……分岐命令実行信号、4……出力バツフア、
5……内部アドレスバス、6……出力バツフア、
7……分岐先アドレス格納メモリ、11……内部
アドレスバス、12……出力バツフア、13……
ダイナミツクRAM、14……内部データバス、
15……出力バツフア、16……命令デコーダ、
17……分岐命令実行信号、18……出力バツフ
ア、19……ウエイト要求信号、20……入力バ
ツフア、21……タイミング制御回路、22……
ウエイト信号発生回路。
2図は実施例2のブロツク図である。 1……命令デコーダ、2……内部データバス、
3……分岐命令実行信号、4……出力バツフア、
5……内部アドレスバス、6……出力バツフア、
7……分岐先アドレス格納メモリ、11……内部
アドレスバス、12……出力バツフア、13……
ダイナミツクRAM、14……内部データバス、
15……出力バツフア、16……命令デコーダ、
17……分岐命令実行信号、18……出力バツフ
ア、19……ウエイト要求信号、20……入力バ
ツフア、21……タイミング制御回路、22……
ウエイト信号発生回路。
Claims (1)
- 分岐命令を実行したことを示す信号を出力する
命令デコーダと、該信号を外部に出力するための
出力バツフアを有するマイクロコンピユータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1470588U JPH01120251U (ja) | 1988-02-05 | 1988-02-05 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1470588U JPH01120251U (ja) | 1988-02-05 | 1988-02-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01120251U true JPH01120251U (ja) | 1989-08-15 |
Family
ID=31226146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1470588U Pending JPH01120251U (ja) | 1988-02-05 | 1988-02-05 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01120251U (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5029255A (ja) * | 1973-07-20 | 1975-03-25 | ||
JPS59116862A (ja) * | 1982-12-23 | 1984-07-05 | Nec Corp | マイクロコンピユ−タ |
-
1988
- 1988-02-05 JP JP1470588U patent/JPH01120251U/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5029255A (ja) * | 1973-07-20 | 1975-03-25 | ||
JPS59116862A (ja) * | 1982-12-23 | 1984-07-05 | Nec Corp | マイクロコンピユ−タ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6034648U (ja) | マイクロコンピユータにおけるメモリ・ページング・システム | |
JPH01120251U (ja) | ||
JPS62175352U (ja) | ||
JPS623700U (ja) | ||
JPS6421452U (ja) | ||
JPH0341349U (ja) | ||
JPH02145447U (ja) | ||
JPS6214536U (ja) | ||
JPS62183263U (ja) | ||
JPS6339754U (ja) | ||
JPH0366242U (ja) | ||
JPS6392971U (ja) | ||
JPS6316347U (ja) | ||
JPS60148648U (ja) | デユアル・プロセツサ・システムにおける共有メモリの制御回路 | |
JPS6335104U (ja) | ||
JPS61167100U (ja) | ||
JPS6439536U (ja) | ||
JPS63168549U (ja) | ||
JPH0452247U (ja) | ||
JPS62112750U (ja) | ||
JPS61163400U (ja) | ||
JPS62100551U (ja) | ||
JPS5847945U (ja) | 要求信号処理回路 | |
JPH026341U (ja) | ||
JPS6399945U (ja) |