JPH01114215A - アナログ・ディジタル変換装置 - Google Patents
アナログ・ディジタル変換装置Info
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- JPH01114215A JPH01114215A JP27379387A JP27379387A JPH01114215A JP H01114215 A JPH01114215 A JP H01114215A JP 27379387 A JP27379387 A JP 27379387A JP 27379387 A JP27379387 A JP 27379387A JP H01114215 A JPH01114215 A JP H01114215A
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- 230000005669 field effect Effects 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- NPOJQCVWMSKXDN-UHFFFAOYSA-N Dacthal Chemical compound COC(=O)C1=C(Cl)C(Cl)=C(C(=O)OC)C(Cl)=C1Cl NPOJQCVWMSKXDN-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000005070 sampling Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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- 238000009792 diffusion process Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、逐次比較形のアナログ・ディジタル変換装置
に関し、特に局部ディジタル・アナログ変換回路が電荷
再分配形の容量アレーで構成されているものの精度の向
上に関する。
に関し、特に局部ディジタル・アナログ変換回路が電荷
再分配形の容量アレーで構成されているものの精度の向
上に関する。
近年、多くの分野においてディジタル化が進められてい
るが、アナログ信号とディジタル信号とのインターフェ
イスとして、アナログ・ディジタル変換装置(以下、A
DCと記す)およびディジタル・アナログ変換装置(以
下、DACと記す)等が非常に重要になってきている。
るが、アナログ信号とディジタル信号とのインターフェ
イスとして、アナログ・ディジタル変換装置(以下、A
DCと記す)およびディジタル・アナログ変換装置(以
下、DACと記す)等が非常に重要になってきている。
上記ADCにおいて、比較的高速・高精度で変数ビット
数の多くとれるため、LSI化された例の最も多い変換
方式として逐次比較形ADCがある。
数の多くとれるため、LSI化された例の最も多い変換
方式として逐次比較形ADCがある。
第2図に逐次比較形ADCの構成ブロック図を示す。ア
ナログ信号入力端子1から入力されたアナログ信号をサ
ンプル・ホールド回路7で標本化および保持し、まず、
第1番目に逐次近似レジスタ9より最上位ビット(MS
B)のみをパ1°゛とし他のビットを°“0″として、
出力をフルスケール値(以下FSと記す)の1/2に設
定した値を局部ディジタル・アナログ変換回路4のディ
ジタル入力とする。この1/2FSとサンプル・ホール
ド回路7に保持されているアナログ信号との大小関係を
比較回路8で比較し、出力を逐次近似レジスタ9へ転送
する。逐次近似レジスタ9は、比較回路8の出力によっ
て次に局部DAC4に与えるディジタル・データを制御
する。つまり、入力されたアナログ信号の方が172F
Sより太きかった場合は、局部DAC4へ与えるMSB
は1′″のままとし、2番目のビ゛ッ1−(28B)に
も“1″を与えて、局部D A C,4の出力を3/4
FSとする。また、入力されたアナログ信号の方が1.
/ 2 F Sより小さかった場合は、MSBを0°
″に戻し、28Bに“1′″を与えて、局部DAC4の
出力を174.FSとする。ここで定まった局部DA、
C4の出力とアナコグ信号との大小関係を比較して、2
8Bを決定する。このようにして最下位ピッ1−(LS
E)まで逐次比較していき、アナログ・ディジタル変換
を行う。
ナログ信号入力端子1から入力されたアナログ信号をサ
ンプル・ホールド回路7で標本化および保持し、まず、
第1番目に逐次近似レジスタ9より最上位ビット(MS
B)のみをパ1°゛とし他のビットを°“0″として、
出力をフルスケール値(以下FSと記す)の1/2に設
定した値を局部ディジタル・アナログ変換回路4のディ
ジタル入力とする。この1/2FSとサンプル・ホール
ド回路7に保持されているアナログ信号との大小関係を
比較回路8で比較し、出力を逐次近似レジスタ9へ転送
する。逐次近似レジスタ9は、比較回路8の出力によっ
て次に局部DAC4に与えるディジタル・データを制御
する。つまり、入力されたアナログ信号の方が172F
Sより太きかった場合は、局部DAC4へ与えるMSB
は1′″のままとし、2番目のビ゛ッ1−(28B)に
も“1″を与えて、局部D A C,4の出力を3/4
FSとする。また、入力されたアナログ信号の方が1.
/ 2 F Sより小さかった場合は、MSBを0°
″に戻し、28Bに“1′″を与えて、局部DAC4の
出力を174.FSとする。ここで定まった局部DA、
C4の出力とアナコグ信号との大小関係を比較して、2
8Bを決定する。このようにして最下位ピッ1−(LS
E)まで逐次比較していき、アナログ・ディジタル変換
を行う。
以上述べたような逐次比較形A、DCにおける局部DA
Cの回路形式として、抵抗ストリングを用いたもの、お
よび容量アレイを用いたものなどがある。
Cの回路形式として、抵抗ストリングを用いたもの、お
よび容量アレイを用いたものなどがある。
上述した従来の逐次比較形ADCに用いられている局部
DACを構成する回路形式のうち、抵抗ストリングを用
いた回路形式では、アナログ・ディジタル変換で取り扱
うビット数をnとした場合、最低2″個の抵抗が必要と
なり、ビット数が多いと抵抗の数が非常に多くなってし
まい、半導体集積回路等に組み込む場合、全回路に対し
この抵抗ストリングの占有する面積が非常に大きくなっ
てしまう。また、面積を小さく押さえようとすると、各
単位抵抗の抵抗値が小さくなり、単位抵抗間の接続点に
おけるコンタクトの抵抗が全体の精度に大きく影響を与
えてしまうという欠点がある。
DACを構成する回路形式のうち、抵抗ストリングを用
いた回路形式では、アナログ・ディジタル変換で取り扱
うビット数をnとした場合、最低2″個の抵抗が必要と
なり、ビット数が多いと抵抗の数が非常に多くなってし
まい、半導体集積回路等に組み込む場合、全回路に対し
この抵抗ストリングの占有する面積が非常に大きくなっ
てしまう。また、面積を小さく押さえようとすると、各
単位抵抗の抵抗値が小さくなり、単位抵抗間の接続点に
おけるコンタクトの抵抗が全体の精度に大きく影響を与
えてしまうという欠点がある。
このため、高分解能、つまりビット数の多いアナログ・
ディジタル変換装置における局部DACの回路形式とし
て、容量アレーを用いた電荷再配分形の回路形式が使わ
れることが多い。
ディジタル変換装置における局部DACの回路形式とし
て、容量アレーを用いた電荷再配分形の回路形式が使わ
れることが多い。
第3図は、従来の逐次比較形ADCにおける局部DAC
に電荷再配分形の容量アレーを用いた回路構成図であり
、これは、サンプル・ホールド回路をも含めた局部DA
C4、比較回路8.逐次比較レジスタ9および基準電位
発生回路11より構成されており、ディジタル回路にお
ける消費電力が少ないという理由により、相補形MO8
電界効果トランジスタ(以下、相補形MO8FETと記
す)を用いた回路構成が主流となってきている。
に電荷再配分形の容量アレーを用いた回路構成図であり
、これは、サンプル・ホールド回路をも含めた局部DA
C4、比較回路8.逐次比較レジスタ9および基準電位
発生回路11より構成されており、ディジタル回路にお
ける消費電力が少ないという理由により、相補形MO8
電界効果トランジスタ(以下、相補形MO8FETと記
す)を用いた回路構成が主流となってきている。
以下、簡単のため逐次比較形ADCの動作をビット数n
=4として第3図を用いて説明すると、容量アレーはC
6400,C+410. C2420゜C1030,C
(440となり、単位容量をCとすると、Co=C,’
=C/8.C2=C/4.C3=C/2.C4=Cとな
る。
=4として第3図を用いて説明すると、容量アレーはC
6400,C+410. C2420゜C1030,C
(440となり、単位容量をCとすると、Co=C,’
=C/8.C2=C/4.C3=C/2.C4=Cとな
る。
まず、第1にスイッチ40,41,42゜−5=
43.44は、401,400,421゜431.44
1が導通し、402,403゜412、 413. 4
22. 423. 432゜433.442,443が
開放されて、すべてアナログ信号入力端子1に接続され
、またスイッチ6も導通して、基準電位発生回路11に
て発生される第1の参照電圧vR+2と第2の参照電圧
■13との中点電位12である(VR+十V□−)/2
に対して容量アレーC0400〜C4440にアナログ
信号人力vrsがサンプリングされる。
1が導通し、402,403゜412、 413. 4
22. 423. 432゜433.442,443が
開放されて、すべてアナログ信号入力端子1に接続され
、またスイッチ6も導通して、基準電位発生回路11に
て発生される第1の参照電圧vR+2と第2の参照電圧
■13との中点電位12である(VR+十V□−)/2
に対して容量アレーC0400〜C4440にアナログ
信号人力vrsがサンプリングされる。
つまり、
Q c o = (V r、−(V、”十V、つ/2)
・C/8Qc+ = (VIN (VR”+VR)
/ 2 ) ・c/ 8Qc2=(Vrn (VR”
十VR−)/2) ・c/4Qcs−(Vrw (V
R”+VR)/2) ・c/2QC4””(VIN
(vR”+vi)/z)・cとなり、全電荷QTは QT= (VIN (VR++VB−) / 2)
・2 C・・・ (1) となる。次に、スイッチ6が開放され、またスイッチ4
0,41,42,43.44が逐次近似レジスタ9から
のディジタル・データにより切り換わる。MSHの比較
の時は、スイッチ44は442が導通し、441,44
3は開放され、第1の参照電圧VR+2に接続され、ス
イッチ40゜41.42.43は403,413,42
3゜433が導通し、他はすべて開放されて第2の参照
電圧vR′−3に接続される。ここで比較回路8の反転
入力1.13の電位をVr、非反転入力■、の電位をv
Nとすると、VN= (VR”+VR−)/2゜また、 Qo。=(vR−−■、)・C0=(vR−−v1)・
Qc1=(Vn−Vr) ・CI=(VR−Vr)
・7g QC2=(V7!” Vr)” C2=(VR−Vr
)’C/4 Qcs−CVn−Vt) ・C5=(VB−Vr)
・C/2 QC4=(VR+ Vr) ・C4=(vR” V
l) ・QT= (vR−VI) ・C+(VR”
、Vt) ・C” (、(VR”+VR) /
2−Vr)・2 C・・・ (2) (1)式と(2)式の電荷保存則により’VX=CVn
++Vn−)−vr、 ・(3)となり、比較回路8
は、(3)式とvN== cv、R” 十VR−) /
2との比較を行う。ここで、VIN>(VR”+VR
−)/2とするとVr <VNとなり、比較回路8の出
力は“1”が出て逐次比較レジスタ9に“1″を転送す
る。また、 VIN<(Vll”十VR−)/2とす
るとVT>V)Jとなり、比較回路8の出力は“0”・
となる。このようにしてMSBが定まると、次は2番目
のピッ)、28Bの比較に入る。MSBが“′1″に定
まったとすると、28Bの比較時の逐次近似レジスタ9
の出力は′“1100”となり、局部DAC4のスイッ
チ40.41,42,43,44は403゜413.4
23,432,442が導通し他は開放される。つまり Qco= (VR−Vt) ・c/8QC+” (V
R−Vt) ・C/8Qc2= (VR−+VI)
・C/4QC3= (VII”+Vt) ・0/
2Qc4−(Vu”+Vt) ・c Q、= (VR−−Vr)−C/2+ (V、”−VI
)・3C/2 = ((3VR”+VB−) / 4 Vl)・2C
・・・(4) (1)式と(4)式の電荷保存則によりVよ−(5VR
”+3VRつ/4 VT、・・・ (5)トナリ、比
較回路8ハ、(5)式とV N、= (V R++ V
n −)/2との比較を行う。ここで、VIN>(3
V、++VR−)/4とするとVI <’VNとなり、
比較回路8の出力は“1′′が出て逐次比較レジスタ9
にII I ++を転送する。また、VIN <(3V
R++VTL−)/4とするとV□>VNとなり、比較
回路8の出力は“0″となる。一方、MSBが“0”に
定まった場合、28B比較時の近似比較レジスタ9の出
力は”0100”となり、局部DAC4のスイッチ40
,41,42,43.44は、403゜413.423
,432,433が導通し他は開放される。つまり Qco、= (VRVl) ・c/ 8QC+=(V
RVt)・0/8 QC2= (VR−Vt) ・C/4Qcs= (V
R”、 十Vr、) ・c、’2Qo4= (VB−
VI) ・C Q T = (V R−V r )・3 C/ 2 +
(VR”−vr) ・C/2 ” ((VR++3VRつ/4 vr)・2C・・・
(6) (1)式と(6)式の電荷保存則によりVr= (3V
R++5 VR) / 4 VIN・・・(7) となり、比較回路8は、(7)式とV、= (VR+十
VR−)/2との比較を行う。ここで、VIN> (V
R”+3 VR) / 4とするとVI<VNとなり、
比較回路8の出力は“1”が出て逐次近似レジスタ9に
u 1 ++を転送する。また、VTN〈(vTl++
3■R−)/4とするとV 1> VNとなり、比較回
路8の出力は0″となる。このようにして23Bが定ま
り、以下同様にして38B、LSBと求める。
・C/8Qc+ = (VIN (VR”+VR)
/ 2 ) ・c/ 8Qc2=(Vrn (VR”
十VR−)/2) ・c/4Qcs−(Vrw (V
R”+VR)/2) ・c/2QC4””(VIN
(vR”+vi)/z)・cとなり、全電荷QTは QT= (VIN (VR++VB−) / 2)
・2 C・・・ (1) となる。次に、スイッチ6が開放され、またスイッチ4
0,41,42,43.44が逐次近似レジスタ9から
のディジタル・データにより切り換わる。MSHの比較
の時は、スイッチ44は442が導通し、441,44
3は開放され、第1の参照電圧VR+2に接続され、ス
イッチ40゜41.42.43は403,413,42
3゜433が導通し、他はすべて開放されて第2の参照
電圧vR′−3に接続される。ここで比較回路8の反転
入力1.13の電位をVr、非反転入力■、の電位をv
Nとすると、VN= (VR”+VR−)/2゜また、 Qo。=(vR−−■、)・C0=(vR−−v1)・
Qc1=(Vn−Vr) ・CI=(VR−Vr)
・7g QC2=(V7!” Vr)” C2=(VR−Vr
)’C/4 Qcs−CVn−Vt) ・C5=(VB−Vr)
・C/2 QC4=(VR+ Vr) ・C4=(vR” V
l) ・QT= (vR−VI) ・C+(VR”
、Vt) ・C” (、(VR”+VR) /
2−Vr)・2 C・・・ (2) (1)式と(2)式の電荷保存則により’VX=CVn
++Vn−)−vr、 ・(3)となり、比較回路8
は、(3)式とvN== cv、R” 十VR−) /
2との比較を行う。ここで、VIN>(VR”+VR
−)/2とするとVr <VNとなり、比較回路8の出
力は“1”が出て逐次比較レジスタ9に“1″を転送す
る。また、 VIN<(Vll”十VR−)/2とす
るとVT>V)Jとなり、比較回路8の出力は“0”・
となる。このようにしてMSBが定まると、次は2番目
のピッ)、28Bの比較に入る。MSBが“′1″に定
まったとすると、28Bの比較時の逐次近似レジスタ9
の出力は′“1100”となり、局部DAC4のスイッ
チ40.41,42,43,44は403゜413.4
23,432,442が導通し他は開放される。つまり Qco= (VR−Vt) ・c/8QC+” (V
R−Vt) ・C/8Qc2= (VR−+VI)
・C/4QC3= (VII”+Vt) ・0/
2Qc4−(Vu”+Vt) ・c Q、= (VR−−Vr)−C/2+ (V、”−VI
)・3C/2 = ((3VR”+VB−) / 4 Vl)・2C
・・・(4) (1)式と(4)式の電荷保存則によりVよ−(5VR
”+3VRつ/4 VT、・・・ (5)トナリ、比
較回路8ハ、(5)式とV N、= (V R++ V
n −)/2との比較を行う。ここで、VIN>(3
V、++VR−)/4とするとVI <’VNとなり、
比較回路8の出力は“1′′が出て逐次比較レジスタ9
にII I ++を転送する。また、VIN <(3V
R++VTL−)/4とするとV□>VNとなり、比較
回路8の出力は“0″となる。一方、MSBが“0”に
定まった場合、28B比較時の近似比較レジスタ9の出
力は”0100”となり、局部DAC4のスイッチ40
,41,42,43.44は、403゜413.423
,432,433が導通し他は開放される。つまり Qco、= (VRVl) ・c/ 8QC+=(V
RVt)・0/8 QC2= (VR−Vt) ・C/4Qcs= (V
R”、 十Vr、) ・c、’2Qo4= (VB−
VI) ・C Q T = (V R−V r )・3 C/ 2 +
(VR”−vr) ・C/2 ” ((VR++3VRつ/4 vr)・2C・・・
(6) (1)式と(6)式の電荷保存則によりVr= (3V
R++5 VR) / 4 VIN・・・(7) となり、比較回路8は、(7)式とV、= (VR+十
VR−)/2との比較を行う。ここで、VIN> (V
R”+3 VR) / 4とするとVI<VNとなり、
比較回路8の出力は“1”が出て逐次近似レジスタ9に
u 1 ++を転送する。また、VTN〈(vTl++
3■R−)/4とするとV 1> VNとなり、比較回
路8の出力は0″となる。このようにして23Bが定ま
り、以下同様にして38B、LSBと求める。
以上説明してきた従来の電荷再配分形の局部DACを用
いた逐次比較形ADCを相補形MO8FETによる半導
体集積回路で構成した場合について第1図に局部DAC
4の一部とスイッチ6を示し、その動作を説明する。
いた逐次比較形ADCを相補形MO8FETによる半導
体集積回路で構成した場合について第1図に局部DAC
4の一部とスイッチ6を示し、その動作を説明する。
例えば、電源電圧を5V、OVとし、第1の参照電圧■
、+1を5V、第2の参照電圧VR−αをOVとして、
またN型MO8FETとP型MO8FETのチャネル幅
対チャネル長の比率が等しいことを前提とする。ここで
、第1の参照電圧v8+1と第2の参照電圧V□−2の
値を前述の各式に当てはめると、サンプリング時の全電
荷のQTSおよびMSE比較時の全電荷Q7Mはそれぞ
れQT3” (VrN 2.5) ・2C・・・ (
8)Qrh+= (2,5Vr) 2 C・・・ (9
)となり、MSB比較時のvlは(3)式より■□=5
VIN ・・・ GO)と
なる。つまり、VrN=5VとするとV r−OV 。
、+1を5V、第2の参照電圧VR−αをOVとして、
またN型MO8FETとP型MO8FETのチャネル幅
対チャネル長の比率が等しいことを前提とする。ここで
、第1の参照電圧v8+1と第2の参照電圧V□−2の
値を前述の各式に当てはめると、サンプリング時の全電
荷のQTSおよびMSE比較時の全電荷Q7Mはそれぞ
れQT3” (VrN 2.5) ・2C・・・ (
8)Qrh+= (2,5Vr) 2 C・・・ (9
)となり、MSB比較時のvlは(3)式より■□=5
VIN ・・・ GO)と
なる。つまり、VrN=5VとするとV r−OV 。
V IN = OVとするとV、=5Vとなる。アナロ
グ信号入力をサンプリングする際は、スイ、ッチ5W3
43のうち431のN型とP型のMOSFET対、スイ
ッチ5W444のうち441のN型とP型のMOSFE
T対およびスイッチSW6のN型とP型のMOSFET
対が導通する。アナログ信号人力vrNを5■とすると Q3=(5−2,5)・C/2=2.5・C/2・・・
01) Q4=(52,5) ・C=2.5・C・・・ 0■
次にMSHの比較動作に入ると、スイッチ6゜431.
441が開放され、スイッチ5W343のうち433の
N型とP型のMOSFET対が導通して容量C3430
は第2の参照電圧vR−3(OV)に接続され、スイッ
チ5W444のうち442のN型とP型のMOSFET
対が導通して容量0.440は第1の参照電圧VR”
2 (5V )に接続されるので、容量アレーの共通接
続点工。
グ信号入力をサンプリングする際は、スイ、ッチ5W3
43のうち431のN型とP型のMOSFET対、スイ
ッチ5W444のうち441のN型とP型のMOSFE
T対およびスイッチSW6のN型とP型のMOSFET
対が導通する。アナログ信号人力vrNを5■とすると Q3=(5−2,5)・C/2=2.5・C/2・・・
01) Q4=(52,5) ・C=2.5・C・・・ 0■
次にMSHの比較動作に入ると、スイッチ6゜431.
441が開放され、スイッチ5W343のうち433の
N型とP型のMOSFET対が導通して容量C3430
は第2の参照電圧vR−3(OV)に接続され、スイッ
チ5W444のうち442のN型とP型のMOSFET
対が導通して容量0.440は第1の参照電圧VR”
2 (5V )に接続されるので、容量アレーの共通接
続点工。
13の電位vrは理論値であるOvになる。
上述した従来の逐次比較形ADCにおいて、局部DAC
4のスイッチ433とスイッチ442についてもう少し
詳しく説明すると、スイッチ433の場合、N型MO3
FETは、ソース側が第2の参照電圧V、−3(OV)
、ドレイン側が5vに接続されており、ゲート入力が制
御信号発生回路5よりOv→5■に変化したとすると、
V Ds= 5 V 、 V os = 5 Vとなり
完全に導通状態であり、またP型MO8FETも、ソー
ス側が5V、 ドレイン側が第2の参照電圧VR−3
(Ov)に接続されており、ゲート入力が制御信号発生
回路5より5v→Ovに変化したとすると、V、5=−
5V、V、、=−5Vとなり完全に導通状態である。こ
れに対してスイッチ442の場合、N型のMOSFET
は、ソース側が第1の参照電圧■8″2(5V)、ドレ
イン側も5vに接続されており、ゲート入力が制御信号
発生回路5よりOV→5Vに変化したとすると、VDS
= OV 。
4のスイッチ433とスイッチ442についてもう少し
詳しく説明すると、スイッチ433の場合、N型MO3
FETは、ソース側が第2の参照電圧V、−3(OV)
、ドレイン側が5vに接続されており、ゲート入力が制
御信号発生回路5よりOv→5■に変化したとすると、
V Ds= 5 V 、 V os = 5 Vとなり
完全に導通状態であり、またP型MO8FETも、ソー
ス側が5V、 ドレイン側が第2の参照電圧VR−3
(Ov)に接続されており、ゲート入力が制御信号発生
回路5より5v→Ovに変化したとすると、V、5=−
5V、V、、=−5Vとなり完全に導通状態である。こ
れに対してスイッチ442の場合、N型のMOSFET
は、ソース側が第1の参照電圧■8″2(5V)、ドレ
イン側も5vに接続されており、ゲート入力が制御信号
発生回路5よりOV→5Vに変化したとすると、VDS
= OV 。
V as ” OVとなり完全にオフ状態であり、また
P型MO8FETはソース側、ドレイン側共に5vに接
続されており、ゲー■・入力が制御信号発生回路5より
5■→Ovに変化したとするとVl)S=OV、Vos
=5Vとなり導通状態である。つまり、スイッチ433
ではN型とP型両方のMOSFETが導通しているのに
対して、スイッチ442ではP型MO8FETのみが導
通しているわけであるが、ここでgmについて考えると
、gmはg m=μy ’ W/ L ’ Co (V
G VT)で与えられる。但し、μ、はチャネルの平
均ドリフト移動度、W/Lはチャネル幅対チャネル長の
比率、Coは単位面積当たりの絶縁体の容量、V。
P型MO8FETはソース側、ドレイン側共に5vに接
続されており、ゲー■・入力が制御信号発生回路5より
5■→Ovに変化したとするとVl)S=OV、Vos
=5Vとなり導通状態である。つまり、スイッチ433
ではN型とP型両方のMOSFETが導通しているのに
対して、スイッチ442ではP型MO8FETのみが導
通しているわけであるが、ここでgmについて考えると
、gmはg m=μy ’ W/ L ’ Co (V
G VT)で与えられる。但し、μ、はチャネルの平
均ドリフト移動度、W/Lはチャネル幅対チャネル長の
比率、Coは単位面積当たりの絶縁体の容量、V。
はゲート電圧、■アはしきい値である。」二式において
、gmはμ、とW/Lによって決定されるが、μ、はN
型MO8FETとP型MO8FETとでは値が異なり、
通常N型MO8FETのμ、はP型MO8FETの2倍
であるため、W/LがN型MO8FETとP型MO8F
’ETとで等しい場合は次式が成立する。
、gmはμ、とW/Lによって決定されるが、μ、はN
型MO8FETとP型MO8FETとでは値が異なり、
通常N型MO8FETのμ、はP型MO8FETの2倍
であるため、W/LがN型MO8FETとP型MO8F
’ETとで等しい場合は次式が成立する。
gm (N)= 2 gm (P)
但し、gm(N)はN型MO8FETのgm。
gm (P)はP型M OS F E T I7)g
mである。
mである。
従って先に述べたスイッチ433とスイッチ442の導
通している状態と上式により、スイッチ433とスイッ
チ442のgmの比は3:lとなりgmに大きな差が生
じてしまうために、制御信号発生回路5からの信号がス
イッチ433とスイッチ442に同時に入ってもスイッ
チ433の方がスイッチ442よりも早く導通するので
、容量C4440のスイッチ5W444に接続されてい
る端子は開放状態で、容tc3430のスイッチ5W3
43に接続さhている端子は第2の参照電圧VR−3で
あるOvになる。また、容量アレーの共通接続点I、1
3は高インピーダンス状態であるため、容量C3430
に蓄えられている電荷により端子Irl 3の電位Vr
は−2,5vまで下げられてしまう。これにより容量ア
レーの共通接続端子に接続されているスイッチ6のN型
MOS F E Tにおいて端子工□側の拡散領域は−
2,5vまで下げられ、N型MO8FETが形成されて
いるP型基盤に対しN型とP型の領域においてN型が−
2,5V、P型がOvと順方向バイアスになって容量C
3430に蓄えられていた電荷が移動してしまう。する
と、この彼達れてスイッチ442が導通しスイッチ5W
444に接続されている端子が第1の参照電圧V、、”
lである5■になっても、容量C3430の電荷量が変
化してしまっているので、容量アレーの共通接続端チエ
□13の電位V□は理論値であるOvにはならず、アナ
ログ・デイ、ジタル変換の精度に大きな誤差を生じると
いう欠点がある。
通している状態と上式により、スイッチ433とスイッ
チ442のgmの比は3:lとなりgmに大きな差が生
じてしまうために、制御信号発生回路5からの信号がス
イッチ433とスイッチ442に同時に入ってもスイッ
チ433の方がスイッチ442よりも早く導通するので
、容量C4440のスイッチ5W444に接続されてい
る端子は開放状態で、容tc3430のスイッチ5W3
43に接続さhている端子は第2の参照電圧VR−3で
あるOvになる。また、容量アレーの共通接続点I、1
3は高インピーダンス状態であるため、容量C3430
に蓄えられている電荷により端子Irl 3の電位Vr
は−2,5vまで下げられてしまう。これにより容量ア
レーの共通接続端子に接続されているスイッチ6のN型
MOS F E Tにおいて端子工□側の拡散領域は−
2,5vまで下げられ、N型MO8FETが形成されて
いるP型基盤に対しN型とP型の領域においてN型が−
2,5V、P型がOvと順方向バイアスになって容量C
3430に蓄えられていた電荷が移動してしまう。する
と、この彼達れてスイッチ442が導通しスイッチ5W
444に接続されている端子が第1の参照電圧V、、”
lである5■になっても、容量C3430の電荷量が変
化してしまっているので、容量アレーの共通接続端チエ
□13の電位V□は理論値であるOvにはならず、アナ
ログ・デイ、ジタル変換の精度に大きな誤差を生じると
いう欠点がある。
本発明の逐次比較形アナログ・ディジタル変換装置は、
アナログ・スイッチとして用いる電荷再配分局部ディジ
タル・アナログ変換器の容量アレーに接続されている第
1導電形の電界効果トランジスタのチャネル幅対チャネ
ル長の比率と、第2導電形の電界効果トランジスタのチ
ャネル幅対チャネル長の比率とを異ならせ、上記第1導
電形および第2導電形の電界効果トランジスタのトラン
スコンダクタンスを等しくしたという特徴を有している
。
アナログ・スイッチとして用いる電荷再配分局部ディジ
タル・アナログ変換器の容量アレーに接続されている第
1導電形の電界効果トランジスタのチャネル幅対チャネ
ル長の比率と、第2導電形の電界効果トランジスタのチ
ャネル幅対チャネル長の比率とを異ならせ、上記第1導
電形および第2導電形の電界効果トランジスタのトラン
スコンダクタンスを等しくしたという特徴を有している
。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路構成図である。
この図は4ピツ)ADCの場合の電荷再配分形の容量ア
レーを用いた局部DACにおいて、スイッチに相補形M
O3F’ETを用いた場合の部分構成図であるが、アナ
ログ信号入力端子1.第1の参照電圧2.第2の参照電
圧31局部ディジタル・アナログ変換装置のスイッチS
W343 、5W444、制御信号発生回路5.スイッ
チ6、容量C3430,C4440より構成されている
。まず、gmを表わす式を下に示す。
レーを用いた局部DACにおいて、スイッチに相補形M
O3F’ETを用いた場合の部分構成図であるが、アナ
ログ信号入力端子1.第1の参照電圧2.第2の参照電
圧31局部ディジタル・アナログ変換装置のスイッチS
W343 、5W444、制御信号発生回路5.スイッ
チ6、容量C3430,C4440より構成されている
。まず、gmを表わす式を下に示す。
g m = a I n/ a Vo=W/ L ・μ
NC0(V(1−VT) ・・・
0■但し、Wはチャネル幅、Lはチャネル長、μ、はチ
ャネル電子の平均ドリフト移動度、coは単位面積当た
りの絶縁体容量、■oはゲート電圧、■7はしきい電圧
である。α湯式においてC8(V O−Vア)はプロセ
スによって決定する。N型MO3FETのgmをgm(
N)、チャネル幅対チャネル長の比率をW N / L
N 、またP型MO8FETのgmをgm (P)、
チャネル幅対チャネル長の比率をW p / L pと
すると、ここで扱うのはg m (N) αμN ・W
N/ LN ”・QCgm (P)Uμp ・W
p/Lp −C6)の関係であるが、Nチャネル
の平均ドリフト移動度μ、の方がPチャネルの平均ド
リフト移動度μ、に較べて大きく、通常 μ、=2μア ・・・ 0Qの関
係が成立するので、W N / L N = W p
/ L pの場合には gm (N)=2gm (P) ・・・ αη
となり、gm(N)とgm (P)の値を等しくするた
めには、W/Lを変更する必要があるがOQと071式
よりWN/LNとw p / L Pの関係をW N
/ L N = 1 / 2・WP/LPとすることで
、gm(N)とgm (P)の値を等しくすることがで
きる。
NC0(V(1−VT) ・・・
0■但し、Wはチャネル幅、Lはチャネル長、μ、はチ
ャネル電子の平均ドリフト移動度、coは単位面積当た
りの絶縁体容量、■oはゲート電圧、■7はしきい電圧
である。α湯式においてC8(V O−Vア)はプロセ
スによって決定する。N型MO3FETのgmをgm(
N)、チャネル幅対チャネル長の比率をW N / L
N 、またP型MO8FETのgmをgm (P)、
チャネル幅対チャネル長の比率をW p / L pと
すると、ここで扱うのはg m (N) αμN ・W
N/ LN ”・QCgm (P)Uμp ・W
p/Lp −C6)の関係であるが、Nチャネル
の平均ドリフト移動度μ、の方がPチャネルの平均ド
リフト移動度μ、に較べて大きく、通常 μ、=2μア ・・・ 0Qの関
係が成立するので、W N / L N = W p
/ L pの場合には gm (N)=2gm (P) ・・・ αη
となり、gm(N)とgm (P)の値を等しくするた
めには、W/Lを変更する必要があるがOQと071式
よりWN/LNとw p / L Pの関係をW N
/ L N = 1 / 2・WP/LPとすることで
、gm(N)とgm (P)の値を等しくすることがで
きる。
第1図において局部DACの動作は既に述べている。こ
こでは局部DACの容量アレーに接続されているスイッ
チ43.44のgmについて場合分けをして説明する。
こでは局部DACの容量アレーに接続されているスイッ
チ43.44のgmについて場合分けをして説明する。
アナログ信号入力vrN1を5V、OV、2.5Vと3
つの場合を考えて、第1の参照電圧■、l+2を5V、
第2の参照電圧vR−3をOVとする。まず、アナログ
信号入力V、N1が5vでサンプリングされた場合、M
SB比較時には、ゲート入力となる制御信号発生回路5
の信号がスイッチ433とスイッチ442のN型MO8
FET側で0■→5vSP型MO8FET側で5■→O
vと変化して、スイッチ433とスイッチ442が○N
するが、この時スイッチ433ではN型MO8FETが
V Ds = 5 V 、 V as = 5 Vと完
全にオンしており、P型のMOSFETもVDS=−5
V、Vos=−5Vと完全にオンしているのに対して、
スイッチ442ではN型MO8FETがVDs=OV、
Vos=OVと完全Et7しており、P型MO8FET
もV’n5=OV、Vos” 5VとP型MO8FE
Tのみのgmでオンしている。ここで、P型のMOSF
ETのgm (P)を基準としてgm (P)=gmと
考えるとa′?)式および上述よ弘スイッチ4330g
m (433)、スイッチ442のgm(442)は gm (433)=gm (N)+gm (P)=2g
m ・・・ 0秒gm (4
42) =gm (P) =gm−Qlと表せる。次に
アナログ信号人力V工N1がo■でサンプリングされた
場合、IViSB比較時には、ゲート入力となる制御信
号発生回路5の信号がスイッ−)433とスイッチ44
2のN型MO8FET側テOV →5 V、P型MO8
FET側で5v→0■と変化してスイッチ433とスイ
ッチ442が導通するが、この時スイッチ433ではN
型MO8FETがV Ds= OV 、 V os =
5 VとN型MO8FETのみのgmでオンしており
、P型MO8FETがvD、= o v、 vo、=
o vと完全にオフしているのに対して、スイッチ44
2ではN型MO8FETがvDS= 5 V 、 V
os = 5 Vと完全にオンしており、P型MO8F
ETもVDs= 5V。
つの場合を考えて、第1の参照電圧■、l+2を5V、
第2の参照電圧vR−3をOVとする。まず、アナログ
信号入力V、N1が5vでサンプリングされた場合、M
SB比較時には、ゲート入力となる制御信号発生回路5
の信号がスイッチ433とスイッチ442のN型MO8
FET側で0■→5vSP型MO8FET側で5■→O
vと変化して、スイッチ433とスイッチ442が○N
するが、この時スイッチ433ではN型MO8FETが
V Ds = 5 V 、 V as = 5 Vと完
全にオンしており、P型のMOSFETもVDS=−5
V、Vos=−5Vと完全にオンしているのに対して、
スイッチ442ではN型MO8FETがVDs=OV、
Vos=OVと完全Et7しており、P型MO8FET
もV’n5=OV、Vos” 5VとP型MO8FE
Tのみのgmでオンしている。ここで、P型のMOSF
ETのgm (P)を基準としてgm (P)=gmと
考えるとa′?)式および上述よ弘スイッチ4330g
m (433)、スイッチ442のgm(442)は gm (433)=gm (N)+gm (P)=2g
m ・・・ 0秒gm (4
42) =gm (P) =gm−Qlと表せる。次に
アナログ信号人力V工N1がo■でサンプリングされた
場合、IViSB比較時には、ゲート入力となる制御信
号発生回路5の信号がスイッ−)433とスイッチ44
2のN型MO8FET側テOV →5 V、P型MO8
FET側で5v→0■と変化してスイッチ433とスイ
ッチ442が導通するが、この時スイッチ433ではN
型MO8FETがV Ds= OV 、 V os =
5 VとN型MO8FETのみのgmでオンしており
、P型MO8FETがvD、= o v、 vo、=
o vと完全にオフしているのに対して、スイッチ44
2ではN型MO8FETがvDS= 5 V 、 V
os = 5 Vと完全にオンしており、P型MO8F
ETもVDs= 5V。
V、、=−5Vと完全にオンしている。P型MO8FE
Tのgm (P)を基準として考えると07)式および
上記より、スイッチ433のgm(433)、スイッチ
442のgm(442)は gm (433) =gm (N) =gm−G!(I
tgm (442) =gm (N) 十gm (P)
=2gm ・・・ (2I)
と表せる。最後にアナログ信号人力V工N1が2.5V
でサンプリングされた場合、MSB比較時には、前述と
同様にしてスイッチ433とスイッチ442が導通する
が、この時スイッチ433ではN型MO8FETがVD
S = 2.5 V 、 Vos =2.5vとオンし
ており、P型MO8FETもVns =2.5 V 、
V os ”” 2.5とオンしているのに対し、
スイッチ442でもN型MO8FETがVDS= 2.
5 、 Vos = 2.5とオンしており、P型MO
8FETもVD8= −2,5V、 Vo、= −2,
5Vとオンしている。スイッチ433のgm、(433
)およびスイッチ442のgm(442)を前述と同様
にして表わすと、 gm (433) =gm (N) 十gm (P)
−2gm’ ・・・ (221g
m (442)=gm (N)+gm (P)=2gm
’ ・・・ (2のとなる。但し
、gm’はV。s=2.5の時もトランスコンダクタン
スである。以下28B比較時も同様にして考えていくと
、容量アレーの共通接続端子L13の電位■1を理論値
に近づけるために、各場合においてgm(433)とg
m(442)の差を小さくするには、前述したごとくN
型MO8FETのgm(N)をほぼ1/2にすればよく
、実際には04)式よりN型MO8FETのチャネル幅
対チャネル長の比率W N / L Nを1/2にすれ
ばよい。
Tのgm (P)を基準として考えると07)式および
上記より、スイッチ433のgm(433)、スイッチ
442のgm(442)は gm (433) =gm (N) =gm−G!(I
tgm (442) =gm (N) 十gm (P)
=2gm ・・・ (2I)
と表せる。最後にアナログ信号人力V工N1が2.5V
でサンプリングされた場合、MSB比較時には、前述と
同様にしてスイッチ433とスイッチ442が導通する
が、この時スイッチ433ではN型MO8FETがVD
S = 2.5 V 、 Vos =2.5vとオンし
ており、P型MO8FETもVns =2.5 V 、
V os ”” 2.5とオンしているのに対し、
スイッチ442でもN型MO8FETがVDS= 2.
5 、 Vos = 2.5とオンしており、P型MO
8FETもVD8= −2,5V、 Vo、= −2,
5Vとオンしている。スイッチ433のgm、(433
)およびスイッチ442のgm(442)を前述と同様
にして表わすと、 gm (433) =gm (N) 十gm (P)
−2gm’ ・・・ (221g
m (442)=gm (N)+gm (P)=2gm
’ ・・・ (2のとなる。但し
、gm’はV。s=2.5の時もトランスコンダクタン
スである。以下28B比較時も同様にして考えていくと
、容量アレーの共通接続端子L13の電位■1を理論値
に近づけるために、各場合においてgm(433)とg
m(442)の差を小さくするには、前述したごとくN
型MO8FETのgm(N)をほぼ1/2にすればよく
、実際には04)式よりN型MO8FETのチャネル幅
対チャネル長の比率W N / L Nを1/2にすれ
ばよい。
このようにして、各スイッチのgmが等しくなるように
すれば、スイッチがオンする時間差を小さくでき、容量
アレーに蓄えられる電荷の移動も起こりにくいので、容
量アレーの共通接続端子エエ13の電位■1は理論値を
保ち、アナログ・ディジタル変換の誤差を小さくするこ
とができ、高精度化することが可能である。
すれば、スイッチがオンする時間差を小さくでき、容量
アレーに蓄えられる電荷の移動も起こりにくいので、容
量アレーの共通接続端子エエ13の電位■1は理論値を
保ち、アナログ・ディジタル変換の誤差を小さくするこ
とができ、高精度化することが可能である。
以上説明したように本発明は、逐次比較形のアナログ・
ディジタル変換において、電荷再配分形の容量アレーに
接続されているアナログ・スイッチとして用いているN
型のMO8電界効果トランジスタのチャネル幅対チャネ
ル長の比率WN/LNをP型のMO8電界効果トランジ
スタのチャネル幅対チャネル長の比率w p / L
Pの1/2にして、P型とN型のMO8電界効果トラン
ジスタのgmを等しくすることにより、容量アレーの共
通接続端子の電位を理論値に近い値に保つことができる
ので、サンプル・ホールド回路において標本化したアナ
ログ信号入力の値に変換途中で誤差が生じず、アナログ
・ディジタル変換の精度の向上に関して大きな効果があ
る。
ディジタル変換において、電荷再配分形の容量アレーに
接続されているアナログ・スイッチとして用いているN
型のMO8電界効果トランジスタのチャネル幅対チャネ
ル長の比率WN/LNをP型のMO8電界効果トランジ
スタのチャネル幅対チャネル長の比率w p / L
Pの1/2にして、P型とN型のMO8電界効果トラン
ジスタのgmを等しくすることにより、容量アレーの共
通接続端子の電位を理論値に近い値に保つことができる
ので、サンプル・ホールド回路において標本化したアナ
ログ信号入力の値に変換途中で誤差が生じず、アナログ
・ディジタル変換の精度の向上に関して大きな効果があ
る。
第1図は、本発明の一実施例の構成を示すブロック図で
、第2図は従来の逐次比較形アナログ・ディジタル変換
装置の構成を示すブロック図、第3図は、従来の逐次比
較形アナログ・ディジタル変換装置における局部ディジ
タル変換回路に電荷再配分形の容量アレーを用いた回路
構成を示すブロック図である。 l・・・・・・アナログ信号入力端子、2・・・・・・
第1の参照電圧、3・・・・・・第2の参照電圧、4・
・・・・・局部ディジタル・アナログ変換装置、訃・・
・・・制御信号発生回路、7・・・・・・サンプル・ホ
ールド回路、8・・団・比較回路、9・・・・・・逐次
近似レジスタ、1o・・川・ディジタル信号出力端子、
11・・・・・・基準電位発生回路、I2・・・・・・
中点電位、13・・・・・・比較回路の反転入力、6.
40〜44,401〜403’、411〜413.42
1〜423,431〜433゜441〜443・・・・
・・スイッチ、400〜440・・・・・・容量。 代理人 弁理士 内 原 音
、第2図は従来の逐次比較形アナログ・ディジタル変換
装置の構成を示すブロック図、第3図は、従来の逐次比
較形アナログ・ディジタル変換装置における局部ディジ
タル変換回路に電荷再配分形の容量アレーを用いた回路
構成を示すブロック図である。 l・・・・・・アナログ信号入力端子、2・・・・・・
第1の参照電圧、3・・・・・・第2の参照電圧、4・
・・・・・局部ディジタル・アナログ変換装置、訃・・
・・・制御信号発生回路、7・・・・・・サンプル・ホ
ールド回路、8・・団・比較回路、9・・・・・・逐次
近似レジスタ、1o・・川・ディジタル信号出力端子、
11・・・・・・基準電位発生回路、I2・・・・・・
中点電位、13・・・・・・比較回路の反転入力、6.
40〜44,401〜403’、411〜413.42
1〜423,431〜433゜441〜443・・・・
・・スイッチ、400〜440・・・・・・容量。 代理人 弁理士 内 原 音
Claims (1)
- 相補形電界効果トランジスタをアナログ・スイッチとし
て用いている電荷再分配形局部ディジタル・アナログ・
変換器を構成要素とした逐次比較形のアナログ・ディジ
タル変換器において、該局部ディジタル・アナログ変換
器の容量列に接続されている第1導電形の電界効果トラ
ンジスタのチャネル幅対チャネル長の比率と、第2導電
形を電界効果トランジスタのチャネル幅対チャネル長の
比率とを異ならせ、該第1導電形および該第2導電形の
電界効果トランジスタのトランスコンダクタンスを等し
くしたことを特徴とするアナログ・ディジタル変換装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62273793A JP2557419B2 (ja) | 1987-10-28 | 1987-10-28 | アナログ・ディジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62273793A JP2557419B2 (ja) | 1987-10-28 | 1987-10-28 | アナログ・ディジタル変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01114215A true JPH01114215A (ja) | 1989-05-02 |
JP2557419B2 JP2557419B2 (ja) | 1996-11-27 |
Family
ID=17532657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62273793A Expired - Fee Related JP2557419B2 (ja) | 1987-10-28 | 1987-10-28 | アナログ・ディジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2557419B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6563449B2 (en) | 2001-06-13 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Successive comparison analog-to-digital converter |
JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
-
1987
- 1987-10-28 JP JP62273793A patent/JP2557419B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6563449B2 (en) | 2001-06-13 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Successive comparison analog-to-digital converter |
JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2557419B2 (ja) | 1996-11-27 |
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