JPH01110773A - Thin-film transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１例えばアクティブマストリクス液晶表示装
置等に用いられる薄膜トランジスタに関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thin film transistor used in, for example, an active matrix liquid crystal display device.
〔従来の技術」
第３図は例えば特公昭６１−２０８８７６号公報に示さ
する従来の薄膜トランジスタを示す断面図であり、図に
おいて、 （１）はガラス基板、Ｃ２）はゲート１１Ｅ
ｆｆ１． ＋３１ｒｉケー ト絶縁膜、（４）はアモル
ファスシリコン１層、（５）はｎ４層、＋６） ｒｉン
ソー゛畦極、（２）ばドレイン電極、（８）はパ７ベー
ション膜、（９）はしや光膜である。[Prior art] Fig. 3 is a cross-sectional view showing a conventional thin film transistor disclosed in, for example, Japanese Patent Publication No. 61-208876. In the figure, (1) is a glass substrate, and C2) is a gate 11E.
ff1. (4) is amorphous silicon single layer, (5) is n4 layer, +6) rinsing electrode, (2) is drain electrode, (8) is passivation film, (9) is It is a shiny film.
次に製造方法について述べる。まずゲート電極（２）を
形成し、ついでゲート絶縁膜＋３）であるシリコン酸化
膜あるいはシリコン窒化膜を形成し、つづいてアモルフ
ァスシリコンｉ層＋４）、アモルファスシリコンｎ４層
１５）全形成し、バター二７グ後、７−ス・ドレインは
極＋ａ） 、 ＋７） ＊ ＃成し、不要のｎ４層をエ
ンチオフする。ざらにパシベー７ヨン！（８）ｋ形１ｆ
ｆｉＬ、Ｌや光膜（９）ｒ形成して完成する。Next, the manufacturing method will be described. First, a gate electrode (2) is formed, then a silicon oxide film or a silicon nitride film which is a gate insulating film +3) is formed, and then an amorphous silicon I layer +4) and an amorphous silicon N4 layer 15) are completely formed. After 7 cycles, the 7-s drain forms the poles +a), +7) *#, etching off the unnecessary n4 layer. Zarani Pashibe 7yon! (8) K type 1f
The film is completed by forming fiL, L and a light film (9)r.
従来の薄膜トランジスタは以上の工うに構成されており
、ソース電極はソース配線を兼ねているために低抵抗材
料を使う必要があり、例えばＵやＡＩ３合金等を用いｔ
場合にはソース電極材料がアモルファス７９３７層＋４
１ 、 ＋５）に拡散し、トランジスタ特性に悪影響を
及ぼすという問題点かあっｔｏこれはドレイン電極につ
いても同様である。Conventional thin film transistors are constructed as described above, and since the source electrode also serves as the source wiring, it is necessary to use a low resistance material, such as U or AI3 alloy.
In this case, the source electrode material is amorphous 7937 layer+4
1, +5) and has a negative effect on transistor characteristics.The same is true for the drain electrode.
この発明ば上記の工つな問題点を解消するためになδれ
たもので、配線抵抗ケ小さくできるとともにトランジス
タ特性に悪影’ｉ＃に及ぼさないようなソース・ドレイ
ン電極を形成できる薄膜トランジスタを得ることを目的
とする。This invention has been devised to solve the above-mentioned difficult problems, and provides a thin film transistor in which wiring resistance can be reduced and source and drain electrodes can be formed that do not adversely affect transistor characteristics. The purpose is to obtain.
この発明に係る薄膜トランジスタに、少なくともその表
面が絶＠物からなる基板上に設けられているゲート電極
と、このゲート電極上に設けられているゲート絶縁膜と
、このゲート絶縁膜上に設けられている半導体ｉ層と、
この半導体ｉ層上に設けらｎでいる半導体ｎ“層と、こ
の半導体ｎ１層上に電極材料を用いて設けられているソ
ース１！極お工びドレイン電極と、上記基板１７Ｃｉ”
！ゲート絶縁膜上に上記電極材料を用いて設けられてい
るソース（ドレイン）配線第１層と、このソース（トレ
イン〕配線第１層上に上記電極材料層ｆ）電気抵抗の小
さい配線材料を用いＣ設けられているソース（ドレイン
）配線第２層とを備えたものである。A thin film transistor according to the present invention includes a gate electrode provided on a substrate at least whose surface is made of an essential material, a gate insulating film provided on the gate electrode, and a gate insulating film provided on the gate insulating film. a semiconductor i-layer,
A semiconductor n" layer provided on this semiconductor i layer, a source 1! extremely fabricated drain electrode provided on this semiconductor n1 layer using an electrode material, and the substrate 17Ci"
! A first layer of source (drain) wiring is provided on the gate insulating film using the above electrode material, and the above electrode material layer f is provided on the first layer of source (train) wiring using a wiring material with low electrical resistance. A second layer of source (drain) wiring is provided.
この発明における薄膜トランジスタでぼ、ソース（ドレ
イン）配＠會２層構造とじｔので、第１層ｔ゛トランジ
スタ特性に悪影４１ｆ−及ぼさない電極材料で形成し％
第２層を電気抵抗の小さい配線材料で形成することがで
き、配線抵抗が小さく、しかもトランジスタ特性への悪
影響も防止できる。Since the thin film transistor in this invention has a two-layer structure for the source (drain) arrangement, the first layer t is made of an electrode material that does not have an adverse effect on the transistor characteristics.
The second layer can be formed of a wiring material with low electrical resistance, the wiring resistance is low, and an adverse effect on transistor characteristics can be prevented.
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による薄膜トランジスタ？示す
断面図である。図において、αＱＩＩ′ｉソース配線第
１層配線第１ン、Ｏυ線第２層である。An embodiment of the present invention will be described below with reference to the drawings. 1st
Is the figure a thin film transistor according to an embodiment of this invention? FIG. In the figure, the αQII′i source wiring is the first layer wiring, and the Oυ line is the second layer.
この薄膜トランジスター、ガラス基板１１１上に形成さ
れたゲート電極（２）上にゲート絶縁膜（３）と半導体
ｉ １６ 例ｊＬばアモルファスシリコ７１層（４）と
半導体ｎ′″層例えばアモルファスシリコンｎ＋層ｆ５
１とが積層されている。アモルファスンリコンｉ 層（
４） トｎ”／１ｆ５’ｌ ト’にエノナング後、まス
、ソース・ドレイン電極材料として半導体層に拡散して
悪影響金与えにクイ、例えばＣｒ 、 ’ｌ’ｉ 、
Ｔａ 、 Ｍｏ 、 ＷＳｉ２ 、 ＭｏＳｉ２などを
堆積し、次にソース配線材料として電極材料層り電気抵
抗の小ざい１例えば％Ａ召、 Ａｌ１ Ｓｔ金合金Ａ
＃−８ｉ−Ｃｕ合金等を堆積する。This thin film transistor has a gate insulating film (3) and a semiconductor layer (4) on a gate electrode (2) formed on a glass substrate 111. For example, an amorphous silicon 71 layer (4) and a semiconductor n''' layer, such as an amorphous silicon n+ layer. f5
1 are stacked. Amorphous silicon i layer (
4) After enoning to tn''/1f5'l, metals such as Cr, 'l'i,
Deposit Ta, Mo, WSi2, MoSi2, etc., and then layer an electrode material as a source wiring material.
#-8i-Cu alloy etc. is deposited.
次に、ソース配媛材料τ配線部Ｖこ残る工うにバターニ
ングし−〔ソース配線第２層αυを得、さらにソース・
ドレイン電極材料ケ配線部及び電極部に残るようバター
ニングしてソース・ドレイン電極＋６） 、 （７）お
よびソース配線第１層（１０を得る。その後／Ｆ 要す
ｎ”層１５）ｋエンチオフシ、ハシベーション膜（８）
、しや光膜（９）を形成する。Next, the source wiring material τ wiring portion V is patterned to obtain the second layer αυ of the source wiring, and the source wiring portion V is patterned.
The drain electrode material is buttered so as to remain in the wiring part and the electrode part to obtain the source/drain electrode +6), (7) and the first layer (10) of the source wiring.After that, /F required n'' layer 15) k etching off, Hasivation film (8)
, forming a shimmering film (9).
このように、ソース・ドレイン電極材料を堆積後、ソー
ス配線材料ケ堆積し、トランジスタ部のｎ４層（５）等
に直接Ａ−！３やＡ−ｅ合金などのソース配線材料全堆
積することがないので、ソース配線材料が半導体層＋４
１ 、 （５）に拡散してトランジスタ特性に悪影ｆ＃
を与えにりく、ソース配線材料としては電気抵抗の低い
材料を目出に選ぶことができる。In this way, after depositing the source/drain electrode material, the source wiring material is deposited, and the A-! Since the source wiring material such as 3 or A-e alloy is not completely deposited, the source wiring material is the semiconductor layer + 4
1, (5) and adversely affects transistor characteristics f#
Therefore, a material with low electrical resistance can be selected as the source wiring material.
また、ソース電極（６）およびドレイン電極（２）は電
極材料層のみで構成されており、配線材料層？堆積し７
？ｌ−２層構造とぽなっていないので、を極材料層の膜
厚ぽ第３図に示す従来例と同根ｆ「にできるっ第２図は
この発明の他の実施例による薄膜トランジスタを示す断
面図であり、この例ではドレイ７配線がドレイン配線第
１層０ダとドレイン配線第２層Ｑ３との２層構造となっ
ている。製造方法ば、ガラス基板〔１）上にゲート電極
（２１を形成後、ケート絶縁膜＋３）および半導体ｉ層
（４）？形成し、半導体ｉ４ ＋４１ ｉバターニング
・エツチングして絶縁膜ｌ膜（８） ’に形成シ、ソー
ス・ドレイン電極コンタクトホ−ルを形成する。次に、
牛導体ｎ＋層（５）１ ソース・ドレイン１１Ｌ極材
料、２工び配線材料を順に堆積し、配線材料全パターニ
ング・エツチングしてドレイン配線第２層０口慣、さら
にソース・ドレイノミ極材料２ ハタ一部／グ・エツチ
ングしてソース電極（６）２工びドＶ１ン電極（１）ヲ
得る。最後にｎ４層の不要部分をエンチングオフして完
成する。この実施例でも、ドレイン配線第２層（至）の
配線材料が半導体層＋４） 、 １５）ＩＣ拡散してト
ランジスタ特性に悪影響？与えにくり、ドレイン配線材
料として！気抵抗の小さい材料金目由に選ぶことができ
る。In addition, the source electrode (6) and the drain electrode (2) are composed of only an electrode material layer, and are composed of a wiring material layer? piled up 7
? 1-2 layer structure, the thickness of the polar material layer can be the same as that of the conventional example shown in FIG. 3. In this example, the drain 7 wiring has a two-layer structure consisting of the first drain wiring layer 0da and the drain wiring second layer Q3. After forming the gate insulating film +3) and the semiconductor i layer (4)?, the semiconductor i4 +41 i patterning and etching are performed to form the insulating film l film (8)', and source/drain electrode contact holes are formed. form. Then,
Conductor n+ layer (5) 1 Source/drain 11L pole material and 2-layer wiring material are deposited in order, all wiring materials are patterned and etched, drain wiring 2nd layer is deposited, and source/drain chisel pole material 2 layers are deposited. A portion of the source electrode (6) and a source electrode (6) and a source electrode (1) are obtained. Finally, unnecessary portions of the n4 layer are etched off to complete the process. In this example as well, the wiring material of the drain wiring second layer (toward) is diffused into the semiconductor layer +4), 15) Does it have an adverse effect on transistor characteristics due to IC diffusion? As a drain wiring material! Materials with low air resistance can be selected based on financial considerations.
以上のように、この発明によれば、少なくともその表面
が絶＠物からなる基板上に設けら几ているゲート電極と
、このゲート電極上に設けられるゲート絶縁膜と、この
ゲート絶縁膜上に設けられている半導体ｉ層と、この半
導体１層上に設けられている半導体ｎ“層と、この半導
体ｎ◆層上に電極材料ケ用いて設けら几ているソース電
極およびドレイ／ｖＬ極と、上記基板またはゲート絶縁
膜上に上記電極材料を用いて設けられているソース（ド
レイン）配線第１層と、このソース（ドレイン）配線第
１ノー上に上記電極材料工り電気抵抗の小さい配線材料
を用いて設けられているソース（ドレイン）配線第２層
とを備えたので、トランジスタ特性に良好で、しかも配
線抵抗も小さい４膜トランジスタが得られる効果がある
。As described above, according to the present invention, there is provided a gate electrode provided on a substrate at least whose surface is made of an essential material, a gate insulating film provided on the gate electrode, and a gate insulating film provided on the gate insulating film. A semiconductor i-layer provided, a semiconductor n" layer provided on this semiconductor 1 layer, and a source electrode and a drain/vL pole provided on this semiconductor n◆ layer using an electrode material. , a first layer of source (drain) wiring provided on the substrate or gate insulating film using the electrode material, and a wiring with low electrical resistance made of the electrode material on the first layer of the source (drain) wiring. Since the second layer of source (drain) wiring is provided using a material, it is possible to obtain a four-film transistor with good transistor characteristics and low wiring resistance.
第１図はこの発明の一実施例による薄膜トランジスタを
示す断面図、第２図ｔまこの発明の他の実施例による薄
膜トラ７ジスダｒ示す断面図、第３図は従来の薄膜トラ
ンジスタを示す断面図である。
図において、（１）はガラス基板、＋２）はゲート１！
極。
＋３）はゲート絶縁膜、＋４）ｒｔアモルファイシリコ
ン１７ｍ、１６１ｔｉアモルファスシリコンｎ”／ｆｆ
１． ＋６）はソース′鑞極、（１）はトレ−１フ′也
極、１ｇ） ｒＪ：バンシベーンヨン膜、＋９３ｄＬや
光膜、ｕｌはソース配嫉’＋ｌ！ １層、θυはソース
配線第２層、９４にドレイン配置ｉ！１１ｇ ｔ ｔｄ
、 Ｃ１３はドレイン配Ｓ第２層である。
なお、各図中同一符号は同一、または相当部分を示す。FIG. 1 is a sectional view showing a thin film transistor according to an embodiment of the present invention, FIG. 2 is a sectional view showing a thin film transistor according to another embodiment of the invention, and FIG. 3 is a sectional view showing a conventional thin film transistor. It is. In the figure, (1) is the glass substrate, +2) is the gate 1!
very. +3) is gate insulating film, +4) rt amorphous silicon 17m, 161ti amorphous silicon n”/ff
1. +6) is the source electrode, (1) is the tray 1f electrode, 1g) rJ is the vanishing film, +93dL is the light film, and ul is the source electrode +l! 1st layer, θυ is the source wiring 2nd layer, 94 is the drain arrangement i! 11g t td
, C13 is the second drain layer S. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (3)
けられているゲート電極と、このゲート電極上に設けら
れているゲート絶縁膜と、このゲート絶縁膜上に設けら
れている半導体ｉ層と、この半導体ｉ層上に設けられて
いる半導体ｎ＾＋層と、この半導体ｎ＾＋層上に電極材
料を用いて設けられているソース電極およびドレイン電
極と、上記基板またはゲート絶縁膜上に上記電極材料を
用いて設けられているソース（ドレイン）配線第１層と
、このソース（ドレイン）配線第１層上に上記電極材料
より電気抵抗の小さい配線材料を用いて設けられている
ソース（ドレイン）配線第２層とを備える薄膜トランジ
スタ。(1) A gate electrode provided on a substrate at least whose surface is made of an insulating material, a gate insulating film provided on this gate electrode, and a semiconductor i-layer provided on this gate insulating film. , a semiconductor n^+ layer provided on this semiconductor i layer, a source electrode and a drain electrode provided on this semiconductor n^+ layer using an electrode material, and a semiconductor n^+ layer provided on the above substrate or gate insulating film. A first layer of source (drain) wiring provided using the above electrode material, and a source (drain) wiring provided on the first layer of source (drain) wiring using a wiring material having a lower electrical resistance than the above electrode material. (drain) wiring second layer.
２、およびＭｏＳｉ＿２のうちの少なくとも一種である
特許請求の範囲第１項記載の薄膜トランジスタ。(2) Electrode materials are Cr, Ti, Ta, Mo, WSi_
2. The thin film transistor according to claim 1, which is at least one of MoSi_2.
−Ｓｉ−Ｃｕ合金のうちの一種である特許請求の範囲第
１項または第２項記載の薄膜トランジスタ。(3) Wiring materials include Al, Al-Si alloy, and Al
-The thin film transistor according to claim 1 or 2, which is a type of Si-Cu alloy.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26891687A JPH01110773A (en) | 1987-10-23 | 1987-10-23 | Thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26891687A JPH01110773A (en) | 1987-10-23 | 1987-10-23 | Thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110773A true JPH01110773A (en) | 1989-04-27 |
Family
ID=17465057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26891687A Pending JPH01110773A (en) | 1987-10-23 | 1987-10-23 | Thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110773A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014091959A1 (en) * | 2012-12-10 | 2014-06-19 | シャープ株式会社 | Semiconductor device and production method therefor |
-
1987
- 1987-10-23 JP JP26891687A patent/JPH01110773A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014091959A1 (en) * | 2012-12-10 | 2014-06-19 | シャープ株式会社 | Semiconductor device and production method therefor |
| TWI567949B (en) * | 2012-12-10 | 2017-01-21 | 夏普股份有限公司 | Semiconductor device and manufacturing method thereof |
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