JPH01109817A - Selector circuit - Google Patents
Selector circuitInfo
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- JPH01109817A JPH01109817A JP26731687A JP26731687A JPH01109817A JP H01109817 A JPH01109817 A JP H01109817A JP 26731687 A JP26731687 A JP 26731687A JP 26731687 A JP26731687 A JP 26731687A JP H01109817 A JPH01109817 A JP H01109817A
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Abstract
Description
【発明の詳細な説明】
（１）産業上の利用分野
本発明は、複数のデジタル入力信号から一入力を選択し
て出力するセレクタ回路に間する。DETAILED DESCRIPTION OF THE INVENTION (1) Industrial Field of Application The present invention relates to a selector circuit that selects and outputs one input from a plurality of digital input signals.
（２）従来の技術
従来より、複数のデジタル入力信号から一入力を選択し
て出力するセレクタ回路が用いられており、例えば２つ
のデジタル入力信号から一入力を選択して出力するセレ
クタ回路は、第２図に示すように構成される。(2) Prior art Selector circuits that select one input from a plurality of digital input signals and output it have been used in the past. For example, a selector circuit that selects one input from two digital input signals and outputs it is as follows: It is constructed as shown in FIG.
第２図において、入力端子ｌおよび入力端子２には２値
デジタル信号が供給される。入力端子１および入力端子
２に供給された２値デジタル信号は、それぞれ２人力ア
ンドゲート５およびアンドゲート６に一方の入力として
供給される。アンドゲート５およびアンドゲート６の出
力は、オアゲ−）１１で論理和を取られた後に、バッフ
ァ回路１２を介して出力端子１０より出力される。In FIG. 2, input terminals 1 and 2 are supplied with binary digital signals. The binary digital signals supplied to input terminal 1 and input terminal 2 are supplied as one input to two-manual AND gate 5 and AND gate 6, respectively. The outputs of the AND gates 5 and 6 are logically summed by an OR gate 11 and then output from an output terminal 10 via a buffer circuit 12.
入力端子３には、２値デジタル信号がセレクト信号とし
て供給される。セレクト信号は、アンドゲート５にはイ
ンバーター４で反転した後に供給され、またアンドゲー
ト６には２人力の一方の人力としてそのまま供給される
。従って、セレクト信号がローレベルのときには、入力
端子ｌに供給される２値デジタル信号がアンドゲート５
を通過して出力端子１０から出力される。また、セレク
ト信号がハイレベルのときには、入力端子２に供給され
る２値デジタル信号がアンドゲート６を通過して出力端
子１０から出力される。A binary digital signal is supplied to the input terminal 3 as a select signal. The select signal is supplied to the AND gate 5 after being inverted by an inverter 4, and is supplied to the AND gate 6 as it is as one of the two manual inputs. Therefore, when the select signal is at low level, the binary digital signal supplied to the input terminal l is output to the AND gate 5.
It passes through and is output from the output terminal 10. Further, when the select signal is at a high level, the binary digital signal supplied to the input terminal 2 passes through the AND gate 6 and is output from the output terminal 10.
このようにして、２つのデジタル入力信号から一入力を
選択して出力するようにしている。In this way, one input is selected from two digital input signals and output.
（３）発明が解決しようとする問題点
この第２図に示す従来の回路では、オアゲート１１とバ
ッファ回路１２の２つの部品を必要とし、部品点数がそ
れだけ多くなる不都合がある。また出力端子１０は、必
ず出力端子として用いなければならず、他に入力端子が
必要な場合には、入力端子を別途に設けなければならず
、それだけ端子数が多くなるという問題点がある。(3) Problems to be Solved by the Invention The conventional circuit shown in FIG. 2 requires two components, the OR gate 11 and the buffer circuit 12, and has the disadvantage of increasing the number of components accordingly. Further, the output terminal 10 must be used as an output terminal, and if other input terminals are required, input terminals must be provided separately, resulting in a problem that the number of terminals increases accordingly.
（４）問題点を解決するための手段
本発明は、上記の点に鑑みてなされたもので、部品点数
および端子数の削減を目的とし、この目的を達成するた
めに、複数のデジタル入力信号からゲート回路によって
一入力を選択して出力するセレクタ回路において、ゲー
ト回路の出力を３ステート出力バッファ回路を介して出
力するように構成されている。(4) Means for Solving the Problems The present invention has been made in view of the above points, and aims to reduce the number of parts and terminals. A selector circuit which selects and outputs one input using a gate circuit is configured to output the output of the gate circuit via a three-state output buffer circuit.
（５）作用
この構成において、３ステート出力バッファ回路が従来
のオアゲートとバッファ回路の役割を果たすことで、部
品点数の削減を図ると共に、３ステート出力バッファ回
路をオーブン状態とすることによって出力端子を入力端
子としても兼用できるようにして、端子数の削減をも図
るようにしている。(5) Effect In this configuration, the 3-state output buffer circuit plays the role of the conventional OR gate and buffer circuit, thereby reducing the number of parts, and by placing the 3-state output buffer circuit in an oven state, the output terminal can be It is designed so that it can also be used as an input terminal, thereby reducing the number of terminals.
（６）実施例 以下、本発明を図面に基づいて説明する。(6) Examples Hereinafter, the present invention will be explained based on the drawings.
第１図は、本発明によるセレクタ回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing one embodiment of a selector circuit according to the present invention.
第１図において、入力端子ｌおよび入力端子２には２値
デジタル信号が供給される。入力端子ｌおよび入力端子
２に供給された２値デジタル信号は、それぞれ２人力ア
ンドゲート５およびアンドゲート６に一方の入力として
供給される。アンドゲート５の出力は、３ステート出力
バッファ回路７を介して出力端子１０より出力される。In FIG. 1, input terminals 1 and 2 are supplied with binary digital signals. The binary digital signals supplied to input terminal 1 and input terminal 2 are supplied as one input to two-manual AND gate 5 and AND gate 6, respectively. The output of the AND gate 5 is output from the output terminal 10 via the 3-state output buffer circuit 7.
また、アンドゲート６の出力は、動作状態を制御する制
御信号７ａとして、３ステート出力バッファ回路７に供
給される。Further, the output of the AND gate 6 is supplied to the three-state output buffer circuit 7 as a control signal 7a for controlling the operating state.
３ステート出力バッファ回′ｌＢ７は、制御信号７ａが
ハイレベルのときにはハイインピーダンス（３ステート
出力バッファ回路７の出力端子がオーブンの状態）とな
り、制御信号７ａがローレベルのときには導通状態とな
る３ステート出力バッファ回路である。The 3-state output buffer circuit 'lB7 becomes a high impedance state (the output terminal of the 3-state output buffer circuit 7 is in an oven state) when the control signal 7a is at a high level, and becomes a conductive state when the control signal 7a is at a low level. This is an output buffer circuit.
３ステート出力バッファ回路７の出力端子は、抵抗９に
よって電源電圧にプルアップされている。The output terminal of the three-state output buffer circuit 7 is pulled up to the power supply voltage by a resistor 9.
従って、制御信号７ａがハイレベルの場合に、３ステー
ト出力バッファ回路７がハイインピーダンス（３ステー
ト出力バッファ回路７の出力端子がオーブンの状態）と
なったときには、抵抗９の働きによって出力端子１０か
らはハイレベルの信号が出力される。また、制御信号７
ａがローレベルの場合に、３ステート出力バッファ回路
７が導通状態となったときには、アンドゲート５の出力
が出力端子１０から出力される。Therefore, when the control signal 7a is at a high level and the 3-state output buffer circuit 7 becomes high impedance (the output terminal of the 3-state output buffer circuit 7 is in an oven state), the output terminal 10 is A high level signal is output. In addition, the control signal 7
When a is at a low level and the 3-state output buffer circuit 7 becomes conductive, the output of the AND gate 5 is output from the output terminal 10.
入力端子３には、２値デジタル信号がセレクト信号とし
て供給される。セレクト信号は、アンドゲート５にはイ
ンバーター４で反転した後に供給され、またアンドゲー
ト６には２人力の一方の人力としてそのまま供給される
。A binary digital signal is supplied to the input terminal 3 as a select signal. The select signal is supplied to the AND gate 5 after being inverted by an inverter 4, and is supplied to the AND gate 6 as it is as one of the two manual inputs.
次に動作について説明する。Next, the operation will be explained.
セレクト信号がローレベルのときには、入力端子１に供
給される２値デジタル信号がアンドゲート５および３ス
テート出力バッファ回路７を通過して出力端子１０から
出力される。このとき、３ステート出力バッファ回′ｌ
Ｂ７に供給される制御信号７ａ、即ちアンドゲート６の
出力は、ローレベルであり、３ステート出力バッファ回
路７が導通状態となることからアンドゲート５の出力が
３ステート出力バッファ回路７を通過して出力端子ｌＯ
から出力されることになる。When the select signal is at a low level, the binary digital signal supplied to the input terminal 1 passes through the AND gate 5 and the 3-state output buffer circuit 7 and is output from the output terminal 10. At this time, the 3-state output buffer circuit 'l
The control signal 7a supplied to B7, that is, the output of the AND gate 6, is at a low level, and the 3-state output buffer circuit 7 becomes conductive, so the output of the AND gate 5 passes through the 3-state output buffer circuit 7. output terminal lO
will be output from.
セレクト信号がハイレベルのときには、入力端子２に供
給される２値デジタル信号がアンドゲート６を通過して
３ステート出力バッファ回路７に制御信号７ａとして供
給される。セレクト信号がハイレベルのときには、アン
ドゲート５の出力は必ずローレベルとなっている。When the select signal is at a high level, the binary digital signal supplied to the input terminal 2 passes through the AND gate 6 and is supplied to the 3-state output buffer circuit 7 as a control signal 7a. When the select signal is at high level, the output of AND gate 5 is always at low level.
このとき、アンドゲート６の出力、即ち入力端子２に供
給される２値デジタル信号がハイレベルの場合には、３
ステート出力バッファ回路７がハイインピーダンスとな
り抵抗９の働きによって出力端子１０からはハイレベル
の信号が出力される。At this time, if the output of the AND gate 6, that is, the binary digital signal supplied to the input terminal 2 is at a high level, 3
The state output buffer circuit 7 becomes high impedance and a high level signal is output from the output terminal 10 due to the action of the resistor 9.
アンドゲート６の出力、即ち入力端子２に供給される２
値デジタル信号がローレベルの場合には３ステート出力
バッファ回路７が導通状態となり、ローレベルとなって
いるアンドゲート５の出力が３ステート出力バッファ回
路７を介して出力端子１０から出力される。2 supplied to the output of AND gate 6, i.e. input terminal 2
When the value digital signal is at a low level, the 3-state output buffer circuit 7 becomes conductive, and the low-level output of the AND gate 5 is output from the output terminal 10 via the 3-state output buffer circuit 7.
このようにして、入力端子ｌおよび入力端子２に供給さ
れる２つのデジタル入力信号から、入力端子３に供給さ
れるセレクト信号によって一入力を選択して、出力端子
１０より出力するようにしている。In this way, one input is selected from the two digital input signals supplied to input terminal 1 and input terminal 2 by the select signal supplied to input terminal 3, and outputted from output terminal 10. .
更に、制御信号７ａがハイレベルの場合に、３ステート
出力バッファ回路７がハイインピーダンス（３ステート
出力バッファ回路７の出力端子がオーブンの状態）とな
ったときには、出力端子１０を入力端子として用いるこ
とができる。即ち、３ステート出力バッファ回路７の出
力端子がオーブンの状態となることから、アンドゲート
５およびアンドゲート６の出力が出力端子１０の出力に
影響を与えることがなく、逆に出力端子１０に供給され
る信号がアンドゲート５およびアンドゲート６に影響を
与えることがない。この出力端子１０を入力端子として
使用する状態は、入力端子２に供給される２つのデジタ
ル入力信号と、入力端子３に供給されるセレクト信号を
共にハイレベルとすることによって作ることができる。Furthermore, when the control signal 7a is at a high level and the 3-state output buffer circuit 7 becomes high impedance (the output terminal of the 3-state output buffer circuit 7 is in an oven state), the output terminal 10 can be used as an input terminal. Can be done. That is, since the output terminal of the 3-state output buffer circuit 7 is in the oven state, the outputs of the AND gates 5 and 6 do not affect the output of the output terminal 10, and conversely, the outputs of the AND gates 5 and 6 are supplied to the output terminal 10. The input signal does not affect AND gate 5 and AND gate 6. The state in which the output terminal 10 is used as an input terminal can be created by setting both the two digital input signals supplied to the input terminal 2 and the select signal supplied to the input terminal 3 to a high level.
以上、本発明を実施例により説明したが、本発明の技術
的思想によれば、１々の変形が可能である。例えば、上
述した実施例では、２つのデジタル入力信号から一入力
を選択して出力するようにしたが、３つ以上のデジタル
入力信号から一入力を選択して出力するようにすること
も可能である。Although the present invention has been described above with reference to embodiments, various modifications are possible according to the technical idea of the present invention. For example, in the embodiment described above, one input is selected from two digital input signals and outputted, but it is also possible to select one input from three or more digital input signals and output. be.
（７）発明の効果
以上で説明したように、本発明は、複数のデジタル入力
信号からゲート回路によって一入力を選択して出力する
セレクタ回路において、ゲート回路の出力を３ステート
出力バッファ回路を介して出力するように構成されてい
る。(7) Effects of the Invention As explained above, the present invention provides a selector circuit in which a gate circuit selects and outputs one input from a plurality of digital input signals, in which the output of the gate circuit is sent through a 3-state output buffer circuit. It is configured to output as follows.
この構成において、３ステート出力バッファ回路が従来
のオアゲートとバッファ回路の役割を果たすことで、部
品点数の削減を図ることが可能となると共に、３ステー
ト出力バッファ回路をオーブン状態とすることによって
出力端子を入力端子としても兼用できるようにして、端
子数の削減をも図ることが可能となる。In this configuration, the 3-state output buffer circuit plays the role of the conventional OR gate and buffer circuit, making it possible to reduce the number of parts. It is also possible to reduce the number of terminals by making it possible to also use it as an input terminal.
第１図は、本発明によるセレクタ回路の一実施例を示す
ブロック図、
第２図は、従来のセレクタ回路を示すブロック図である
。
１・・・・入力端子
２・・・・入力端子
３・・・・入力端子
４・壷・Ｑインバーター
５・・・・アンドゲート
６・・・・アンドゲート
７・・・・３ステート出力バッファ回路８・・・・バッ
ファ回路
９・・・・プルアップ抵抗
１０・・・・出力端子
特許出願人 日本電気ホームエレク
トロニクス株式会社
代理人 弁理士 山 １）武 樹FIG. 1 is a block diagram showing an embodiment of a selector circuit according to the present invention, and FIG. 2 is a block diagram showing a conventional selector circuit. 1... Input terminal 2... Input terminal 3... Input terminal 4, pot, Q inverter 5... AND gate 6... AND gate 7... 3-state output buffer Circuit 8...Buffer circuit 9...Pull-up resistor 10...Output terminal Patent applicant NEC Home Electronics Co., Ltd. Agent Patent attorney Yama 1) Itsuki Take
Claims (2)
一入力を選択して出力するセレクタ回路において、前記
ゲート回路の出力を３ステート出力バッファ回路を介し
て出力することを特徴とするセレクタ回路。(1) A selector circuit that selects and outputs one input from a plurality of digital input signals using a gate circuit, characterized in that the output of the gate circuit is output via a three-state output buffer circuit.
ジタル入力信号の一つによって制御されることを特徴と
する特許請求の範囲第１項記載のセレクタ回路。(2) The selector circuit according to claim 1, wherein the three-state output buffer circuit is controlled by one of the plurality of digital input signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26731687A JPH01109817A (en) | 1987-10-22 | 1987-10-22 | Selector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26731687A JPH01109817A (en) | 1987-10-22 | 1987-10-22 | Selector circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109817A true JPH01109817A (en) | 1989-04-26 |
Family
ID=17443126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26731687A Pending JPH01109817A (en) | 1987-10-22 | 1987-10-22 | Selector circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109817A (en) |
-
1987
- 1987-10-22 JP JP26731687A patent/JPH01109817A/en active Pending
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