JPH01108637A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH01108637A JPH01108637A JP62265741A JP26574187A JPH01108637A JP H01108637 A JPH01108637 A JP H01108637A JP 62265741 A JP62265741 A JP 62265741A JP 26574187 A JP26574187 A JP 26574187A JP H01108637 A JPH01108637 A JP H01108637A
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- Japan
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- processing
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- 238000012545 processing Methods 0.000 claims abstract description 76
- 230000005540 biological transmission Effects 0.000 claims abstract description 31
- 230000007246 mechanism Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 2
- 230000002860 competitive effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、単一機能部に対して複数の処理要求が発生
するようなシステムにおいて、前記処理要求に対して当
該機能部での処理が矛盾無く起こるように実行の順序を
調停する回路に関する。
するようなシステムにおいて、前記処理要求に対して当
該機能部での処理が矛盾無く起こるように実行の順序を
調停する回路に関する。
〈従来技術〉
従来、同期系のシステムではシステムを構成する処理部
に対して発生する処理の順番は予め決まっており、その
順番で処理を実行すれば矛盾無く処理が進むが、非同期
系で且つ並列に処理を実行した場合、前記処理も一般に
非同期に発生し予め実行順序を決められない場合がある
。
に対して発生する処理の順番は予め決まっており、その
順番で処理を実行すれば矛盾無く処理が進むが、非同期
系で且つ並列に処理を実行した場合、前記処理も一般に
非同期に発生し予め実行順序を決められない場合がある
。
〈発明が解決しようとする問題点〉
並列に且つ非同期に処理が発生する処理部を持つシステ
ムでは、履歴を持たない処理の場合はその処理を実行す
る部分に処理部を分散させ配置することにより処理の競
合による矛盾は生じないが。
ムでは、履歴を持たない処理の場合はその処理を実行す
る部分に処理部を分散させ配置することにより処理の競
合による矛盾は生じないが。
処理部の使用効率は低下する。メモリ処理等の履歴を持
つ処理の場合は、一般に処理部を分散させて配置するこ
とはできない。本発明では前記の問題点を解決し、並列
に且つ非同期に処理を実行することを目的としている。
つ処理の場合は、一般に処理部を分散させて配置するこ
とはできない。本発明では前記の問題点を解決し、並列
に且つ非同期に処理を実行することを目的としている。
く問題点を解決するための手段〉
本発明ではデータ伝送路を多段のデータラッチ等のデー
タ保持機構で構成し、前記データ保持機構間のデータの
伝送を外部クロック又はハンドシェイク転送制御に従う
制御回路が生成する制御信号等で制御し、前記データ伝
送路を複数のパイプラインステージに分割し各パイプラ
インステージでパイプライン処理を並列に実行する。前
記データ伝送路上の少なくとも一つの前記パイプライン
処理が同一機能部で実行され、且つ少なくとも一つの前
記データ伝送路を持ち、少なくとも一つのデータが前記
データ伝送路を伝送する場合、前記単一機能部での処理
が競合する場合があり、処理調停回路では前記競合する
処理の順番を早く処理の要求が起こった順に又は指定さ
れた順に実行されるように調停する。
タ保持機構で構成し、前記データ保持機構間のデータの
伝送を外部クロック又はハンドシェイク転送制御に従う
制御回路が生成する制御信号等で制御し、前記データ伝
送路を複数のパイプラインステージに分割し各パイプラ
インステージでパイプライン処理を並列に実行する。前
記データ伝送路上の少なくとも一つの前記パイプライン
処理が同一機能部で実行され、且つ少なくとも一つの前
記データ伝送路を持ち、少なくとも一つのデータが前記
データ伝送路を伝送する場合、前記単一機能部での処理
が競合する場合があり、処理調停回路では前記競合する
処理の順番を早く処理の要求が起こった順に又は指定さ
れた順に実行されるように調停する。
前記データ伝送路上を伝送するデータが通過するパイプ
ラインステージで前記機能部に対する処理要求が発生し
た場合、当該パイプラインステージは処理要求信号を前
記機能部に対応する前記処理調停回路に伝え、当該処理
調停回路では処理要求が発生した前記機能部で処理が行
われていなければ前記処理要求に対して実行を許可し、
前記機能部で処理が行われていればその処理が終了する
まで、前記処理要求に対する処理の実行を待たせる。前
記機能部は前記処理の実行期間を当該処理調停回路に伝
え、当該処理調停回路は前記実行期間中は他のパイプラ
インステージからの処理要求に対する実行を待たせるた
めの許可信号を前記機能部で処理を行う全パイプライン
ステージに伝える。
ラインステージで前記機能部に対する処理要求が発生し
た場合、当該パイプラインステージは処理要求信号を前
記機能部に対応する前記処理調停回路に伝え、当該処理
調停回路では処理要求が発生した前記機能部で処理が行
われていなければ前記処理要求に対して実行を許可し、
前記機能部で処理が行われていればその処理が終了する
まで、前記処理要求に対する処理の実行を待たせる。前
記機能部は前記処理の実行期間を当該処理調停回路に伝
え、当該処理調停回路は前記実行期間中は他のパイプラ
インステージからの処理要求に対する実行を待たせるた
めの許可信号を前記機能部で処理を行う全パイプライン
ステージに伝える。
〈発明の作用〉
前記処理調停回路は当該パイプラインステージから非同
期に発生する処理要求信号によって起動され、前記許可
信号を生成する非同期回路であるため、前記機能部の処
理を含む非同期システムに容易に組み込むことができる
。
期に発生する処理要求信号によって起動され、前記許可
信号を生成する非同期回路であるため、前記機能部の処
理を含む非同期システムに容易に組み込むことができる
。
〈実施例〉
第１図は本発明の２並列の場合の一実施例の構成図であ
り、データ伝送路ＩＡ、ＩＢ、処理調停回路２９機能部
３で構成され、データ伝送路ＩＡ。
り、データ伝送路ＩＡ、ＩＢ、処理調停回路２９機能部
３で構成され、データ伝送路ＩＡ。
ＩＢは、連続して接続される複数段のデータラッチ等の
データ保持機構りで構成され、前記データ保持機構は外
部クロック又はハンドシェイク転送制御に従う制御回路
が生成する制御信号等によりデータの伝送が制御される
。前記各データ伝送路ＩＡ、ＩＢ上に機能部３でのメモ
リアクセス等の処理を行うパイプラインステージＩＩＡ
、１２Ａ及びＩＩＢ、１２Ｂが２ケ所づつあり、処理調
停回路２はパイプラインステージＩＩＡ、１２Ａ及びＩ
ＩＢ、１２Ｂからの要求信号２５１Ａ、２５１Ｂ、２５
２Ａ、２５２Ｂによる機能部３に対する処理要求を受け
９機能部３からの実行信号２６１により機能部３で前記
処理が行われていなければ、パイプラインステージＩＩ
Ａ、１２Ａ及びＩＩＢ、１２Ｂの何れか一つのパイプラ
インステージに対して機能部３での実行を許可信号２４
１Ａ。
データ保持機構りで構成され、前記データ保持機構は外
部クロック又はハンドシェイク転送制御に従う制御回路
が生成する制御信号等によりデータの伝送が制御される
。前記各データ伝送路ＩＡ、ＩＢ上に機能部３でのメモ
リアクセス等の処理を行うパイプラインステージＩＩＡ
、１２Ａ及びＩＩＢ、１２Ｂが２ケ所づつあり、処理調
停回路２はパイプラインステージＩＩＡ、１２Ａ及びＩ
ＩＢ、１２Ｂからの要求信号２５１Ａ、２５１Ｂ、２５
２Ａ、２５２Ｂによる機能部３に対する処理要求を受け
９機能部３からの実行信号２６１により機能部３で前記
処理が行われていなければ、パイプラインステージＩＩ
Ａ、１２Ａ及びＩＩＢ、１２Ｂの何れか一つのパイプラ
インステージに対して機能部３での実行を許可信号２４
１Ａ。
２４１Ｂ、２４２Ａ、２４２Ｂにより許可し１機能部３
で前記処理が行われていれば処理が終了するまで何れの
パイプラインステージに対しても機能部３での実行を許
可しない。データ伝送路が１つ以上で１つのデータ伝送
路上に同一機能部で処理を実行する少なくとも一つのパ
イプラインステージがある構成に関して同様である。
で前記処理が行われていれば処理が終了するまで何れの
パイプラインステージに対しても機能部３での実行を許
可しない。データ伝送路が１つ以上で１つのデータ伝送
路上に同一機能部で処理を実行する少なくとも一つのパ
イプラインステージがある構成に関して同様である。
第２図は第１図で用いられた前記処理調停回路２の一実
施例の構成図であり、前記処理調停回路２は処理要求の
発生順を記憶するための複数の状態記憶回路により構成
され、状態記憶回路２１１はパイプラインステージＩＩ
Ａ及びＩＩＢの処理２要求の発生順を、状態記憶回路２
１２はパイプラインステージ１２Ａ及び１２Ｂの処理要
求の発生順を、状態記憶回路２１３はパイプラインステ
ージＩＩＡ又はＩＩＢ及び１２Ａ又は１２Ｂの処理要求
の発生順を記憶する。状態記憶回路２１１のパイプライ
ンステージＩＩＡ及びＩＩＢからの要求信号２５１Ａ、
２５１Ｂにより処理要求の状態を記憶した状態記憶信号
２３１Ａ及び２３１Ｂが生成され、状態記憶信号２３１
Ａ及び２３１Ｂから状態記憶信号２２１Ｃが生成され、
状態記憶回路２１２のパイプラインステージ１２Ａ及び
１２Ｂからの要求信号２５２Ａ、２５２Ｂにより処理要
求の状態を記憶した状態記憶信号２３２Ａ及び２３２Ｂ
が生成され、状態記憶信号２３２Ａ及び２３２Ｂから状
態記憶信号２２２Ｃが生成され。
施例の構成図であり、前記処理調停回路２は処理要求の
発生順を記憶するための複数の状態記憶回路により構成
され、状態記憶回路２１１はパイプラインステージＩＩ
Ａ及びＩＩＢの処理２要求の発生順を、状態記憶回路２
１２はパイプラインステージ１２Ａ及び１２Ｂの処理要
求の発生順を、状態記憶回路２１３はパイプラインステ
ージＩＩＡ又はＩＩＢ及び１２Ａ又は１２Ｂの処理要求
の発生順を記憶する。状態記憶回路２１１のパイプライ
ンステージＩＩＡ及びＩＩＢからの要求信号２５１Ａ、
２５１Ｂにより処理要求の状態を記憶した状態記憶信号
２３１Ａ及び２３１Ｂが生成され、状態記憶信号２３１
Ａ及び２３１Ｂから状態記憶信号２２１Ｃが生成され、
状態記憶回路２１２のパイプラインステージ１２Ａ及び
１２Ｂからの要求信号２５２Ａ、２５２Ｂにより処理要
求の状態を記憶した状態記憶信号２３２Ａ及び２３２Ｂ
が生成され、状態記憶信号２３２Ａ及び２３２Ｂから状
態記憶信号２２２Ｃが生成され。
状態記憶信号２２１Ｃ及び２２２Ｃから状態記憶信号２
２１Ｃ及び２２２Ｃの状態を記憶した状態記憶信号２３
１Ｃ及び２３２Ｃが生成される。状態記憶信号２３１Ａ
、２３１Ｂと２３１０及び状態記憶信号２３２Ａ、２３
２Ｂと２３２０及び機能部３の実行状態を示す実行信号
２６１でパイプラインステージＩＩＡ、ＩＩＢ、１２Ａ
、１２Ｂの許可信号２４１Ａ、２４１Ｂ、２４２Ａ、・
２４２Ｂを生成し、前記機能部３での処理を許可された
パイプラインステージは前記機能部３で処理を行い、他
のパイプラインステージは許可された処理の実行が終了
し１次に許可されるまで実行を待つ。
２１Ｃ及び２２２Ｃの状態を記憶した状態記憶信号２３
１Ｃ及び２３２Ｃが生成される。状態記憶信号２３１Ａ
、２３１Ｂと２３１０及び状態記憶信号２３２Ａ、２３
２Ｂと２３２０及び機能部３の実行状態を示す実行信号
２６１でパイプラインステージＩＩＡ、ＩＩＢ、１２Ａ
、１２Ｂの許可信号２４１Ａ、２４１Ｂ、２４２Ａ、・
２４２Ｂを生成し、前記機能部３での処理を許可された
パイプラインステージは前記機能部３で処理を行い、他
のパイプラインステージは許可された処理の実行が終了
し１次に許可されるまで実行を待つ。
第３図は処理調停回路２で使われる状態記憶回路の一実
施例の回路図であり、要求が発生した状態で要求信号２
５１Ａ又は２５１Ｂｌ；ｔ’：［、’に。
施例の回路図であり、要求が発生した状態で要求信号２
５１Ａ又は２５１Ｂｌ；ｔ’：［、’に。
処理要求が発生したことを記憶した状態で状態記憶信号
２３１人又は２３１Ｂをｌ Ｌ ＋とすると。
２３１人又は２３１Ｂをｌ Ｌ ＋とすると。
初期化信号２８１を”Ｌ′要求信号２５１Ａ、２５１Ｂ
をｌＨｌにすることにより状態記憶信号２３１ＡをＬ′
に、２３１ＢをｌＨｌに状態記憶回路を初期設定する。
をｌＨｌにすることにより状態記憶信号２３１ＡをＬ′
に、２３１ＢをｌＨｌに状態記憶回路を初期設定する。
要求信号２５１ＡがＨ”から＋Ｌ′に変化し２５１Ｂが
ｌＨＩの時、状態記憶信号２３１ＡはｌＨｌに２３１Ｂ
は＋ ７． ｌになる。逆もまた同様である。要求信号
２５１Ａが”Ｈ′からＬ′に変化し、要求信号２５１Ａ
が再びｌＨｌこ戻るまでに２５．１ ＢがｌＨｌからｌ
Ｌ ＋に変化した場合は状態記憶信号２３１Ａは°Ｈ
”に２３１Ｂはｌ Ｌ ＋になり、２５１Ｂの変化によ
り状態記憶信号２３１Ａ及び２３１Ｂは変化しない。逆
もまた同様である。要求信号２５ＬＡ、２５１Ｂ共にｌ
Ｌ ｌで要求信号２５１ＡがＩ Ｈｌに変化した時、
状態記憶信号２３１ＡはｌＨｌには２３１Ｂはｌ Ｌ
Ｉになる。この実施例では状態記憶回路をＮＡＮＤゲー
トで構成しているが、信号の極性を反転すればＮＯＲゲ
ートでも同じ構成で実現できる。
ｌＨＩの時、状態記憶信号２３１ＡはｌＨｌに２３１Ｂ
は＋ ７． ｌになる。逆もまた同様である。要求信号
２５１Ａが”Ｈ′からＬ′に変化し、要求信号２５１Ａ
が再びｌＨｌこ戻るまでに２５．１ ＢがｌＨｌからｌ
Ｌ ＋に変化した場合は状態記憶信号２３１Ａは°Ｈ
”に２３１Ｂはｌ Ｌ ＋になり、２５１Ｂの変化によ
り状態記憶信号２３１Ａ及び２３１Ｂは変化しない。逆
もまた同様である。要求信号２５ＬＡ、２５１Ｂ共にｌ
Ｌ ｌで要求信号２５１ＡがＩ Ｈｌに変化した時、
状態記憶信号２３１ＡはｌＨｌには２３１Ｂはｌ Ｌ
Ｉになる。この実施例では状態記憶回路をＮＡＮＤゲー
トで構成しているが、信号の極性を反転すればＮＯＲゲ
ートでも同じ構成で実現できる。
第４図はデータ伝送路を構成するハンドシェイク転送制
御に従う制御回路の一実施例であり、データ伝送路はデ
ータラッチと当該データラッチを制御するための伝送制
御素子及びバッファを複数段連続して接続し構成され、
伝送制御素子４０６は前後に接続される伝送制御素子と
伝送信号４０２．４０４及び許可信号４０３，４０５で
ハンドシェイクを行い次段に接続される伝送制御素子の
状態に従って伝送制御信号４０１を生成する。バッファ
４０７は伝送制御信号４０１でデータラッチ４０８を動
作させるための回路で、データラッチ４０８は一つ以上
のデータ保持機構で構成され。
御に従う制御回路の一実施例であり、データ伝送路はデ
ータラッチと当該データラッチを制御するための伝送制
御素子及びバッファを複数段連続して接続し構成され、
伝送制御素子４０６は前後に接続される伝送制御素子と
伝送信号４０２．４０４及び許可信号４０３，４０５で
ハンドシェイクを行い次段に接続される伝送制御素子の
状態に従って伝送制御信号４０１を生成する。バッファ
４０７は伝送制御信号４０１でデータラッチ４０８を動
作させるための回路で、データラッチ４０８は一つ以上
のデータ保持機構で構成され。
伝送制御信号４０１によってデータの保持（ホールド）
、及び通過（スルー）が制御される。
、及び通過（スルー）が制御される。
〈発明の効果〉
以上のように本発明を用いることにより単一機能部で実
行される処理が複数のパイプラインステージで発生する
ようなパイプライン処理を効率良く実行できる。
行される処理が複数のパイプラインステージで発生する
ようなパイプライン処理を効率良く実行できる。
第１図は９本発明の一実施例を示す構成図である。第１
図においてＩＡ、ＩＢはデータ伝送路。 Ｄはデータラッチ等のデータ保持機構、ＩＩＡ。 １１Ｂ、１２Ａ、１２Ｂはデータ伝送路の段間のパイプ
ラインステージ、２は処理調停回路、３は機能部、２４
１Ａ、２４１Ｂ、２４２Ａ、２４２Ｂは機能部３での実
行に対する許可信号、２５１Ａ、２５１Ｂ、２５２Ａ、
２５２Ｂは機能部３での実行に対する要求信号、２６１
は機能部３の実行期間を示す実行信号、２７１Ａ、２７
１Ｂ、２７２Ａ、２７２Ｂは機能部３とパイプラインス
テージＩＩＡ、ＩＩＢ、１２Ａ、１２Ｂとのデータの入
出力を示すデータ線である。 第２図は本発明で用いられる処理調停回路２の一実施例
の構成図であり、２１１，２１２，２１３は状態記憶回
路、２４１Ａ、２４１Ｂ、２４２Ａ、２４２Ｂは機能部
３での実行に対する許可信号、２５１Ａ、２５１Ｂ、２
５２Ａ、２５２Ｂは機能部３での実行に対する要求信号
、２６１は機能部３の実行期間を示す実行信号、２３１
Ａ、２３１Ｂ、２３２Ａ、２３２Ｂ、２２１Ｃ，２２２
Ｃ，２３１Ｃ，２３２Ｃは状態記憶信号である。 第３図は第２図の状態記憶回路の一実施例を示す構成図
であり、２８１は初期化信号、２５１Ａ。 ２５１Ｂは要求信号、２３１Ａ、２３１Ｂは状態記憶信
号である。 第４図はデータ伝送路で用いられる伝送制御回路の一実
施例を示す構成図であり、４０１は伝送制御信号、４０
２，４０３，４０４，４０５はハンドシヱイクに用いら
れる制御信号で、伝送信号入力、許可信号出力、伝送信
号出力、許可信号入力、４０６は伝送制御素子、４０７
はバッファ。 ４０８はデータラッチを示す。 代理人 弁理士 杉 山 毅 至（他１名）第４図
図においてＩＡ、ＩＢはデータ伝送路。 Ｄはデータラッチ等のデータ保持機構、ＩＩＡ。 １１Ｂ、１２Ａ、１２Ｂはデータ伝送路の段間のパイプ
ラインステージ、２は処理調停回路、３は機能部、２４
１Ａ、２４１Ｂ、２４２Ａ、２４２Ｂは機能部３での実
行に対する許可信号、２５１Ａ、２５１Ｂ、２５２Ａ、
２５２Ｂは機能部３での実行に対する要求信号、２６１
は機能部３の実行期間を示す実行信号、２７１Ａ、２７
１Ｂ、２７２Ａ、２７２Ｂは機能部３とパイプラインス
テージＩＩＡ、ＩＩＢ、１２Ａ、１２Ｂとのデータの入
出力を示すデータ線である。 第２図は本発明で用いられる処理調停回路２の一実施例
の構成図であり、２１１，２１２，２１３は状態記憶回
路、２４１Ａ、２４１Ｂ、２４２Ａ、２４２Ｂは機能部
３での実行に対する許可信号、２５１Ａ、２５１Ｂ、２
５２Ａ、２５２Ｂは機能部３での実行に対する要求信号
、２６１は機能部３の実行期間を示す実行信号、２３１
Ａ、２３１Ｂ、２３２Ａ、２３２Ｂ、２２１Ｃ，２２２
Ｃ，２３１Ｃ，２３２Ｃは状態記憶信号である。 第３図は第２図の状態記憶回路の一実施例を示す構成図
であり、２８１は初期化信号、２５１Ａ。 ２５１Ｂは要求信号、２３１Ａ、２３１Ｂは状態記憶信
号である。 第４図はデータ伝送路で用いられる伝送制御回路の一実
施例を示す構成図であり、４０１は伝送制御信号、４０
２，４０３，４０４，４０５はハンドシヱイクに用いら
れる制御信号で、伝送信号入力、許可信号出力、伝送信
号出力、許可信号入力、４０６は伝送制御素子、４０７
はバッファ。 ４０８はデータラッチを示す。 代理人 弁理士 杉 山 毅 至（他１名）第４図
Claims (1)
- １、複数段のデータ保持機構で構成され、それぞれの前
記データ保持機構は外部クロック又はハンドシェイク転
送制御に従う制御回路が生成する制御信号等によりデー
タの伝送を制御できる少なくとも一つのデータ伝送路と
、前記データ伝送路を伝送する少なくとも一つのデータ
がメモリアクセス等の単一機能部に対して並列に発生す
る処理要求を、前記機能部の稼動状態及び処理要求の発
生の順番に従って前記機能部の処理が競合しないように
前記処理の許可又は禁止を判定する機能を持つ処理調停
回路を備えることにより、少なくとも一つの前記データ
伝送路を伝送する少なくとも一つのデータに対して、単
一機能部に対する複数の非同期且つ並列に発生する処理
要求に対して前記処理が競合しないように調停すること
が可能なデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265741A JPH01108637A (ja) | 1987-10-20 | 1987-10-20 | データ処理装置 |
| US07/260,061 US5113339A (en) | 1987-10-20 | 1988-10-20 | Data processor for detecting identical data simultaneously coexisting in a plurality of data sections of data transmission paths |
| US07/779,805 US5317756A (en) | 1987-10-20 | 1991-10-21 | Data processor for detecting identical data coexisting in a plurality of data section of data transmission paths |
| US08/208,032 US5392405A (en) | 1987-10-20 | 1994-03-09 | Data processor for detecting identical data coexisting in a plurality of data sections of data transmission paths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265741A JPH01108637A (ja) | 1987-10-20 | 1987-10-20 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108637A true JPH01108637A (ja) | 1989-04-25 |
Family
ID=17421350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265741A Pending JPH01108637A (ja) | 1987-10-20 | 1987-10-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206524A (ja) * | 1989-09-25 | 1991-09-09 | Matsushita Electric Ind Co Ltd | パイプライン計算機の同期方法とパイプライン処理無効化方法並びにそれらを実現したパイプライン計算機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241833A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 命令コ−ドアクセス制御装置 |
-
1987
- 1987-10-20 JP JP62265741A patent/JPH01108637A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241833A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 命令コ−ドアクセス制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206524A (ja) * | 1989-09-25 | 1991-09-09 | Matsushita Electric Ind Co Ltd | パイプライン計算機の同期方法とパイプライン処理無効化方法並びにそれらを実現したパイプライン計算機 |
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