JPH01106152A

JPH01106152A - データ記憶方式

Info

Publication number: JPH01106152A
Application number: JP62262912A
Authority: JP
Inventors: Yoshiki Shigenaga; 重永　佳己
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1989-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明はデータ書込み時のエラーを回避可能にしたデ
ータ記憶方式に関する。

［従来技術とその問題点］データをメモリに書込む場合、正確にデータ書込みが行
なわれることが重要であるのは当然である。したがって
、従来からメモリ内容の正当性をチエツクする方法がい
ろいろ考えられているが、これまで考えられているもの
は、パリティチエツク、ＣＲＣチエツク、サムチエツク
など、既にメモリに書込み済みのデータに対して正当性
をチエツクするものに止まり、メモリへのデータ書込み
の際に発生するエラーに対しては、同等有効な手段が考
えられていない。

このことは、ＩＣカードのように、個人の信用情報や金
銭情報の記録に使われ、使用上での安全性を重視するた
めに、仮にデータ書込み時に書込みエラーを発生した場
合にも、メモリ不良としてＩＣカード自身の使用を禁止
するようにしたものでは、メモリに書込みエラーが生じ
るだけで、いきなリカードの使用ができなくなることが
あり、カード所有者にいたずらに不安を与えるおそれが
あった。特に、現在ＩＣカードのメモリとして多く使用
されているＥＥＰ−ＲＯＭは、他のメモリ素子に比べ信
頼性の上でやや劣るため、このような事態に陥ることが
多々あり、ＩＣカードの実用化の上でも大きな問題にな
っていた。

［発明の目的］この発明は上記事情に鑑みてなされたもので、メモリへ
のデータ書込みエラーを回避することができ、データ書
込み時のメモリの信頼性の向上を図ることができるデー
タ記憶方式を提供することを目的とする。

［発明の要点］この発明によれば、書替え可能なメモリを複数の小区画
に分割するとともに、これら小区画ごとの状態を表わす
ポインタを設け、これらポインタを参照しながら上記メ
モリでのデータ書込みを実行するようになっていて、メ
モリでの書込み異常に際しては該当する異常箇所を含む
小区画をメモリより切離して他への影響を除去するとと
もに、他の小区画を代用させるようにしている。

［発明の実施例］以下、この発明の一実施例を図面にしたがい説明する。

第１図は、この発明をＩＣカードに適用した渕を示して
いる。図において、１１はシステムバスで、このシステ
ムバス１１には、データＲＯＭ１２、アプリケーション
ＲＯＭ１３、システムプログラムＲＯＭ１４、ワーキン
グＲＡＭ１５、システムコントローラ１６、暗号解読器
１７、リード・ライトコントローラ１８、カードスティ
タスバッファ１９、比較器２０、アドレス比較器２１、
入力バッファ２２を介した入力コントローラ２３、出力
バッファ２４を介した出力コントローラ２５が夫々接続
されている。また、入力コントローラ２３および出力コ
ントローラ２５には、データ入出力端子Ｉ１０が接続さ
れる。

ここで、データＲＯＭ１２は、ＩＣカード自身に対する
動作条件を記憶するもので、これらの条件データはカー
ド自身の内部イニシャルが終了すると、予め定められた
フォーマットにのっとり、アンサ−・ツー・リセット・
データとしてターミナル側に送信するようになっている
。

アプリケーションＲＯＭ１３は、このＩＣカードがいか
なる種類のものかを示すカード種別データｒＡＰＮＪを
記憶するもので、このカード種別データは上記アンサ拳
ツー・リセット・データに基づくイニシャルパラメータ
設定後、ターミナル側との属性交換の際に所定のフォー
マットにのせられ送信される。

システムプログラムＲＯＭ１４は、各種システムプログ
ラムとともに、ターミナルより伝送供給される信号が正
しいか否かを表わすコード信号ｒＡＣＫＪまたはｒＮＡ
ＣＪを備えている。

ワーキングＲＡＭ１５は、データ内部での各種処理デー
タが記憶される。この場合、ワーキングＲＡＭ１５は、
Ｐレジスタ１５１、Ｑレジスタ１５２、Ｒレジスタ１５
３、Ｆレジスタ１５４を有している。

システムコントローラ１６は、入力バッファ２２を介し
て供給されるデータおよび動作状態に応じて各回路に動
作指令を出すものである。

リード・ライトコントローラ１８は、システムコントロ
ーラ１６からの指令に応じてデータメモリ２６に対する
データの書込み／読出しを制御するものである。この場
合、リード・ライトコントローラ１８は、ＡＤＨレジス
タ１８１を有している。

データメモリ２６は、例えばＥＥＰ−ＲＯＭよりなるも
ので、主メモリ（Ａ）部２６１とポインタメモリＣＢ）
部２６２を有している。ここで、主メモリ（Ａ）部２６
１は、例えば８にバイトのものを用い、且つ一つの区画
の大きさを６４バイトとして、全体で第２図（ａ）に示
すように、＃１〜＃１２８までの小区画より構成される
ようになっている。また、ポインタメモリ（Ｂ）部２６
２は、第２図（ｂ）に示すように、上記主メモリ部２６
１の各小区画に対応する＃１〜＃１２８までのポインタ
を有している。この場合、ポインタは１バイトからなり
、全体で１２８バイトからなっている。

暗号解読器１７は、キーコードメモリ１７ａに記憶され
た暗号解読用のキーコードにより入力バッファ２２を介
して供給される入力データを解読して比較器２０に対し
て出力する。

カードスティタスバッファ１９は、カード無効時にフラ
グを立て、これ以後のカードの使用を不能にするための
ものである。

比較器２０は、暗号解読器１７で解読されたデータおよ
びデータメモリ２６より読出されたデータなどが与えら
れ、これらデータを比較するもので、その比較出力がシ
ステムコントローラ１６に供給される。

アドレス比較器２１は、例えばカード製造後のテスト終
了時において、固定アドレス部２７に設定されている未
使用特定番地と、システムバス１１を介して指定される
指定番地とを比較するもので、その比較出力はリード・
ライトコントローラ１８に供給される。この場合、比較
出力がアドレズ一致信号であると、データメモリ２６の
データが総てクリアされ、データメモリ２６のデータの
不当な読出しを阻止できるようになっている。

なお、このようにしたＩＣカードは、図示しないターミ
ナルに装着した状態で、ターミナル側よりＲｅ５ｅｔ端
子にリセット信号、Ｃ１ｏｃｋ端子にシステムクロック
が供給されるとともに、ＶＣＣ端子、ＶｐＩ）端子に夫
々Ｖｃｃ電源、Ｖｌ）Ｉ）電源が接続される。ここで、
ＶＣＣ電源はシステム駆動用電源、ｖｐｐ電源はデータ
メモリ２６に対する書込み用電源である。一方、Ｃ１ｏ
ｃｋ端子からのシステム動作信号は分周器２８を介して
各回路に供給される。

次に、このように構成した実施例の動作を説明する。

まず、データを書込む場合を説明する。この場合、デー
タ書込みに先立って、データメモリ２６の主メモリ部２
６１の大きさをワーキングＲＡＭ１５のＦレジスタ１５
４に記憶する。

この状態で、第３図に示すフローチャートの動作を実行
する。まず、ステップＡ１において、ポインタメモリ部
２６２のポインタを指示するワーキングＲＡＭ１５のＰ
レジスタ１５１の内容を「０」にする。次いで、ステッ
プＡ２に進み、Ｐレジスタ１５１の内容を＋１する。そ
して、ステップＡ３に進む。

ステップＡ３では、ポインタメモリ部２６１のＢ　［Ｐ
］の内容、この場合、第２図（ｂ）に示す＃１のポイン
タ内容（図示では「０」になっているが、この時点では
未使用状態のｒ２５５Ｊになっているものとする。）が
ワーキングＲＡＭ１５でのＱレジスタ１５２に書込まれ
る。

次いで、ステップＡ４に進む。このステップＡ４では、
Ｐ−１２８か、つまり小区画が＃１２８番目のものか、
あるいは＃１のポインタ内容がＱ≠２５５か、つまり対
応する＃１の小区画が未使用状態でないかが判断される
。この場合、ＹＥＳと判断されると、空領域なしとして
処理されるが、ここでは、ＮＯと判断されるので、ステ
ップＡ５に進む。このステップＡ５では、リードやライ
トコントローラ１８のＡＤＨレジスタ１８１にアドレス
がセットされる。ここでのアドレスは、（Ｐ−１）Ｘ６
４に設定される。この時点では、Ｐレジスタ１５１の内
容は「１」で（Ｐ−１）により「０」になるので、アド
レスは主メモリ部２６１の開始番地（０番地）にセット
される。

そして、ステップＡ６に進み、ＡＤＨレジスタ１８１に
セットされたデータメモリ２６のアドレス（０番地）か
ら６４バイト分のデータが書込まれる。ここでの判断は
、書込みデータと書込み前のデータを比較することによ
り行なう。

次いで、ステップＡ７において、データが正常に書込み
できたかが判断される。ここで、ＹＥＳと判断されると
、ステップＡ８に進み、第２図（ｂ）に示すようにポイ
ンタメモリ部２６１の＃１のポインタに、Ｂ［Ｐ］の内
容として「０」が書込まれる。そして、ステップＡ９に
おいて、Ｆレジスタ１５４の内容より６４バイト分を差
引き、ステップＡＩＯにてＦ＞０が判断され、ＹＥＳな
らばステップＡ２に戻り、Ｐレジスタ１５１の内容が、
さらに＋１される。

これにより、今度は、ステップＡ３においてポインタメ
モリ部２６１のＢ　［Ｐ］として、第２図（ｂ）に示す
＃２のポインタ内容（図示では「０」になっているが、
この時点では未使用状態のｒ２５５Ｊになっているもの
とする。）がワーキングＲＡＭ１５のＱレジスタ１５２
に書込まれ、上述と同様な動作が繰返される。

一方、ステップＡ７において、データの書込みに異常が
生じＮｏと判断されると、ステップＡ１１に進み、最終
区画のポインタ番号（１２ｇ）がＱレジスタ１５２に書
込まれる。そして、ステップＡＩ２に進む。このステッ
プＡ１２では、ポインタメモリ部２６１のＢ　［Ｑ］の
内容、この場合は、第２図（ｂ）に示す＃１２８のポイ
ンタ内容（図示では「０」になっているが、この時点で
は未使用状態のｒ２５５Ｊになっているものとする。）
がワーキングＲＡＭ１５のＲレジスタ１５３に書込まれ
る。

次いで、ステップＡ１３に進む。このステップＡ１３で
は、Ｒレジスタ１５３の内容が未使用状態のｒ２５５Ｊ
であるかが判断され木。ここでは、ＹＥＳと判断される
と、ステップＡ１４に進む。

このステップＡ１４では、リード・ライトコントローラ
１８のＡＤＨレジスタ１８１にアドレスがセットされる
。ここでのアドレスは、（Ｑ−１）Ｘ６４に設定される
。この時点では、Ｑレジスタ１５２の内容はｒ１２８Ｊ
で（Ｑ−１）によりｒ１２７Ｊになるので、アドレスは
＃１２８の小区画のアドレス開始番地にセットされる。

そして、ステップＡ１５に進み、第２図（ｂ）に示すよ
うにポインタメモリ部２６１の＃１２８のポインタに、
Ｂ　［Ｑ］の内容として「０」が書込まれる。次いで、
ステップＡ１６に進み、ＡＤＨレジスタ１８１にセット
されたデータメモリ２６の＃１２８の小区画について６
４バイト分−のデータが書込まれる。次いで、ステップ
Ａ１７において、データが正常に書込みできたかが判断
される。ここで、ＹＥＳと判断されると、ステップＡ１
８に進み、上述のステップＡ７においてＮｏと判断され
たポインタメモリ部２６１のポインタにＢ　［Ｐ］にＱ
レジスタ１５２の内容ｒ１２８Ｊが書込まれる。ここで
は、第２図（ｂ）に示す＃３のポインタにＢ　［Ｐ］と
してｒ１２８Ｊが書込まれる。そして、ステップＡ９に
進み、Ｆレジスタ１５４の内容より６４バイト分を差引
き、ステップＡ１０にてＦ＞０が判断され、ＹＥＳなら
ばステップＡ２に戻り、Ｐレジスタ１５１の内容が、さ
らに＋１され、上述と同様な動作が繰返される。・一方、ステップＡ１３において、Ｒレジスタ１５３の内
容がｒ２５５Ｊでなく、Ｎｏと判断された場合、または
ステップＡ１７において、データ書込みが異常と判断さ
れ、Ｎｏとなった場合、ステップＡ１９に進む。このス
テップＡ１９では、Ｑレジスタ１５２の内容が−１され
、ｒ１２７Ｊになる。そして、ステップＡ２０に進む。

このステップＡ２０では、Ｑレジスタ１５２の内容が使
用状態の「０」であるかが判断される。ここで、ＹＥＳ
と判断されると、空領域なしとして処理される。また、
ＮＯと判断されると、ステップＡ１２に戻り、ポインタ
メモリ部２６１のＢ　［Ｑ］の内容、この場合は、第２
図（ｂ）に示す＃１２７のポインタ内容（図示ではｒ２
５５Ｊになっている。）がワーキングＲＡＭ１５でのＲ
レジスタ１５３に書込まれ、以下、上述と同様な動作が
繰返される。

その後、ステップＡＩＯにおいて、Ｆレジスタ１５４の
内容について、ＮＯと判断されたところで、処理を終了
する。

次に、このようにして書込まれたデータを読出しする場
合を説明する。この場合、データ読出しに先立って、デ
ータメモリ２６の主メモリ部２６１の大きさをワーキン
グＲＡＭ１５のＦレジスタ１５４に記憶する。

この状態で、第４図に示すフローチャートの動作を実行
する。まず、ステップＢ１において、ポインタメモリ部
２６２のポインタ位置を指示するワーキングＲＡＭ１５
でのＰレジスタ１５１の内容を「０」にする。次いで、
ステップＢ２に進み、Ｐレジスタ１５１の内容を＋１す
る。そして、ステップＢ３に進む。

ステップＢ３では、ポインタメモリ部２６１のＢ　［Ｐ
］の内容、この場合は、第２図（ｂ）に示す＃１のポイ
ンタ内容（図示では「０」になっている。）がワーキン
グＲＡＭ１５でのＱレジスタ１５２に書込まれる。

次いで、ステップＢ４に進む。このステップＢ４では、
Ｑレジスタ１５２の内容が「０」かが判断される。この
場合、ＹＥＳと判断されると、ステップＢ５に進む。こ
のステップＢ５では、リード・ライトコントローラ１８
のＡＤＨレジスタ１８１にアドレスがセットされる。こ
こでのアドレスは、（Ｐ−１）ｘ６４に設定される。こ
の時点では、Ｐレジスタ１５１の内容は「１」で（Ｐ−
１）により「０」になるので、アドレスは主メモリ部２
６１の開始番地（０番地）にセットされる。

そして、ステップＢ６に進み、ＡＤＲレジスタ１８１に
セットされたデータメモリ２６のアドレス（０番地）か
ら６４バイト分のデータが読出される。次いで、ステッ
プＢ７において、Ｆレジスタ１５４の内容より６４バイ
ト分を差引き、ステップＢ８にてＦ＞Ｏが判断され、Ｙ
ＥＳならばステップＢ２に戻り、Ｐレジスタ１５１の内
容が、さらに＋１される。

これにより、今度は、ステップＢ３においてポインタメ
モリ部２６１のＢ　［Ｐ］として、第２図（ｂ）に示す
＃２のポインタ内容（図示では「０」になっている。）
がワーキングＲＡＭ１５でのＱレジスタ１５２に書込ま
れ、上述と同様な動作が繰返される。

一方、ステップＢ４において、例えば第２図（ｂ）に示
す＃３のポインタのようにｒ１２８Ｊが書込まれていて
、Ｎｏと判断されると、ステップＢ９に進み、この時の
ポインタメモリ部２６１の内容Ｂ　（Ｑ）　、つまり第
２図（ｂ）に示す＃１２８のポインタ内容（図示では「
０」になっている。）がＲレジスタ１５３に書込まれる
。

次いで、ステップＢＩＯに進む。どのステップＢ１０で
は、Ｒレジスタ１５３の内容が「０」かが判断される。

この場合、ＹＥＳと判断されると、ステップＢｌｌに進
む。このステップＢｌｌでは、リード拳ライトコントロ
ーラ１８のＡＤＲレジスタ１８１にアドレスがセットさ
れる。ここでのアドレスは、（Ｑ−１）Ｘ６４に設定さ
れる。この時点では、Ｑレジスタ１５２の内容はｒ１２
８Ｊで（Ｑ−１）によりｒ１２７ｊになるので、アドレ
スは＃１２８の小区画のアドレス開始番地にセットされ
る。そして、ステップＢ６に進み、ＡＤＨレジスタ１８
１にセットされたデータメモリ２６のアドレスから６４
バイト分のデータが読出される。次いで、ステップＢ７
において、Ｆレジスタ１５４の内容より６４バイト分を
差引き、ステップＢ８にてＦ＞Ｏが判断され、ＹＥＳな
らばステップＢ２に戻り、Ｐレジスタ１５１の内容が、
さらに＋１される。

一方、ステップＢ１２において、Ｒレジスタ１５３の内
容が「０」でなく、Ｎｏと判断されると、ステップＢ１
２に進む。このステップＢ１２では、Ｒレジスタ１５３
の内容がＱレジスタ１５２に移され、ステップＢ９に戻
り、上述と同様な動作が繰返される。

この場合も、ステップＢ８において、Ｆレジスタ１５４
の内容について、Ｎｏと判断されたところで、処理を終
了する。

したがって、このようにすればメモリへのデータ書込み
の際に、書込み異常が発生すると、この異常発生箇所に
該当する小区画部分をメモリより切離すようにできるの
で、他への影響を除去することができる。また、この際
のデータ書込みに対して、他の小区画を代用として提供
できるようになっているので、データの書込みエラーを
回避することができる。このことは、データ書込み時の
メモリの信頼性の向上を図ることができるとともに、特
に、ＩＣカードの場合、メモリへのデータ書込みエラー
が原因してカード自身が使用不能に陥るような事態を未
然に防止することができるようになり、ＩＣカードの実
用化の上で極めて有益である。

なお、この発明は上記実施例にのみ限定されず、要旨を
変更しない範囲で適宜変形して実施できる。

例えば、上述の実施例では、この発明をＩＣカードに適
用した例を述べたが、ＩＣカード以外に用いられるメモ
リに適用することもできる。

［発明の効果］この発明によれば、書替え可能なメモリを複数の小区画
に分割するとともに、これら小区画ごとの状態を表わす
ポインタを設け、これらポインタを参照しながら上記メ
モリでのデータアクセスを実行するようになっていて、
メモリ異常では該当する異常箇所を含む小区画をメモリ
より切離して他への影響を除去するとともに、他の小区
画を代用させるようにしたので、メモリへのデータ書込
みエラーを回避することができ、データ書込み時のメ羊
りの信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路構成を示すブロック
図、第２図（ａ）（ｂ）は同実施例に用いられる主メモ
リ部およびポインタメモリ部の構成図、第３図および第
４図は同実施例の動作を説明するためのフローチャート
である。１５・・・ワーキングＲＡＭ、１５１・・・Ｐレジスタ
、１５２・・・Ｑレジスタ、１５３・・・Ｒレジスタ、
１５４・・・Ｆレジスタ、１６・・・システムコントロ
ーラ、１８・・・リード・ライトコントローラ、１８１
・・・ＡＤＨレジスタ、２６・・・データメモリ、２６
１・・・主メモリ、２６２・・・ポインタメモリ。出願人　　カシオ計算機株式会社

Claims

【特許請求の範囲】

書替え可能なメモリを複数の小区画に分割するとともに
、これら小区画ごとの状態を表わすポインタを設け、こ
れらポインタを参照しながら上記メモリでのデータ書込
みを実行するとともに、上記メモリでの書込み異常の際
には該当する異常箇所を含む小区画を上記メモリより切
離して他の小区画を代用させるようにしたことを特徴と
するデータ記憶方式。