JPH01101021A - インターフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はしきい値の異なる論理回路相互の接続に供する
インターフェース回路に関し、特に高速に動作する低振
幅８力から高振幅の論理への変換を行うインターフェー
ス回路に関する。

〔従来の技術〕

従来、この種のインターフェースには単に論理振幅の補
正を行う手段が取られており、その−例をあげれば第８
図のようである。

第８図の従来例はトランジスター論理回路（以下ＴＴＬ
）のインバーター１７と、相補型電界効果型論理回路（
以下ＣＭＯ８＞のインバーター１９とを接続して構成し
たインターフェース回路を示しており、データ入力端子
１はＴＴＬのインバーター１７へ入力され、その出力端
は抵抗１８を介し、電源２０に接続されるとともにＣＭ
ＯＳインバーター１９に接続され、その出力端は出力端
子５に結ばれている。

このように構成された従来のインターフェース回路にお
いては、本来、ＣＭＯＳのインバーター１９の駆動に不
充分であるＴＴＬのインバーター１７の出力は抵抗１８
の助けにより、論理出力レベルを電源２０の電位付近ま
で引き上げられ、ＣＭ　ＯＳインバーター１９の駆動を
可能としている。

こ゛のようなインターフェース回路は、ウィリアムＮ、
カー、ジー？’ｙりＰ、？イズ著、ＭＯ３／ＬＳＩ設計
と応用、　１９７６年、１５７〜１６０頁に示されてい
る。

〔発明が解決しようとする問題点〕

上述した従来のインターフェース回路は、その論理振幅
を広げる点では有効であるが、抵抗１８はＴＴＬのイン
バーター１７の負荷駆動能力で充分駆動しうる゛程度の
インピーダンスを有する必要があり、一般にこれはＴＴ
Ｌのインバーター１７の出力インピーダンスの１０〜３
０倍程度とされる。一方、ＴＴＬのインバーター１７の
出力が立上り、立下りに要する時間は、これらＴＴＬの
インバーター１７の出力インピーダンスと抵抗１８の抵
抗値、さらに負荷に含まれる容量分であるので、ＴＴＬ
のインバーター１７の出力は立上り。

立下りに要する時間が異なることとなり、出力デユーテ
ィ−のずれたものとなる欠点がある。

〔問題点を解決するための手段〕

本発明のインターフェース回路は、データ入力端子、ク
ロック入力端子、出力端子、排他的論理回路、容量、検
波回路を有し、排他的論理回路の第一の入力はデータ入
力端子に接続し、その出力は容量を介し、検波回路の第
一の入力に接続され、検波回路出力は出力端子に、クロ
ック入力端子は排他的論理回路、並びに検波回路の各々
第二の入力に接続され構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す図である。データ入力
端子１は排他的論理和回路（以下ＥＸＯＲ）２の一人力
に接続され、その出力は容量３を介し、検波回路４に接
続され、クロック入力端子６はＥＸＯＲ２の残る入力並
びに検波回路４の第二の入力に接続され、検波回路４の
出力を出力端子５から出力している。

また、第２図は第１図の実施例に用いる検波回路の一例
を示すもので、第一の入カフ、第二の入力１０はＥＸＯ
Ｒ９に入力され、その出力を検波回路出力１１としてい
る。また、定電圧源８は第一の入カフにＥＸＯＲ９のし
きい値電圧に相当する電位を供給している。

次に第１図の一実施例におけるインターフェース動作を
説明する。第１図の一実施例において、データ入力端子
１に第３図におけるデータ信号りを、クロック入力端子
６にクロック信号ＣＫを各々印加すると、ＥＸＯＲ２の
出力には変調出力ＭＯが現われるが、ＥＸＯＲ２がＴＴ
Ｌ楕成であれば、このＭＯの高論理レベルは必ずしも検
波回路４に内蔵されるＥＸＯＲ９（０ＭＯ３構成）を駆
動するに充分なものではない。

しかし、検波回路４の第一の入カフは定電圧源８により
、その電位をＥＸＯＲ９のしきい値付近に維持され、定
電圧源８の出力インピーダンスと容量３による時定数が
クロック信号ＣＫより大きなものであれば、ＥＸＯＲ９
の出力、すなわち、検波出力１１．さらにはインターフ
ェース回路出力５には復調出力Ｄｏが現われ、データ信
号りの伝達が行われる。

また、第４図は第１図の実施例に用いる検波回路の他の
例を示すものである。第４図において、第一の入力端７
には定電圧源８．データラッチ回路１２のデータ入力端
が接続され、第二の入力端１０にはデータラッチ回路１
２のクロック入力端が、出力端子１１には反転出力端が
接続されている。

インターフェース回路のデータ入力端７．入力端子１０
に第５図に示すデータ信号り、クロック信号ＣＫを印加
すると、第１図〜第３図に関する説明と同様に変調出力
ＭＯが得られる。

そこで、データラッチ回路１２がタロツク入力のダウン
エッチでデータを取らえ、諸回路の遅延から変調信号Ｍ
Ｏはクロック信号ＣＫよりわずかに遅れてデータラッチ
１２に到着するものとすれば、データラッチ１１の反転
出力、すなわち、インターフェース回路５には復調出力
Ｄｏが得られる。

第２図の検波回路においては回路遅延によるグリッチ（
第３図破線）が懸念されるが、第４図の検波回路はこの
点を改善したものである。

第６図、第７図はいずれも第２図、第４図中の定電圧源
８を示す図であり、いずれもＢＸＯＲ９又はデータラッ
チ１２と同じ特性を有する論理回路（インバーター）を
用いて構成されている。すなわち、第６図においてはイ
ンバーター１３の入出力端を短絡し、その出力端を抵抗
１４を介し定電圧源出力１５に接続することにより、イ
ンバーター１３の出力電位をその過渡特性の中心、はぼ
しきい値電圧に等しい値に維持するものである。

また、第７図においてはインバーター１３の入出力端を
ローパスフィルター１６を介し接続し、インバーター１
３の平均電位がそのしきい値電圧に等しくなるように、
すなわちインバーター１３の入力に第３図、第５図に示
されるほぼデユーティ−の等しい変調信号が加えられる
ならば、この変調信号が正しく検出しうる電位に定電圧
源出力を導くよう構成されている。

〔発明の効果〕

以上説明したように本発明は、クロック信号によりデー
タ信号に変調をかけ、容量による直流電位保持により、
データ信号の中心電位を受信側論理回路のしきい値電位
付近に位置づけることにより、低振幅の論理回路出力を
異なる論理レベルを伝達できる効果がある。さらに、従
＊のように抵抗を用いることなく、交流的出力インピー
ダンスは影響されることなくインターフェース動作をし
うるため、異電位間の相互接続に何ら遅延、又はデユー
ティ−の変化を生じることのない伝達特性を得ることが
できる。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図、
第４図は第１図中の検波回路を示す回路図、第３図、第
５図は第１図の一実施例の動作を示すタイミング図、第
６図、第７図は第２図、第４図中の定電圧源の構成を示
す回路図、第８図は従来例の回路図である。 １・・・データ入力端子、２．９・・・排他的論理和回
路、３・・・容量、４・・・検波回路、５−・・出力端
子、６・・・クロック入力端子、７・・・検波回路の第
一の入力端、８・・・定電圧源、１０・・・検波回路の
第二の入力端、１１・・・検波回路の出力、１２・・・
データラッチ回路、１３．１７．１９・・・インバータ
ー、１４゜１８・・・抵抗、２０・・・電源。

Claims (1)

1. 【特許請求の範囲】 １、排他的論理回路の第一の入力はデータ入力端子に接
   続し、その出力は容量を介し、検波回路の第一の入力に
   接続され、該検波回路出力は出力端子に結び、クロック
   入力端子は排他的論理回路、並びに前記検波回路の各々
   の第二の入力に接続されて構成されることを特徴とする
   インターフェース回路。 ２、特許請求の範囲第１項記載のインターフェース回路
   において、検波回路は定電圧源と排他的論理回路を有し
   、前記定電圧源と前記排他的論理回路の第一の入力を共
   通に該検波回路の第一の入力とし、前記排他的論理回路
   の第二の入力、及び出力を該検波回路の第二の入力及び
   、出力とするように構成したインターフェース回路。 ３、特許請求の範囲第１項記載のインターフェース回路
   において、検波回路は定電圧源とデータラッチとを有し
   、前記定電圧源と前記データラッチ回路の第一の入力を
   共通に該検波回路の第一の入力とし、前記データラッチ
   回路の第二の入力及び出力を該検波回路の第二の入力及
   び、出力とするように構成したインターフェース回路。 ４、特許請求の範囲第１項または第２項記載のインター
   フェース回路において、定電圧源はインバーター回路の
   入出力端を共通に接続するように構成したインターフェ
   ース回路。 ５、特許請求の範囲第２項または第３項記載のインター
   フェース回路において、定電圧源はインバーター回路の
   入出力端をローパスフィルターを介して接続するように
   構成したインターフェース回路。