JP807H

JP807H - Matrix type display device

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Publication number: JP807H
Authority: JP
Publication date: 1994-12-14

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、たとえば石英ガラスなどの透明絶縁基板上
に形成される複数個のゲート電極線、およびこのゲート
電極線と直交する複数個のソースまたはドレイン電極線
よりなるマトリクス配線を有し、その交点にＴＦＴ（薄
膜トランジスタ）などのスイッチ、信号蓄積コンデンサ
および画素電極などを形成したＴＦＴアレイのパターン
形成精度を高めたマトリクス型表示装置に関する。〔従来の技術〕第１図はＴＦＴアレイ表示部の画素の構成を示すもので
あり、第２図はＴＦＴアレイを用いたマトリクス型表示
装置の構成を説明するための断面図。この第１図、第２図において、ＴＦＴアレイ８は複数個
のゲート電極線１、およびこのゲート電極線１に直交す
るソース電極線２とを備えており、その交点にたとえば
ＴＦＴ４などのスイッチが形成され、そのドレイン電極
３に画素電極５が接続されている。なお、６は信号蓄積
コンデンサである。また、マトリクス型表示装置12は、第２図から明らかな
ように前記ＴＦＴアレイ８を形成したＴＦＴアレイ基板
９と、これと対向する透明導電膜10などを形成した対向
電極基板11との間に、たとえば、液晶などの表示材料７
が挟持された構造となっている。引き続き従来のＴＦＴアレイ、マトリクス型表示装置12
を第３図ないし第７図により説明する。第３図はＴＦＴ
アレイ８の構成の説明図、第４図は従来のＴＦＴアレイ
の表示部のパターン状態図、第５図は第４図のＡ−Ａ′
線の断面図、第６図はパターン形成を説明する理想的な
状態図、第７図は従来のＴＦＴアレイのパターン形成の
状態を説明するための図である。以下、その詳細を説明する。ＴＦＴアレイ８はたとえ
ば、石英ガラスなどの透明絶縁基板などよりなるＴＦＴ
アレイ基板９の表面に、まずゲート電極線１の形成を、
たとえばA1などをスパッタ法などで全面成膜し、大型の
一括露光マスクを用いた写真製版法により、フォトレジ
ストを形成し、ゲート電極線形成用フォトマスクを用
い、各マスク間のマスク合せをし、露光し、現像してレ
ジストパターンを形成する。この後A1をエッチングし
て、所望形状のゲート電極線１を形成する。以下同様にして、ゲート絶縁膜15、アモルファス、シリ
コンなどの半導体16、ソース電極線２およびドレイン電
極３、保護膜17、ＩＴＯなどよりなる画素電極５など
を、各マスク間の重ね合わせを実施して形成し、ＴＦＴ
アレイ８が完成する。次に、前述のＴＦＴアレイ８、およびマトリクス型表示
装置12の作用動作を第３図〜第７図を参照して説明す
る。第６図、第７図は第３図に示したＴＦＴアレイ８の
特に高解像なパターン形成を必要とする多数の画素の集
積より構成される表示エリア部のパターン形成を一般化
して説明するための図であり、第６図(a)、第７図(a)は
平面図で、第６図(b)、第７図(b)はそれぞれ第６図(a)
のＢ−Ｂ′線、第７図(a)のＣ−Ｃ′線の断面図であ
る。ＴＦＴアレイ８は通常、ゲート電極線１、ソース電極線
２などの各構成要素部を形成するために約５〜10枚のフ
ォトマスク（以下マスクと称する）が用いられる。この各マスクの不完全性に基づく、各マスク間のオーバ
レイの他、パターンのエッジ荒さ、パターンの線幅変
動、ＴＦＴアレイ基板９の歪みなどに起因した誤差要因
より生じるレジストレーション不良によるＴＦＴアレイ
８の欠陥は多くの場合、パターンのエッジの状態に起因
して発生するものである。第６図(a)、第６図(b)には一般化して反図形のパターン
Ｘと正図形のパターンＹとの二枚のマスクのレジストレ
ーションの理想的な状態を示したものであり、この場合
のエッジマージンＭは、Ｍ＝Ｘ−Ｙ／２で表わされる。ところが、実際のパターン形成においては、第７図
(a)、第７図(b)に示すように、マスク上におけるパター
ン位置のずれとマスク間の重ね合わせのズレが重畳され
たパターン位置精度Ｏ，パターン幅変動Ｌ，およびエッ
ジ荒さＥなどが生じ、実際のパターン形成におけるエッ
ジマージンＭ_１はＭ_１＝Ｘ−Ｙ／２−（Ｏ＋Ｌ＋Ｅ）に
減少する。なお、第６図(a)、第７図(a)のＬ（Ｘ）はＸ
マスクの中心線、Ｌ（Ｙ）はＹマスクの中心線である。また、実際のマスクのパターン設計において、パターン
の最小線幅または最小フィーチャーサイズは、前述の理
想的な状態におけるエッジマージンＭに近い値に設定さ
れる。一方、マトリクス型表示装置は、たとえばマン、マシン
のインタフェースの役割を果たし、表示情報量の増大の
要求から、大画面かつ高解像度なものが要求される反
面、通常の半導体素子用のシリコンウェハの最大口径約
150mm（６”）以上においては、パターン形成の基準と
なるマスクに高精度なものがなく、最小線幅または最小
フィーチャーサイズで約30μｍが限界である。このマスクパターンをＴＦＴアレイ基板９上にパターン
を転写するのに必要な、たとえばマスクアライナなどの
装置の解像度も前述のシリコンウエハの口径以上では約
30μｍが限界となっている。また、ＴＦＴアレイ８を用いたマトリクス型表示装置12
では、第４図に示すようにＴＦＴ４が通常不透明材料で
構成され、表示特性上欠陥部分となり、表示画素の開口
率（画素電極面積／画素面積）を増大させるために、Ｔ
ＦＴ４などは可能な限り、小面積に形成することが必要
であるが、前述のパターン形成の微細化に対する制約条
件で決定され、開口率は約30％が上限となる。さらに、大面積の一括露光マスク上における、大きな距
離にかけてのパターン位置の誤差すなわち座標位置精度
の誤差要因も大きく画面サイズが150mm以上では10μｍ
以上の値となる。加えて、各マスク間のオーバレイに関し、大型マスク基
板、およびＴＦＴアレイ基板９との熱膨張に伴なうパタ
ーン座標位置精度の誤差要因を回避するために厳密なる
温度管理が必要である。以上に説明したように、従来の大型のＴＦＴアレイ、マ
トリクス型表示装置は大型の一括露光マスクを用い、一
括露光法による写真製版法によりパターンを形成してい
るために、特に大型のＴＦＴアレイ８のパターン形成精
度が、マスクおよびＴＦＴアレイ基板９の大型化に伴な
い、パターンの位置精度、パターン幅変動、およびエッ
ジ荒さなどの誤差要因が増大し、パターン設計の基準と
なる最小線幅または最小フィーチャーサイズが約30μｍ
となり、高解像度化が至難である。また、表示性能を左右する開口率の上昇が不可能である
とともに、大きな距離にかけてのパターンの座標位置精
度の悪さに基づくパターン不良などにより、画素の生存
率が低く、表示性能の高いＴＦＴアレイ、およびマトリ
クス型表示装置が高い歩留りで得られない欠陥を有して
いる。〔発明の概要〕この発明は、かかる欠点を改善する目的でなされたもの
で、ＴＦＴアレイを、特に高解像なパターン形成を要求
する表示エリア部と比較的低解像なパターン形成で目的
が達成できる周辺リードアウト部とに二大別し、各部の
要求に見合ったパターン形成を実施し、大型、高解像度
でかつ開口率の高い、表示性能の良好でかつ高い歩留り
のマトリクス型表示装置を提案するものである。〔発明の実施例〕以下、この発明のマトリクス型表示装置の実施例につい
て図面に基づき説明する。第８図〜第16図はその一実施
例を示す図である。第８図はＴＦＴアレイ８の周辺リードアウト部を示す平
面図であり、第９図はＴＦＴアレイ８の表示エリア部を
示す平面図である。また第10図、第11図はこの発明に適
用されるパターン形成法の一例を示すものであり、第10
図は４等分割の例、第11図は９等分割の例を示してい
る。第12図(a)はこの発明におけるパターン形成を示す平面
図であり、第12図(b)は第12図(a)のＤ−Ｄ′線の断面
図、第13図はこの発明における表示エリア部のパターン
形成を説明するための図であり、第14図は第13図Ｅ−
Ｅ′線の断面図、また、第15図はこの発明における周辺
リードアウト部を示すものであり、第16図は第15図Ｆ−
Ｆ′線の断面図である。この第８図〜第16図において、第１図〜第７図(b)と同
一部分には同一符号を付して述べる。ＴＦＴアレイ８は、たとえば石英ガラスなどの透明絶縁
基板などよりなるＴＦＴアレイ基板９の表面に全面まず
ゲート電極線１の形成を、たとえばA1などをスパッタ法
などで成膜する。その後、特に高解像度のパターン形成を要求する多数の
画素の集積により構成される表示エリア部14のパターン
形成を、第10図、第11図に示したように表示エリア部14
を小型高解像マスク、および高解像一括露光が可能なサ
イズの範囲内で等分割し、小型高解像マスクを用いたス
テップアンドリピート法で形成し、比較的低解像度のパ
ターン形成で目的が達成できる周辺リードアウト部13の
パターン形成は大型マスクを用いた一括露光法で形成す
る。その後、レジストパターンを現像し、A1をエッチングし
て、所望形状のゲート電極線１を形成する。以下同様にして、ゲート絶縁膜15、アモルファスシリコ
ンなどの半導体16、ソース電極線２、およびドレイン電
極３、保護膜17、ＩＴＯなどよりなる画素電極５などを
各マスク間の重ね合わせを実施して形成し、ＴＦＴアレ
イ８が完成する。なお、16は半導体膜、４はＴＦＴであ
る。次に、この発明のマトリクス型表示装置の作用を説明す
る。この発明では、ＴＦＴアレイ８を最小線幅または最
小フィーチャーサイズで約５〜10μｍ、重ね合せ精度約
2.5μｍ以下の高解像度パターン形成が必要な表示エリ
ア部14を小型高解像マスクを用いたステップアンドリピ
ート法で形成し、最小線幅、または最小フィーチャーサ
イズで約30μｍ、重ね合せ精度約±５μｍ程度のパター
ン形成で目的が達成できる周辺リードアウト部13を大型
マスクを用いた一括露光法でパターン形成するように構
成している。したがって、第12図(a)に示した、パターン形成を一般
化した反図形のパターンＸと正図形のパターンＹとの２
枚のマスクの例において、マスクの小型化により、マス
ク上におけるパターン位置のずれとマスク間の重ね合せ
のずれが重畳されたパターン位置精度Ｏ，パターン幅変
動Ｌ，およびエッジ荒さＥなどが減少し、エッジマージ
ンＭ２はＭ２≒Ｘ−Ｙ／２となり、従来例で説明した理
想的な状態の場合のエッジマージンＭに近似値となる。ＴＦＴアレイ８のパターン設計におけるパターンの最小
線幅、または最小フィーチャーサイズは小型高解像マス
クの製作法に基づくパターン精度、たとえば電子ビーム
露光系で約２μｍであり、エッジマージンも約３μｍ程
度の設計が可能となり、開口率も70％以上に向上する。また、たとえば、マン、マシンのインタフェースの役割
を果たすマトリクス型表示装置の、表示情報量の増大の
要求に対応した、大画面化、高解像度化への要求にも対
応が容易となる。〔発明の効果〕この発明は以上説明したように、ＴＦＴアレイを特に高
解像なパターン形成を要求する表示エリア部と比較的低
解像なパターン形成で目的が達成できる周辺リードアウ
ト部とに大別し、各部の要求に見合ったパターン形成を
行うようにしたので、大型のＴＦＴアレイのパターン形
成精度がパターンの位置精度、パターン幅変動、エッジ
荒さなどの誤差要因が低減でき、パターン設計の基準と
なる最小線幅、または最小フィーチャーサイズが約３μ
ｍ程度に設計できる。これにともない、高解像度化が容
易で、かつ表示性能を左右する画素の開口率を約70％以
上に増大することが可能となるばかりか高歩留りででき
る。また、大きな距離にかけてのパターンの座標位置精度が
改良できる結果、画素の生存率が極めて高く表示性能を
高くできる。Description: TECHNICAL FIELD The present invention relates to a plurality of gate electrode lines formed on a transparent insulating substrate such as quartz glass, and a plurality of sources or a plurality of sources orthogonal to the gate electrode lines. The present invention relates to a matrix type display device which has a matrix wiring formed of drain electrode lines, and has a pattern formation precision of a TFT array in which switches such as TFTs (thin film transistors), signal storage capacitors and pixel electrodes are formed at intersections thereof. [Prior Art] FIG. 1 shows a pixel structure of a TFT array display portion, and FIG. 2 is a sectional view for explaining a structure of a matrix type display device using a TFT array. 1 and 2, the TFT array 8 is provided with a plurality of gate electrode lines 1 and a source electrode line 2 orthogonal to the gate electrode lines 1, and a switch such as a TFT 4 is provided at the intersection thereof. The pixel electrode 5 is formed and the drain electrode 3 is connected to the pixel electrode 5. In addition, 6 is a signal storage capacitor. Further, as is apparent from FIG. 2, the matrix type display device 12 includes a TFT array substrate 9 on which the TFT array 8 is formed and a counter electrode substrate 11 on which a transparent conductive film 10 and the like are formed so as to face the TFT array substrate 9. , Display material 7 such as liquid crystal
The structure is sandwiched between. Continued conventional TFT array and matrix type display device 12
Will be described with reference to FIGS. 3 to 7. Figure 3 shows a TFT
FIG. 4 is an explanatory diagram of the structure of the array 8, FIG. 4 is a pattern state diagram of a display portion of a conventional TFT array, and FIG. 5 is AA ′ of FIG.
6 is an ideal state diagram for explaining pattern formation, and FIG. 7 is a diagram for explaining a pattern formation state of a conventional TFT array. The details will be described below. The TFT array 8 is, for example, a TFT made of a transparent insulating substrate such as quartz glass.
First, on the surface of the array substrate 9, formation of the gate electrode lines 1 is performed.
For example, A1 or the like is formed on the entire surface by a sputtering method, a photoresist is formed by a photolithography method using a large batch exposure mask, and a mask between the masks is aligned using a photomask for forming a gate electrode line. Then, it is exposed and developed to form a resist pattern. Then, A1 is etched to form the gate electrode line 1 having a desired shape. In the same manner, the gate insulating film 15, the semiconductor 16 such as amorphous and silicon, the source electrode line 2 and the drain electrode 3, the protective film 17, the pixel electrode 5 made of ITO and the like are superposed between the masks. Formed by TFT
The array 8 is completed. Next, the operation of the above-mentioned TFT array 8 and the matrix type display device 12 will be described with reference to FIGS. FIG. 6 and FIG. 7 generalize and explain the pattern formation of the display area portion constituted by the integration of a large number of pixels which requires the pattern formation of the TFT array 8 shown in FIG. FIGS. 6 (a) and 7 (a) are plan views, and FIGS. 6 (b) and 7 (b) are FIG. 6 (a), respectively.
7 is a sectional view taken along line BB ′ of FIG. 7 and line CC ′ of FIG. The TFT array 8 usually uses about 5 to 10 photomasks (hereinafter referred to as masks) to form the respective constituent elements such as the gate electrode lines 1 and the source electrode lines 2. In addition to the overlay between the masks based on the incompleteness of each mask, the TFT array 8 due to a registration error caused by an error factor caused by the roughness of the pattern edge, the line width of the pattern, the distortion of the TFT array substrate 9, etc. In many cases, the defect is caused by the state of the edge of the pattern. FIGS. 6 (a) and 6 (b) show generalized ideal states of registration of two masks of an anti-figure pattern X and a positive figure pattern Y, The edge margin M in this case is represented by M = X−Y / 2. However, in the actual pattern formation, as shown in FIG.
As shown in (a) and FIG. 7 (b), the pattern position accuracy O, the pattern width variation L, the edge roughness E, etc., in which the displacement of the pattern position on the mask and the misalignment of the overlay between the masks are superimposed, The edge margin M ₁ in the actual pattern formation is reduced to M ₁ = X−Y / 2− (O + L + E). In addition, L (X) in FIG. 6 (a) and FIG. 7 (a) is X.
The mask center line, L (Y), is the center line of the Y mask. Further, in the actual pattern design of the mask, the minimum line width or the minimum feature size of the pattern is set to a value close to the edge margin M in the ideal state described above. On the other hand, the matrix type display device plays the role of, for example, a man-machine interface, and is required to have a large screen and high resolution in order to increase the amount of display information. Maximum caliber
Above 150 mm (6 "), there is no highly accurate mask for pattern formation, and the minimum line width or minimum feature size is about 30 μm. This mask pattern is formed on the TFT array substrate 9. The resolution of the device, such as a mask aligner, required to transfer
The limit is 30 μm. Further, a matrix type display device 12 using the TFT array 8
In order to increase the aperture ratio (pixel electrode area / pixel area) of a display pixel, the TFT 4 is usually made of an opaque material as shown in FIG.
Although it is necessary to form the FT4 and the like in a small area as much as possible, the FT4 is determined by the above-mentioned constraint condition for miniaturization of pattern formation, and the upper limit of the aperture ratio is about 30%. In addition, the pattern position error over a large distance on the large-area batch exposure mask, that is, the error factor of the coordinate position accuracy is large, and is 10 μm when the screen size is 150 mm or more.
It becomes the above value. In addition, regarding the overlay between the masks, strict temperature control is necessary to avoid an error factor in the pattern coordinate position accuracy error due to thermal expansion with the large mask substrate and the TFT array substrate 9. As described above, the conventional large-sized TFT array and matrix type display device uses the large-sized collective exposure mask and forms the pattern by the photoengraving method based on the collective exposure method. As the mask and the TFT array substrate 9 become larger in size, the pattern forming accuracy increases the error factors such as the pattern position accuracy, the pattern width variation, and the edge roughness. Feature size is about 30 μm
Therefore, it is very difficult to achieve high resolution. In addition, it is impossible to increase the aperture ratio that affects the display performance, and a TFT array having a low pixel survival rate and high display performance due to a pattern defect due to poor coordinate position accuracy of the pattern over a large distance, Further, the matrix display device has a defect that cannot be obtained with a high yield. SUMMARY OF THE INVENTION The present invention has been made for the purpose of remedying such drawbacks, and it is an object of the present invention to provide a TFT array with a display area portion which requires pattern formation with high resolution and a pattern formation with relatively low resolution. A matrix display device that is large in size, has high resolution and high aperture ratio, has good display performance, and has a high yield by performing pattern formation that meets the requirements of each part. It is a proposal. Embodiments of the Invention Embodiments of the matrix type display device of the present invention will be described below with reference to the drawings. 8 to 16 are diagrams showing an embodiment thereof. FIG. 8 is a plan view showing a peripheral lead-out portion of the TFT array 8, and FIG. 9 is a plan view showing a display area portion of the TFT array 8. 10 and 11 show an example of a pattern forming method applied to the present invention.
FIG. 11 shows an example of 4 equal divisions, and FIG. 11 shows an example of 9 equal divisions. FIG. 12 (a) is a plan view showing the pattern formation in the present invention, FIG. 12 (b) is a sectional view taken along the line DD 'in FIG. 12 (a), and FIG. 13 is a display in the present invention. FIG. 14 is a diagram for explaining the pattern formation of the area portion, and FIG.
FIG. 15 is a sectional view taken along the line E ', and FIG. 15 shows the peripheral lead-out portion in the present invention.
It is a sectional view of the F'line. In FIGS. 8 to 16, the same parts as those in FIGS. 1 to 7 (b) are designated by the same reference numerals. The TFT array 8 is first formed on the entire surface of a TFT array substrate 9 made of a transparent insulating substrate such as quartz glass. First, the gate electrode lines 1 are formed, for example, A1 is formed by a sputtering method. After that, the pattern formation of the display area section 14 constituted by the integration of a large number of pixels, which particularly requires high resolution pattern formation, is performed by the display area section 14 as shown in FIGS.
Is equally divided into a small high-resolution mask and a size range that enables high-resolution batch exposure, and is formed by the step-and-repeat method using a small high-resolution mask, which is intended for pattern formation with relatively low resolution. The pattern formation of the peripheral lead-out portion 13 that can achieve the above is formed by a collective exposure method using a large mask. Then, the resist pattern is developed and A1 is etched to form the gate electrode line 1 having a desired shape. In the same manner, the gate insulating film 15, the semiconductor 16 such as amorphous silicon, the source electrode line 2, the drain electrode 3, the protective film 17, the pixel electrode 5 made of ITO and the like are superposed between the masks. Then, the TFT array 8 is completed. In addition, 16 is a semiconductor film and 4 is a TFT. Next, the operation of the matrix type display device of the present invention will be described. In the present invention, the TFT array 8 has a minimum line width or a minimum feature size of about 5 to 10 μm and an overlay accuracy of about 5 μm.
The display area 14 that requires high-resolution pattern formation of 2.5 μm or less is formed by the step-and-repeat method using a small high-resolution mask, and the minimum line width or the minimum feature size is about 30 μm, and the overlay accuracy is about ± 5 μm. The peripheral lead-out portion 13 that can achieve the purpose by forming a pattern to a certain extent is configured to form a pattern by a collective exposure method using a large mask. Therefore, as shown in FIG. 12 (a), there are two patterns of the anti-figure pattern X and the regular figure pattern Y, which are general patterns.
In the example of one mask, the miniaturization of the mask reduces the pattern position accuracy O, the pattern width variation L, the edge roughness E, etc. in which the pattern position shift on the mask and the overlay shift between the masks are superimposed. The edge margin M2 is M2≈XY / 2, which is an approximate value to the edge margin M in the ideal state described in the conventional example. The minimum line width of a pattern or the minimum feature size in the pattern design of the TFT array 8 is a pattern accuracy based on a manufacturing method of a small high resolution mask, for example, about 2 μm in an electron beam exposure system, and an edge margin is also designed to be about 3 μm. And the aperture ratio is improved to 70% or more. Further, for example, it becomes easy to meet the demand for a larger screen and higher resolution in response to the demand for an increase in the amount of display information in a matrix type display device which plays the role of a man-machine interface. [Effects of the Invention] As described above, the present invention provides a TFT array with a display area portion that requires a particularly high-resolution pattern formation and a peripheral lead-out portion that can achieve the object by forming a relatively low-resolution pattern. Since the patterns are roughly classified and the patterns are formed to meet the requirements of each part, the pattern formation accuracy of a large TFT array can reduce the error factors such as the pattern position accuracy, the pattern width variation, and the edge roughness. Minimum standard line width or minimum feature size is about 3μ
It can be designed to about m. Along with this, high resolution can be easily achieved, and the aperture ratio of pixels that influence the display performance can be increased to about 70% or more, and at the same time, high yield can be achieved. Further, as a result of improving the coordinate position accuracy of the pattern over a large distance, the survival rate of pixels is extremely high and the display performance can be improved.

【図面の簡単な説明】第１図はＴＦＴアレイ表示部の画素の構成を示す図、第
２図は従来のマトリクス型表示装置の断面図、第３図は
従来のＴＦＴアレイの構成を示す図、第４図は従来のＴ
ＦＴアレイ表示部のパターン状態図、第５図は第４図Ａ
−Ａ′線の断面図、第６図(a)は従来のマトリクス型表
示装置におけるパターン形成を説明する理想的な状態を
示す平面図、第６図(b)は第６図(a)のＢ−Ｂ′線の断面
図、第７図(a)は従来のＴＦＴアレイのパターン形成を
説明するためのパターン状態図、第７図(b)は第７図(a)
のＣ−Ｃ′線の断面図、第８図はこの発明のマトリクス
型表示装置の一実施例におけるＴＦＴアレイの周辺リー
ド部を示す平面図、第９図はこの発明のマトリクス型表
示装置におけるＴＦＴアレイの表示エリア部を示す平面
図、第10図および第11図はそれぞれこの発明のマトリク
ス型表示装置におけるパターン形成法の実施例を示す
図、第12図(a)はこの発明のマトリクス型表示装置にお
けるパターン形成を示す平面図、第12図(b)は第12図(a)
のＤ−Ｄ′線の断面図、第13図はこの発明のマトリクス
型表示装置における表示エリア部のパターン状態をを示
す平面図、第14図は第13図Ｅ−Ｅ′線の断面図、第15図
はこの発明のマトリクス型表示装置における周辺リード
アウト部のパターン状態を示す図、第16図は第15図のＦ
−Ｆ′線の断面図である。１…ゲート電極線、２…ソース電極線、３…ドレイン電
極、４…ＴＦＴ、５…画素電極、７…表示材料、８…Ｔ
ＦＴアレイ、12…マトリクス型表示装置、13…周辺リー
ドアウト部、14…表示エリア部、18…４等分割の例、19
…９等分割の例。なお、図中同一符号は同一または相当部分を示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a pixel configuration of a TFT array display portion, FIG. 2 is a sectional view of a conventional matrix type display device, and FIG. 3 is a diagram showing a conventional TFT array configuration. , Fig. 4 shows the conventional T
A pattern state diagram of the FT array display part, FIG. 5 is FIG. 4A.
6A is a cross-sectional view taken along line -A ', FIG. 6A is a plan view showing an ideal state for explaining pattern formation in a conventional matrix display device, and FIG. 6B is a plan view of FIG. 6A. FIG. 7 (a) is a cross-sectional view taken along line BB ', FIG. 7 (a) is a pattern state diagram for explaining pattern formation of a conventional TFT array, and FIG. 7 (b) is FIG. 7 (a).
8 is a cross-sectional view taken along the line CC ′ of FIG. 8, FIG. 8 is a plan view showing a peripheral lead portion of a TFT array in one embodiment of the matrix type display device of the present invention, and FIG. 9 is a TFT in the matrix type display device of the present invention. 10 is a plan view showing a display area portion of the array, FIG. 10 and FIG. 11 are views showing an embodiment of a pattern forming method in the matrix type display device of the present invention, and FIG. 12 (a) is a matrix type display of the present invention. Plan view showing pattern formation in the apparatus, FIG. 12 (b) is FIG. 12 (a)
13 is a sectional view taken along line DD 'of FIG. 13, FIG. 13 is a plan view showing a pattern state of a display area portion in the matrix type display device of the present invention, FIG. 14 is a sectional view taken along line EE' of FIG. FIG. 15 is a diagram showing a pattern state of a peripheral lead-out portion in the matrix type display device of the present invention, and FIG. 16 is an F portion of FIG.
It is a sectional view taken along the line -F '. 1 ... Gate electrode line, 2 ... Source electrode line, 3 ... Drain electrode, 4 ... TFT, 5 ... Pixel electrode, 7 ... Display material, 8 ... T
FT array, 12 ... Matrix type display device, 13 ... Peripheral lead-out section, 14 ... Display area section, 18 ... Example of 4 equal divisions, 19
An example of 9 equal divisions. The same reference numerals in the drawings indicate the same or corresponding parts.

Claims

1. A plurality of gate electrode lines, a plurality of source electrode lines or drain electrode lines orthogonal to the gate electrode lines, the gate electrode lines and the source electrode lines, or A display area that has active elements such as thin film transistors, signal storage capacitors and pixel electrodes at the intersections with the drain electrode lines and that requires high resolution pattern formation is formed by the step and repeat exposure method using a small high resolution master. Array having a high resolution pattern and a low resolution pattern formed by a one-shot exposure method using a large-sized mask, and a pattern of a lead-out portion around a display element, the substrate of this TFT array and this TF
A matrix type display device comprising a display material such as liquid crystal sandwiched between a counter electrode substrate having a transparent conductive film electrode formed on a surface facing the T array substrate.