JP7843720B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
例えば、炭化珪素を含む半導体装置がある。半導体装置において、安定した特性が望まれる。
特開２０１４－１４６７４８号公報
本発明の実施形態は、特性を安定化できる半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、基体と、第１炭化珪素領域と、第２炭化珪素領域と、を含む。前記第１炭化珪素領域は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む。前記第２炭化珪素領域は、ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む。前記第１炭化珪素領域は前記基体と前記第２炭化珪素領域との間に設けられる。前記第１炭化珪素領域の少なくとも一部は、フッ素を含む。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３は、第１実施形態に係る半導体装置を例示するグラフである。 図４（ａ）～図４（ｄ）は、半導体装置の特性を例示する模式的平面図である。 図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図６は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図７は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図８は、第２実施形態に係る半導体装置の製造方法を例示するフローチャートである。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、基体１８と、第１炭化珪素領域１０と、第２炭化珪素領域２０と、を含む。
基体１８は、例えば、炭化珪素（ＳｉＣ）を含む。基体１８は、例えば、炭化珪素基板で良い。基体１８は、例えば、炭化珪素バルク単結晶基板である。１つの例において、基体１８に含まれる炭化珪素は、４Ｈ－ＳｉＣである。基体１８は、３Ｃ－ＳｉＣを含んで良い。基体１８の導電形は、任意である。
第１炭化珪素領域１０及び第２炭化珪素領域２０は、ＳｉＣを含む。第１炭化珪素領域１０及び第２炭化珪素領域２０は、例えば、３Ｃ－ＳｉＣを含んで良い。
第１炭化珪素領域１０は、第１不純物を含む。第１不純物は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む。第１炭化珪素領域１０は、ｎ形である。
第２炭化珪素領域２０は、第２不純物を含む。第２不純物は、ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む。第２炭化珪素領域２０は、ｐ形である。第１炭化珪素領域１０は、基体１８と第２炭化珪素領域２０との間に設けられる。
基体１８から第１炭化珪素領域１０への第１方向Ｄ１をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１炭化珪素領域１０及び第２炭化珪素領域２０は、Ｘ－Ｙ平面に沿う層状である。第１炭化珪素領域１０は、第１面１０Ｆを含む。第１面１０Ｆは、基体１８に対向する。後述するように、第１面１０Ｆは、基体１８の結晶面（例えば（０００１）面）に対して傾斜しても良い。第１炭化珪素領域１０は、第２面１０Ｇを含んで良い。第１面１０Ｆは、基体１８と第２面１０Ｇとの間にある。第２面１０Ｇは、第２炭化珪素領域２０に対向する。
第１炭化珪素領域１０の少なくとも一部は、フッ素を含む。これにより、安定した特性が得られる。
例えば、基体１８は基底面転位（ＢＰＤ：base plane dislocation）を含む。基体１８の基底面転位に基づいて、第１炭化珪素領域１０に基底面転位が生じる。半導体装置の動作中において、第１炭化珪素領域１０に基底面転位から積層欠陥が拡張する。積層欠陥は、例えば、単一ショックレー型積層欠陥である。
例えば、ｎ形炭化珪素半導体素子に正孔が注入されると、ＢＰＤを起点とする積層欠陥が拡張する。これにより、順方向特性が劣化し易い。さらに、積層欠陥の部分転位がｐ形半導体領域に達すると、逆方向特性で漏れ電流が増大する。これにより、耐圧不良が生じる。
第１炭化珪素領域１０がフッ素を含むことで、ＢＰＤを起点とする積層欠陥の拡張が抑制できることが分かった。これにより、積層欠陥の拡張に起因する特性の劣化が抑制できる。実施形態によれば、特性を安定化できる半導体装置を提供できる。
半導体装置１１０の動作時において、第１炭化珪素領域１０と第２炭化珪素領域２０との界面部分に電界が集中し易い。この界面（例えば第２面１０Ｇ）よりも深い位置にフッ素が導入されることで、電界が集中する位置の近傍において、積層欠陥の拡張が抑制される。特性の変動が効果的に抑制される。
図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２に示すように、実施形態に係る半導体装置１１１においては、第１炭化珪素領域１０は、第１局所領域１０Ａを含む。第１局所領域１０Ａにおいて、フッ素濃度が局所的に高い。第１局所領域１０Ａは、第１方向Ｄ１と交差する平面（例えば、Ｘ－Ｙ平面）に平行に広がって良い。第１局所領域１０ＡのＺ軸方向における位置は、第１炭化珪素領域１０と第２炭化珪素領域２０との界面部分と、基体１８と、の間にある。
図３は、第１実施形態に係る半導体装置を例示するグラフである。
図３は、半導体装置１１１に関するＳＩＭＳ（Secondary Ion Mass Spectrometry）分析結果である。図３の横軸は、Ｚ軸方向における位置ｐＺである。例えば、フッ素濃度Ｃ１である。
図３に示すように、第１炭化珪素領域１０は、Ｚ軸方向（第１方向Ｄ１）における第１位置ｐ１を含む。フッ素濃度Ｃ１の第１方向Ｄ１に沿うプロファイルにおいて、フッ素濃度Ｃ１は、第１位置ｐ１において第１ピーク値ｐｖ１となる。第１局所領域１０Ａは、このような第１位置ｐ１を含む。
このような第１局所領域１０Ａは、例えば、第２炭化珪素領域２０の側からの、フッ素のイオン注入により形成できる。イオン注入により、目的とする深さ位置（第１位置ｐ１）に、高い濃度で効果的にフッ素を注入できる。
図３の例では、フッ素濃度Ｃ１の第１ピーク値ｐｖ１は、約５×１０１７ｃｍ－３である。実施形態において、第１ピーク値ｐｖ１は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下で良い。フッ素により、積層欠陥の拡張が効果的に抑制できる。
例えば、第１局所領域１０Ａにおけるフッ素濃度Ｃ１は、第１ピーク値ｐｖ１の１／１０以上で良い。１つの例において、第１局所領域１０Ａの第１方向Ｄ１における幅ｗ１は、０．５μｍ以下で良い。
第１位置ｐ１と第２面１０Ｇとの間のＺ軸方向に沿う距離ｄｐ１は、例えば２μｍ以下であることが好ましい。距離ｄｐ１は、例えば１μｍ以下であることがさらに好ましい。第１位置ｐ１は、第１炭化珪素領域１０に含まれる。
実施形態において、フッ素は、ブロードな濃度プロファイルで、第１炭化珪素領域１０に設けられて良い。実施形態において、フッ素濃度Ｃ１のプロファイルは、第１位置ｐ１において明確なピークを有しなくて良い。例えば、第２面１０Ｇからの距離が１μｍ以下である領域に含まれる１つの位置において、フッ素濃度Ｃ１が、１×１０１６ｃｍ－３以上である。この１つの位置におけるフッ素濃度Ｃ１は、第２面１０Ｇからの距離２μｍの位置におけるフッ素濃度Ｃ１よりも高い。このような構成においても、積層結果の拡張を抑制できる。
図３に例示したように、フッ素が局所的に導入されても良い。高い制御性で、所望の濃度のフッ素を第１炭化珪素領域１０に導入できる。
上記のように、イオン注入により、第２炭化珪素領域２０を介してフッ素が第１炭化珪素領域１０に導入される。フッ素は、比較的に深い位置に、効果的に導入できる。他の元素（例えば、塩素など）は、第１炭化珪素領域１０の深さまで到達することが困難である。導入する元素としてフッ素が用いられることで、所望の位置にフッ素を効率的に導入できる。
図４（ａ）～図４（ｄ）は、半導体装置の特性を例示する模式的平面図である。
図４（ａ）及び図４（ｂ）は、実施形態に係る半導体装置１１１に対応する。図４（ｃ）及び図４（ｄ）は、参考例の半導体装置１１９に対応する。半導体装置１１９においては、第１炭化珪素領域１０は、フッ素を含まない。半導体装置１１９においては、第１局所領域１０Ａが設けられない。これらの図は、フォトルミネッセンス像を模式的に例示している。半導体装置に紫外光照射することにより、ＢＰＤが積層欠陥に拡張するかどうかが判定できる。図４（ａ）及び図４（ｃ）は、紫外光照射前の状態に対応する。図４（ｂ）及び図４（ｄ）は、紫外光照射後の状態に対応する。
図４（ｃ）及び図４（ｄ）に示すように、参考例の半導体装置１１９において、紫外光照射により、ＢＰＤを基点とする積層欠陥ＳＦが拡張する。積層欠陥ＳＦは、第２面１０Ｇに届く。
これに対して図４（ａ）及び図４（ｂ）に示すように、実施形態に係る半導体装置１１１において、紫外光が照射されると積層欠陥ＳＦが拡張するものの、積層欠陥ＳＦは、第１局所領域１０Ａを超えて拡張しない。積層欠陥ＳＦは、第２面１０Ｇに届かず、第２炭化珪素領域２０に届かない。
積層欠陥ＳＦが拡張してｐ形の第２炭化珪素領域２０に届くと、積層欠陥ＳＦを経路として、逆方向特性での漏れ電流が増加する。実施形態においては、積層欠陥ＳＦが第２面１０Ｇ及び第２炭化珪素領域２０に届くことが抑制される。漏れ電流経路が抑制される。これにより、安定した特性が得られる。
例えば、基体１８と第１局所領域１０Ａとの間において、電圧印加及び紫外線照射の少なくともいずれかにより積層欠陥が拡張する。第１局所領域１０Ａと第２炭化珪素領域２０との間において、電圧印加及び紫外線照射の少なくともいずれかにより積層欠陥は実質的に拡張しない。フッ素を含む領域（例えば第１局所領域１０Ａ）が設けられることで、その領域よりも上の領域において、積層欠陥の拡張が抑制できる。
図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図５に示すように、実施形態に係る半導体装置１１２においては、第１炭化珪素領域１０は、複数の第１局所領域１０Ａを含む。複数の第１局所領域１０Ａの少なくとも１つは、上記の第１位置ｐ１（フッ素濃度Ｃ１がピークとなる位置）を含む。複数の第１局所領域１０Ａは、第１方向Ｄ１と交差する平面（例えばＸ－Ｙ平面）に沿って設けられる。
例えば、複数の、島状の第１局所領域１０Ａが設けられても良い。例えば、複数の、ストライプ状の第１局所領域１０Ａが設けられても良い。
図５に示すように、第１炭化珪素領域１０は、基体１８と対向する第１面１０Ｆを含む。第１炭化珪素領域１０の（０００１）面と、第１面１０Ｆと、の間の角度を角度θとする。角度θは、０よりも大きくても良い。角度θは、例えば、１°以上１０°以下で良い。角度θは、オフセット角に対応する。
第１方向Ｄ１に沿う複数の第１局所領域１０Ａの厚さを厚さｄとする。第１方向Ｄ１と交差する第２方向Ｄ２に沿う複数の第１局所領域１０Ａの間の距離を距離ｗとする。第２方向Ｄ２は、例えば、Ｘ軸方向である。
実施形態において、角度θ、厚さｄ、及び、距離ｗは、例えば、ｗ＜（ｄ／ｔａｎθ）の関係を満たして良い。これにより、基体１８からのＢＰＤが、複数の第１局所領域１０Ａの間を通過して、上方に延びることが抑制できる。例えば、基体１８からのＢＰＤは、複数の第１局所領域１０Ａのいずれかにぶつかる。ＢＰＤが複数の第１局所領域１０Ａのいずれかにぶつかることで、ＢＰＤを起点とする積層結果の拡張が抑制される。
実施形態において、フッ素は、第１炭化珪素領域１０の結晶格子の複数の格子点の間に存在して良い。
図６は、第１実施形態に係る半導体装置を例示する模式的断面図である。
実施形態に係る半導体装置１１３においては、第２炭化珪素領域２０の少なくとも一部は、フッ素を含む。これを除く半導体装置１１３の構成は、半導体装置１１０～１１２の構成と同様で良い。
図６に示すように、この例では、第２炭化珪素領域２０は、第２局所領域２０Ａを含む。第２局所領域２０Ａは、フッ素を含む。例えば、第２局所領域２０Ａは、フッ素を局所的に含んで良い。
半導体装置１１３においては、例えば、第２炭化珪素領域２０の上方向（表面側）からの積層欠陥の拡張を抑制できる。より安定した特性が得られる。
図６に示すように、例えば、第２炭化珪素領域２０は、第１方向Ｄ１における第２位置ｐ２を含む。フッ素濃度Ｃ１の第１方向Ｄ１に沿うプロファイルにおいて、フッ素濃度Ｃ１は、第２位置ｐ２において第２ピーク値となっても良い。１つの例において、第２ピーク値は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下程度で良い。
例えば、第２局所領域２０Ａは、第２位置ｐ２を含む。このような第２局所領域２０Ａは、第１方向Ｄ１と交差する平面（Ｘ－Ｙ平面）に平行に広がる。
図７は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図７に示すように、実施形態に係る半導体装置１２０は、上記の基体１８、第１炭化珪素領域１０及び第２炭化珪素領域２０に加えて、第３炭化珪素領域３０、第１電極５１、第２電極５２、第３電極５３、及び、絶縁部６１を含む。
第３炭化珪素領域３０は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む。第３炭化珪素領域３０は、ＳｉＣを含む。第３炭化珪素領域３０は、例えば、ｎ形である。
第１電極５１から第２電極５２への方向は、第１方向Ｄ１に沿う。第１炭化珪素領域１０は、第１部分領域１０ａ及び第２部分領域１０ｂを含む。これらの部分領域の境界は明確でも不明確でも良い。
第２炭化珪素領域２０は、第３部分領域２０ｃ及び第４部分領域２０ｄを含む。これらの部分領域の境界は、明確でも不明確でも良い。
第３部分領域２０ｃは、第１方向Ｄ１において、第１部分領域１０ａと第３炭化珪素領域３０との間にある。第２部分領域１０ｂから第３電極５３への方向は、第１方向Ｄ１に沿う。第４部分領域２０ｄは、第１方向Ｄ１と交差する第２方向Ｄ２において、第２部分領域１０ｂと第３炭化珪素領域３０との間にある。第２方向Ｄ２は、例えば、Ｘ軸方向である。
第１電極５１は、第１炭化珪素領域１０と電気的に接続される。第２電極５２は、第３炭化珪素領域３０と電気的に接続される。絶縁部６１は、第２部分領域１０ｂと第３電極５３との間にある。
この例では、第２炭化珪素領域２０は、第５部分領域２０ｅをさらに含む。第３炭化珪素領域３０は、第２方向Ｄ２において、第４部分領域２０ｄと第５部分領域２０ｅとの間にある。第２電極５２は、第５部分領域２０ｅと電気的に接続される。
第１電極５１と第２電極５２との間に流れる電流は、第３電極５３の電位により制御できる。第３電極５３の電位は、例えば、第２電極５２の電位を基準にした電位で良い。第３電極５３は、ゲート電極として機能する。半導体装置１２０は例えばトランジスタである。
半導体装置１２０において、第１炭化珪素領域１０は、フッ素を含む。第１炭化珪素領域１０は、第１局所領域１０Ａを含む。第２炭化珪素領域２０は、フッ素を含んで良い。第２炭化珪素領域２０は、第２局所領域２０Ａを含んで良い。積層欠陥の拡張が抑制される。安定した特性が得られる。
半導体装置１２０において、基体１８はｎ形で良い。この場合、半導体装置１２０は、ＭＯＳ型ＦＥＴある。例えば、第１炭化珪素領域１０は、例えば、ドリフト層に対応する。第２炭化珪素領域２０は、例えば、ｐウエルに対応する。第３炭化珪素領域３０は、例えば、ｎ＋ソースに対応する。
実施形態において、基体１８はｐ型でも良い。この場合、半導体装置１２０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
実施形態に係る第１炭化珪素領域１０及び第２炭化珪素領域２０は、ダイオードなどに適用されて良い。
実施形態において、第１局所領域１０Ａは、フッ素、窒素及びリンよりなる群から選択された少なくとも１つを含んでも良い。例えば、実施形態に係る半導体装置（例えば、図２に例示した半導体装置１１１）は、基体１８、第１炭化珪素領域１０及び第２炭化珪素領域２０を含む。第１炭化珪素領域１０の少なくとも一部は、第１元素を含む。第１元素は、フッ素、窒素及びリンよりなる群から選択された少なくとも１つを含む。第１炭化珪素領域１０は、第１方向Ｄ１における第１位置ｐ１を含む（例えば、図２参照）。第１元素濃度の第１方向Ｄ１に沿うプロファイルにおいて、第１元素濃度は第１位置ｐ１において第１ピーク値ｐｖ１となる。フッ素だけではなく、窒素またはリンなどが局所的に設けられることで、積層欠陥の拡張が抑制できる。
（第２実施形態）
第２実施形態は、半導体装置の製造方法に係る。
図８は、第２実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図８に示すように、実施形態に係る半導体装置の製造方法は、構造体１０Ｘ（図１参照）を準備し（ステップＳ１０１）、フッ素を導入する（第１導入：ステップＳ１１０）。
構造体１０Ｘは、基体１８、第１炭化珪素領域１０及び第２炭化珪素領域２０を含む（図１参照）。第１炭化珪素領域１０は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む第１不純物元素を含む。第２炭化珪素領域２０は、ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む第２不純物元素を含む。基体１８から第１炭化珪素領域１０への第１方向Ｄ１において、第１炭化珪素領域１０は基体１８と第２炭化珪素領域２０との間に設けられる。
第１炭化珪素領域１０に、フッ素を導入する。フッ素の導入は、例えばイオン注入により実施される。
これにより、例えば、半導体装置１１０～１１２などが得られる。積層欠陥の拡張が抑制できる半導体装置を製造できる。
構造体１０Ｘの準備（ステップＳ１０１）は、第１炭化珪素領域１０となる炭化珪素層の一部に、第２不純物元素を導入すること（ステップＳ１０２）を含んで良い。構造体１０Ｘの準備（ステップＳ１０１）は、第２不純物元素の導入の後に熱処理すること（ステップＳ１０３）をさらに含んで良い。熱処理の条件は、例えば、１６００℃～１９００℃で、１分～１０分で良い。熱処理により、例えば、不純物が活性化される。
フッ素の導入（ステップＳ１１０）の前に、第１炭化珪素領域１０の少なくとも一部に、水素（プロトン）、ヘリウム及び電子よりなる群から選択された少なくとも１つを照射しても良い（ステップＳ１０４）。フッ素のイオン注入の前に、水素（プロトン）などを照射することで、フッ素が第１炭化珪素領域１０の所望の位置に導入し易くなる。例えば、高い制御性で、フッ素を導入できる。
フッ素の導入（ステップＳ１１０）の後に、第２炭化珪素領域２０にフッ素をさらに導入して良い（第２導入：ステップＳ１２０）。これにより、例えば、第２局所領域２０Ａが形成できる。積層欠陥をより効果的に抑制できる。
実施形態は、以下の構成（例えば技術案）を含んで良い。
（構成１）
基体と、
窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む第１炭化珪素領域と、
ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む第２炭化珪素領域であって、前記第１炭化珪素領域は前記基体と前記第２炭化珪素領域との間に設けられた、前記第２炭化珪素領域と、
を備え、
前記第１炭化珪素領域の少なくとも一部は、フッ素を含む、半導体装置。
（構成２）
前記第１炭化珪素領域は、前記基体から前記第１炭化珪素領域への第１方向における第１位置を含み、
フッ素濃度の前記第１方向に沿うプロファイルにおいて、前記フッ素濃度は前記第１位置において第１ピーク値となる、構成１に記載の半導体装置。
（構成３）
前記第１ピーク値は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である、構成２に記載の半導体装置。
（構成４）
前記第１炭化珪素領域は、第１局所領域を含み、
前記第１局所領域は、前記第１位置を含み、
前記第１局所領域は、前記第１方向と交差する平面に平行に広がる、構成２または３に記載の半導体装置。
（構成５）
前記第１局所領域における前記フッ素濃度は、前記第１ピーク値の１／１０以上であり、
前記第１局所領域の前記第１方向における幅は、０．５μｍ以下である、構成４に記載の半導体装置。
（構成６）
前記第１炭化珪素領域は、複数の第１局所領域を含み、
前記複数の第１局所領域の少なくとも１つは、前記第１位置を含み、
前記複数の第１局所領域は、前記第１方向と交差する平面に沿って設けられる、構成２または３に記載の半導体装置。
（構成７）
前記第１炭化珪素領域は、前記基体と対向する第１面を含み、
前記第１炭化珪素領域の（０００１）面と、前記第１面と、の間の角度θと、前記第１方向に沿う前記複数の第１局所領域の厚さｄと、前記第１方向と交差する第２方向に沿う前記複数の第１局所領域の間の距離ｗと、は、
ｗ＜（ｄ／ｔａｎθ）の関係を満たす、構成６に記載の半導体装置。
（構成８）
前記フッ素は、前記第１炭化珪素領域の結晶格子の複数の格子点の間にある、構成１～６のいずれか１つに記載の半導体装置。
（構成９）
前記第２炭化珪素領域の少なくとも一部は、フッ素を含む、構成１に記載の半導体装置。
（構成１０）
前記第２炭化珪素領域は、前記基体から前記第１炭化珪素領域への第１方向における第２位置を含み、
フッ素濃度の前記第１方向に沿うプロファイルにおいて、前記フッ素濃度は前記第２位置において第２ピーク値となる、構成９に記載の半導体装置。
（構成１１）
前記第２ピーク値は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である、構成１０に記載の半導体装置。
（構成１２）
前記第２炭化珪素領域は、第２局所領域を含み、
前記第２局所領域は、前記第２位置を含み、
前記第２局所領域は、前記第１方向と交差する平面に平行に広がる、構成１０または１１に記載の半導体装置。
（構成１３）
前記基体と前記第１局所領域との間において、電圧印加及び紫外線照射の少なくともいずれかにより積層欠陥は拡張し、
前記第１局所領域と前記第２炭化珪素領域との間において、前記電圧印加及び前記紫外線照射の前記少なくともいずれかにより前記積層欠陥は実質的に拡張しない、構成４または５に記載の半導体装置。
（構成１４）
第３炭化珪素領域と、
第１電極と、
第２電極と、
第３電極と、
絶縁部と、
をさらに備え、
前記第３炭化珪素領域は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含み、
前記第１電極から前記第２電極への方向は、前記第１方向に沿い、
前記第１炭化珪素領域は、第１部分領域及び第２部分領域を含み、
前記第２炭化珪素領域は、第３部分領域及び第４部分領域を含み、
前記第３部分領域は、前記第１方向において前記第１部分領域と前記第３炭化珪素領域との間にあり、
前記第２部分領域から前記第３電極への方向は、前記第１方向に沿い、
前記第４部分領域は、前記第１方向と交差する第２方向において、前記第２部分領域と前記第３炭化珪素領域との間にあり、
前記第１電極は、前記第１炭化珪素領域と電気的に接続され、
前記第２電極は、前記第３炭化珪素領域と電気的に接続され、
前記絶縁部は、前記第２部分領域と前記第３電極との間にある、構成２～６のいずれか１つに記載の半導体装置。
（構成１５）
前記第２炭化珪素領域は、第５部分領域をさらに含み、
前記第３炭化珪素領域は、前記第２方向において、前記第４部分領域と前記第５部分領域との間にあり、
前記第２電極は、前記第５部分領域と電気的に接続された、構成１４に記載の半導体装置。
（構成１６）
基体と、
窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む第１不純物元素を含む第１炭化珪素領域と、
ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む第２炭化珪素領域であって、前記基体から前記第１炭化珪素領域への第１方向において、前記第１炭化珪素領域は前記基体と前記第２炭化珪素領域との間に設けられた、前記第２炭化珪素領域と、
を備え、
前記第１炭化珪素領域の少なくとも一部は、フッ素、窒素及びリンよりなる群から選択された少なくとも１つを含む第１元素を含み、
前記第１炭化珪素領域は、前記第１方向における第１位置を含み、
第１元素濃度の前記第１方向に沿うプロファイルにおいて、前記第１元素濃度は前記第１位置において第１ピーク値となる、半導体装置。
（構成１７）
構造体を準備し、前記構造体は、基体、第１炭化珪素領域及び第２炭化珪素領域を含み、前記第１炭化珪素領域は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む第１不純物元素を含み、前記第２炭化珪素領域は、ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む第２不純物元素を含み、前記基体から前記第１炭化珪素領域への第１方向において、前記第１炭化珪素領域は前記基体と前記第２炭化珪素領域との間に設けられ、
前記第１炭化珪素領域に、フッ素を導入する、半導体装置の製造方法。
（構成１８）
前記構造体の前記準備は、
前記第１炭化珪素領域となる炭化珪素層の一部に、前記第２不純物元素を導入することと、
前記第２不純物元素の前記導入の後に熱処理することと、
を含む、構成１７に記載の半導体装置の製造方法。
（構成１９）
前記フッ素の前記導入の前に、前記第１炭化珪素領域の少なくとも一部に、水素、ヘリウム及び電子よりなる群から選択された少なくとも１つを照射する、構成１７または１８に記載の半導体装置の製造方法。
（構成２０）
前記第２炭化珪素領域にフッ素をさらに導入する、構成１７～１９のいずれか１つに記載の半導体装置の製造方法。
実施形態によれば、特性を安定にできる半導体装置及びその製造方法を提供することができる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、基体、炭化珪素領域、電極及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０、２０、３０：第１、第２、第３炭化珪素領域、 １０Ａ、２０Ａ：第１、第２局所領域、 １０Ｆ、１０Ｇ：第１、第２面、 １０Ｘ：構造体、 １０ａ、１０ｂ：第１、第２部分領域、 １８：基体、 ２０ｃ、２０ｄ、２０ｅ：第３、第４、第５部分領域、 ５１～５３：第１～第３電極、 ６１：絶縁部、 １１０～１１３、１２０：半導体装置、 Ｃ１：フッ素濃度、 Ｄ１、Ｄ２：第１、第２方向、 ＳＦ：積層欠陥、 ｄ：厚さ、 ｄｐ１：距離、 ｐ１、ｐ２：第１、第２位置、 ｐＺ：位置、 ｐｖ１：第１ピーク値、 ｗ：距離、 ｗ１：幅、 θ：角度

Claims (11)

  1. 基体と、
    窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む第１炭化珪素領域と、
    ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む第２炭化珪素領域であって、前記第１炭化珪素領域は前記基体と前記第２炭化珪素領域との間に設けられた、前記第２炭化珪素領域と、
    を備え、
    前記第１炭化珪素領域の少なくとも一部は、フッ素を含み、
    前記第１炭化珪素領域は、前記基体から前記第１炭化珪素領域への第１方向における第１位置を含み、
    フッ素濃度の前記第１方向に沿うプロファイルにおいて、前記フッ素濃度は前記第１位置において第１ピーク値となり、
    前記第１炭化珪素領域は、複数の第１局所領域を含み、
    前記複数の第１局所領域の少なくとも１つは、前記第１位置を含み、
    前記複数の第１局所領域は、前記第１方向と交差する平面に沿って設けられ、
    前記第１炭化珪素領域は、前記基体と対向する第１面を含み、
    前記第１炭化珪素領域の（０００１）面と、前記第１面と、の間の角度θと、前記第１方向に沿う前記複数の第１局所領域の厚さｄと、前記第１方向と交差する第２方向に沿う前記複数の第１局所領域の間の距離ｗと、は、
    ｗ＜（ｄ／ｔａｎθ）の関係を満たす、半導体装置。
  2. 前記第１ピーク値は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である、請求項１に記載の半導体装置。
  3. 前記第１局所領域における前記フッ素濃度は、前記第１ピーク値の１／１０以上であり、
    前記第１局所領域の前記第１方向における幅は、０．５μｍ以下である、請求項１に記載の半導体装置。
  4. 前記フッ素は、前記第１炭化珪素領域の結晶格子の複数の格子点の間にある、請求項１に記載の半導体装置。
  5. 前記第２炭化珪素領域の少なくとも一部は、フッ素を含む、請求項１に記載の半導体装置。
  6. 前記第２炭化珪素領域は、前記基体から前記第１炭化珪素領域への前記第１方向における第２位置を含み、
    フッ素濃度の前記第１方向に沿うプロファイルにおいて、前記フッ素濃度は前記第２位置において第２ピーク値となる、請求項５に記載の半導体装置。
  7. 前記第２ピーク値は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である、請求項６に記載の半導体装置。
  8. 前記第２炭化珪素領域は、第２局所領域を含み、
    前記第２局所領域は、前記第２位置を含み、
    前記第２局所領域は、前記第１方向と交差する平面に平行に広がる、請求項６または７に記載の半導体装置。
  9. 前記基体と前記第１局所領域との間において、電圧印加及び紫外線照射の少なくともいずれかにより積層欠陥は拡張し、
    前記第１局所領域と前記第２炭化珪素領域との間において、前記電圧印加及び前記紫外線照射の前記少なくともいずれかにより前記積層欠陥は拡張しない、請求項１に記載の半導体装置。
  10. 基体と、
    窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含む第１炭化珪素領域と、
    ボロン、アルミニウム及びガリウムよりなる群から選択された少なくともいずれかを含む第２炭化珪素領域であって、前記第１炭化珪素領域は前記基体と前記第２炭化珪素領域との間に設けられた、前記第２炭化珪素領域と、
    第３炭化珪素領域と、
    第１電極と、
    第２電極と、
    第３電極と、
    絶縁部と、
    を備え、
    前記第１炭化珪素領域の少なくとも一部は、フッ素を含み、
    前記第１炭化珪素領域は、前記基体から前記第１炭化珪素領域への第１方向における第１位置を含み、
    フッ素濃度の前記第１方向に沿うプロファイルにおいて、前記フッ素濃度は前記第１位置において第１ピーク値となり、
    前記第３炭化珪素領域は、窒素、リン及びヒ素よりなる群から選択された少なくともいずれかを含み、
    前記第１電極から前記第２電極への方向は、前記第１方向に沿い、
    前記第１炭化珪素領域は、第１部分領域及び第２部分領域を含み、
    前記第２炭化珪素領域は、第３部分領域及び第４部分領域を含み、
    前記第３部分領域は、前記第１方向において前記第１部分領域と前記第３炭化珪素領域との間にあり、
    前記第２部分領域から前記第３電極への方向は、前記第１方向に沿い、
    前記第４部分領域は、前記第１方向と交差する第２方向において、前記第２部分領域と前記第３炭化珪素領域との間にあり、
    前記第１電極は、前記第１炭化珪素領域と電気的に接続され、
    前記第２電極は、前記第３炭化珪素領域と電気的に接続され、
    前記絶縁部は、前記第２部分領域と前記第３電極との間にある、半導体装置。
  11. 前記第２炭化珪素領域は、第５部分領域をさらに含み、
    前記第３炭化珪素領域は、前記第２方向において、前記第４部分領域と前記第５部分領域との間にあり、
    前記第２電極は、前記第５部分領域と電気的に接続された、請求項１０に記載の半導体装置。

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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017094764A1 (ja) 2015-12-02 2017-06-08 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2017195333A (ja) 2016-04-22 2017-10-26 住友電気工業株式会社 炭化珪素半導体装置
JP2019046979A (ja) 2017-09-01 2019-03-22 トヨタ自動車株式会社 半導体装置の製造方法
JP2020087954A (ja) 2018-11-15 2020-06-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2021005736A (ja) 2018-02-07 2021-01-14 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法
JP2022151776A (ja) 2021-03-24 2022-10-07 株式会社デンソー 炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法
JP6988140B2 (ja) * 2017-04-12 2022-01-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017094764A1 (ja) 2015-12-02 2017-06-08 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2017195333A (ja) 2016-04-22 2017-10-26 住友電気工業株式会社 炭化珪素半導体装置
JP2019046979A (ja) 2017-09-01 2019-03-22 トヨタ自動車株式会社 半導体装置の製造方法
JP2021005736A (ja) 2018-02-07 2021-01-14 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法
JP2020087954A (ja) 2018-11-15 2020-06-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2022151776A (ja) 2021-03-24 2022-10-07 株式会社デンソー 炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法

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