JP7842763B2 - コンパクトな高電力薄膜フィルタ - Google Patents

Description

関連出願の相互参照
本出願は、２０２０年１２月１６日の出願日を有する米国仮特許出願第６３／１２６，０１４号の出願の利益を主張し、その全体が参照により本明細書に組み込まれる。

本主題は、一般に、薄膜フィルタに関する。より詳細には、本主題は、コンパクトな高電力薄膜フィルタ（ｈｉｇｈ－ｐｏｗｅｒ ｔｈｉｎ－ｆｉｌｍ ｆｉｌｔｅｒ）に関する。

高周波無線信号通信の人気が高まっている。小型化への傾向により、小型のパッシブな構成要素の需要も高まっており、一般的に、そのような構成要素の電力処理能力（ｐｏｗｅｒ ｈａｎｄｌｉｎｇ ｃａｐａｃｉｔｙ）は低下している。小型化により、小型のパッシブな構成要素を表面実装（ｓｕｒｆａｃｅ ｍｏｕｎｔｉｎｇ）することも困難になった。したがって、高い電力処理能力を有する小型の表面実装可能なフィルタが、当該技術分野で歓迎されるであろう。

本発明の１つの実施形態によれば、薄膜フィルタは、モノリシック基板（ｍｏｎｏｌｉｔｈｉｃ ｓｕｂｓｔｒａｔｅ）と、モノリシック基板上に形成された、パターン化された導電層（ｐａｔｔｅｒｎｅｄ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）とを含み得る。パターン化された導電層は、少なくとも１つの薄膜インダクタを含み得る。薄膜フィルタは、約２５Ｗよりも高い電力容量を有し得る。

本発明の別の実施形態によれば、薄膜フィルタは、モノリシック基板と、薄膜フィルタの底面に露出した入力ポートと、薄膜フィルタの底面に露出した出力ポートとを含み得る。薄膜フィルタは、モノリシック基板上に形成された、パターン化された導電層を含み得る。パターン化された導電層は、入力ポートと出力ポートとの間に接続された少なくとも１つの薄膜インダクタを含み得る。薄膜フィルタは、薄膜フィルタの底面に沿って露出したヒートシンク端子（ｈｅａｔ ｓｉｎｋ ｔｅｒｍｉｎａｌ）を含み得る。ヒートシンク端子は、露出したヒートシンク領域を有し得る。薄膜フィルタの設置領域（ｆｏｏｔｐｒｉｎｔ ａｒｅａ）を、露出したヒートシンク領域の２０倍未満の大きさとすることができる。

本発明の別の実施形態によれば、薄膜フィルタを形成するための方法は、モノリシック基板を準備することと、モノリシック基板上に形成された、パターン化された導電層を形成することとを含み得る。パターン化された導電層は、薄膜フィルタの底面に露出した入力ポートと、薄膜フィルタの底面に露出した出力ポートとの間に接続された、少なくとも１つの薄膜インダクタを含み得る。この方法は、薄膜フィルタの底面に沿って露出したヒートシンク端子を形成することを含み得る。

当業者を対象とした、本発明の最良のモードを含む本発明の完全かつ実現可能な開示が、添付の図面を参照して本明細書に記載されている。

本開示の態様による薄膜フィルタの簡略化された概略図である。 本開示の態様による薄膜フィルタの概略図である。 図１Ｂの薄膜フィルタの概略側面図である。 本開示の態様による薄膜フィルタの別の実施形態の上面概略図である。 図２Ａの薄膜フィルタの概略側面図である。 本開示の態様によるローパス薄膜フィルタのシミュレートされた挿入ロス（Ｓ_２，１）およびリターンロス（Ｓ_１，１）のデータを示す図である。

本明細書および添付の図面の全体を通じて参照文字を繰り返し使用することは、本発明の同一または類似の特徴または要素を表すことを意図している。

コンパクトなパッケージで、優れた電力処理能力を有する高電力薄膜フィルタが開示される。薄膜フィルタは、モノリシック基板と、モノリシック基板上に形成された少なくとも１つの薄膜インダクタとを含むことができる。薄膜フィルタは、約２５Ｗよりも高い、いくつかの実施形態では約３０Ｗよりも高い、いくつかの実施形態では約４０Ｗよりも高い、いくつかの実施形態では約５０Ｗよりも高い、いくつかの実施形態では約７５Ｗよりも高い、いくつかの実施形態では約１００Ｗよりも高い、いくつかの実施形態では約１５０Ｗよりも高い、電力容量を有することができる。

薄膜フィルタは、たとえば、グリッドアレイ型実装（ｇｒｉｄ ａｒｒａｙ－ｔｙｐｅ ｍｏｕｎｔｉｎｇ）（たとえば、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型など）を使用して、コンパクトな表面実装可能デバイスとして構成され得る。この組合せは、実装の容易さのために、および／またはプリント回路基板上の利用可能な実装スペースが限られている用途のために、望ましい場合がある。たとえば、薄膜フィルタは、約５０ｃｍ^２未満、いくつかの実施形態では約４５ｃｍ^２未満、いくつかの実施形態では約４０ｃｍ^２未満、いくつかの実施形態では約３５ｃｍ^２未満、いくつかの実施形態では約２０ｃｍ^２未満、いくつかの実施形態では約１５ｃｍ^２未満、いくつかの実施形態では約１０ｃｍ^２未満、いくつかの実施形態では約７ｃｍ^２未満である、設置領域を有し得る。

フィルタは、Ｘ－Ｙ平面におけるフィルタの設置領域に対して高い電力容量を有し得る。たとえば、フィルタは、約０．０２Ｗ／ｍｍ^２よりも高い、いくつかの実施形態では約０．１Ｗ／ｍｍ^２よりも高い、いくつかの実施形態では約０．１５Ｗ／ｍｍ^２よりも高い、いくつかの実施形態では約０．２Ｗ／ｍｍ^２よりも高い、いくつかの実施形態では約０．２２Ｗ／ｍｍ^２よりも高い、領域電力容量を有し得る。

フィルタは、フィルタの体積に対して高い電力容量を有し得る。たとえば、フィルタは、約０．０２Ｗ／ｍｍ^３よりも高い、いくつかの実施形態では約０．１Ｗ／ｍｍ^３よりも高い、いくつかの実施形態では約０．１５Ｗ／ｍｍ^３よりも高い、いくつかの実施形態では約０．２Ｗ／ｍｍ^３よりも高い、いくつかの実施形態では約０．２２Ｗ／ｍｍ^３よりも高い、体積電力容量（ｖｏｌｕｍｅ ｐｏｗｅｒ ｃａｐａｃｉｔｙ）を有し得る。

フィルタは、高電力容量に寄与する様々な特徴を含み得る。フィルタは、１つまたは複数の薄膜インダクタを形成する、パターン化された導電層を含み得る。薄膜インダクタは、薄膜構成要素としては、比較的厚くすることができる。たとえば、いくつかの実施形態では、薄膜インダクタは、２０マイクロメートルから約８０マイクロメートル、いくつかの実施形態では約３０マイクロメートルから約７０マイクロメートル、いくつかの実施形態では約４０マイクロメートルから約６０マイクロメートル、いくつかの実施形態では約４５マイクロメートルから約５５マイクロメートル、の範囲の厚さを有することができる。そのような厚さによって、大電力電流が印加されたときに、薄膜インダクタによる発熱を低減することが知られている。それに加えて、そのような厚さは、薄膜インダクタに隣接する基板および／または誘電体層の間の、強力な接着を妨げるほど大きくはない。

対照的に、薄膜コンデンサおよび／または薄膜抵抗器の抵抗層（存在する場合）などの他の薄膜構成要素のパターン化された導電層は、約０．０５マイクロメートルから約４０マイクロメートル、いくつかの実施形態では約０．１マイクロメートルから約２０マイクロメートル、いくつかの実施形態では約０．３マイクロメートルから約１０マイクロメートル、いくつかの実施形態では約１マイクロメートルから約５マイクロメートルの範囲の、Ｚ方向の厚さを有し得る。

薄膜構成要素は、様々な適切なサブトラクティブ、セミアディティブ、またはフルアディティブのプロセスを使用して、正確に形成され得る。たとえば、物理蒸着および／または化学析出が使用され得る。たとえば、いくつかの実施形態では、薄膜構成要素は、物理蒸着の一種であるスパッタリングを使用して形成され得る。しかしながら、たとえば、蒸発、原子層堆積（ＡＬＤ）、プラズマ化学蒸着（ＰＥＣＶＤ）、無電解めっき、および電気めっきを含む、他の様々な適切なプロセスを使用することもできる。リソグラフィマスクおよびエッチングを使用して、薄膜構成要素の所望の形状を生成することができる。反応性または非反応性ガス（たとえば、アルゴン、窒素、酸素、塩素、三塩化ホウ素、四フッ化炭素、六フッ化硫黄）のプラズマを使用するドライエッチング、および／または、ウェットエッチングを含む、様々な適切なエッチング技法を使用することができる。

薄膜インダクタは、ループを形成するパターン化された導電層を含み得る。ループは、約２ｍｍから約９ｍｍ、いくつかの実施形態では約３ｍｍから約７ｍｍの範囲の単一のループ直径を有し得る。いくつかの実施形態では、薄膜インダクタは、全体が単一層上に形成されたループ形状の、パターン化された導電層を含み得る。たとえば、複数の薄膜インダクタを、同じパターン化された導電層および／または平面内に完全に形成することができる。しかしながら、他の実施形態では、薄膜インダクタは、それぞれ、薄膜フィルタの厚さ方向において、互いに離間し、１つまたは複数のビアによって接続された、少なくとも２つのパターン化された導電層を含むことができる。パターン化された導電層は、基板に関して上記で説明されたものを含む、１つまたは複数の適切な誘電体材料を含む、１つまたは複数の誘電体層によって離間して配置され得る。

薄膜インダクタは、約０．１ｍｍより大きい、いくつかの実施形態では約０．２ｍｍより大きい、いくつかの実施形態では約０．３ｍｍより大きい、いくつかの実施形態では約０．５ｍｍより大きい、いくつかの実施形態では約１ｍｍより大きい線幅、Ｘ－Ｙ平面内の幅を有し得る。

フィルタの電力容量を向上させることができる特徴の別の例として、フィルタは、フィルタの底面に沿って露出したヒートシンク端子を有することができる。ヒートシンク端子が、プリント回路基板のヒートシンクまたは他の実装面に取り付けられる（たとえば、はんだ付けされる）ように構成できる。ヒートシンク端子は、フィルタに対して、比較的大きな露出したヒートシンク領域を有することができる。たとえば、フィルタは、露出したヒートシンク領域よりも、約２０倍未満の大きさの、いくつかの実施形態では約１５倍未満の大きさの、いくつかの実施形態では約１０倍未満の大きさの、いくつかの実施形態では５倍未満の大きさの、設置領域を有することができる。露出したヒートシンク領域を、フィルタの設置領域の約５％以上、いくつかの実施形態では７％以上、いくつかの実施形態では約１０％以上とできる。

それに加えて、フィルタから熱をより均一に除去できるように、露出したヒートシンク端子を、比較的長くすることができる。この構成は、所与の電力でフィルタの動作温度を下げることにより、フィルタの熱容量を向上させることができる。たとえば、モノリシック基板は、第１の方向の長さを有することができ、ヒートシンク端子は、第１の方向のヒートシンク長さを有することができ、モノリシック基板は、第１の方向の長さを有することができ、ヒートシンク長さに対するモノリシック基板の長さの比は、約２未満であり、いくつかの実施形態では約１．７未満であり、いくつかの実施形態では約１．５未満であり、いくつかの実施形態では約１．３未満であり、いくつかの実施形態では約１．１未満である。言い換えれば、いくつかの実施形態では、ヒートシンク端子の長さを、フィルタの長さの約５０％以上、いくつかの実施形態では約７０％以上、いくつかの実施形態では約８０％以上、いくつかの実施形態では約９０％以上とできる。

いくつかの実施形態では、ヒートシンク端子は、薄膜フィルタの接地として機能することができる。ヒートシンク端子を、薄膜フィルタが接続されるデバイス（たとえば、プリント回路基板）の接地に接続することができる。しかしながら、他の実施形態では、ヒートシンク端子とは別個の接地端子によって、薄膜フィルタが接続されるデバイスとの接地接続を容易にすることができる。そのような実施形態では、１つまたは複数のコンデンサが、インダクタと接地端子との間に形成され得る。

薄膜フィルタの入力ポートおよび出力ポートは、薄膜フィルタからプリント回路基板への熱の除去を助けるために比較的大きくてもよい。たとえば、入力ポートは、プリント回路基板との接続のために、露出した入力ポート領域を有することができる。出力ポートは、プリント回路基板との接続のために、露出した出力ポート領域を有することができる。フィルタの底面は、露出した入力ポート領域と、露出した出力ポート領域との合計として定義できるポート露出領域よりも１５０倍未満の大きさの、いくつかの実施形態では１２０倍未満の大きさの、いくつかの実施形態では１００倍未満の大きさの、いくつかの実施形態では８０倍未満の大きさの、いくつかの実施形態では６０倍未満の大きさの、いくつかの実施形態では５０倍未満の大きさの領域を有することができる。

それに加えて、いくつかの実施形態では、入力ポート、出力ポート、およびヒートシンク端子の総露出領域を、フィルタの設置領域に対して、比較的大きくすることができる。フィルタは、露出した入力ポート領域、露出した出力ポート領域、および露出したヒートシンク領域の総露出領域よりも２０倍未満の大きさの、いくつかの実施形態では約１５倍未満の大きさの、いくつかの実施形態では約１０倍未満の大きさの、いくつかの実施形態では５倍未満の大きさの設置領域を有することができる。

モノリシック基板は、比較的高い熱伝導率を有することができ、これにより、デバイスの電力処理能力が向上する可能性がある。たとえば、モノリシック基板は、約２０Ｗ／ｍ・℃よりも高い、いくつかの実施形態では約４０Ｗ／ｍ・℃よりも高い、いくつかの実施形態では約８０Ｗ／ｍ・℃よりも高い、いくつかの実施形態では約１００Ｗ／ｍ・℃よりも高い熱伝導率を有することができる。

モノリシック基板および／または誘電体層は、動作温度２５℃および周波数５００ＭＨｚで、ＡＳＴＭ Ｄ２５２０－１３に従って決定したとき約３０未満の、いくつかの実施形態では約２５未満の、いくつかの実施形態では約２０未満の、いくつかの実施形態では約１５未満の誘電率を有する材料を含み得る。しかしながら、他の実施形態では、より高い周波数および／またはより小さな構成要素を達成するために、３０より高い誘電率を有する材料が使用され得る。たとえば、そのような実施形態では、誘電率は、２５℃の動作温度および５００ＭＨｚの周波数で、ＡＳＴＭ Ｄ２５２０－１３に従って決定されるように、約３０から約１２０、またはそれ以上の範囲、いくつかの実施形態では約５０から約１００、いくつかの実施形態では約７０から約９０であり得る。

たとえば、基板および／または誘電体層は、１つまたは複数の適切なセラミック材料を備え得る。適切な材料は、一般に、電気絶縁性および熱伝導性である。たとえば、いくつかの実施形態では、基板は、サファイア、ルビー、アルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化ホウ素（ＢＮ）、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、シリカ（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、二酸化ジルコニウム（ＺｒＯ_２）、それらの混合物、そのような材料の酸化物および／または窒化物、または他の任意の適切なセラミック材料を含み得る。さらなる例示的なセラミック材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、酸化亜鉛（ＺｎＯ）、低耐火ガラスを含むセラミック、または他のガラス結合材料を含む。

本明細書で使用される場合、「の上に形成された」とは、別の層と直接接触している層を称し得る。しかしながら、それらの間に中間層が形成されてもよい。それに加えて、底面に関して使用される場合、「の上に形成された」は、構成要素の外面に関して使用され得る。したがって、底面「の上に形成された」層は、その上に形成される層よりも構成要素の外側に近い場合がある。

薄膜フィルタは、たとえば、ローパスフィルタ、ハイパスフィルタ、または帯域パスフィルタを含む、様々な適切なフィルタタイプとして構成され得る。フィルタは、約１００ＭＨｚから約５ＧＨｚ以上、またはそれ以上の範囲、いくつかの実施形態では約１５０ＭＨｚから約４ＧＨｚ、いくつかの実施形態では約２００ＭＨｚから約３ＧＨｚである特性周波数（たとえば、ローパス周波数、ハイパス周波数、帯域パス周波数の上限（ｕｐｐｅｒ ｂｏｕｎｄ）、または帯域パス周波数の下限（ｌｏｗｅｒ ｂｏｕｎｄ）（たとえば、阻止帯域周波数（ｓｔｏｐ ｂａｎｄ ｆｒｅｑｕｅｎｃｙ）））を有し得る。

フィルタは、優れたフィルタ特性を示し得る。たとえば、フィルタは、優れた帯域外除去（ｏｕｔ－ｏｆ－ｂａｎｄ ｒｅｊｅｃｔｉｏｎ）を示し得る。フィルタは、通過帯域周波数範囲の外側限界から、ＭＨｚ当たり少なくとも０．１ｄＢ、いくつかの実施形態ではＭＨｚ当たり少なくとも０．１５ｄＢ、いくつかの実施形態ではＭＨｚ当たり少なくとも０．２ｄＢである割合で減少する減衰を示し得る。

上記で示したように、フィルタは、一般にコンパクトであり得る。たとえば、フィルタは、約１５０ｍｍ未満の、いくつかの実施形態では約１００ｍｍ未満の、いくつかの実施形態では約８０ｍｍ未満の、いくつかの実施形態では約５０ｍｍ未満の、いくつかの実施形態では約４０ｍｍ未満の長さを有し得る。フィルタは、約１００ｍｍ未満の、いくつかの実施形態では約６０ｍｍ未満の、いくつかの実施形態では約４０ｍｍ未満の、いくつかの実施形態では約３０ｍｍ未満の、いくつかの実施形態では約２０ｍｍ未満の幅を有し得る。

フィルタは比較的薄型であり得る。たとえば、フィルタの厚さは、約１００ミクロンよりも大きく、いくつかの実施形態では約２００ミクロンよりも大きく、いくつかの実施形態では約４００ミクロンよりも大きく、いくつかの実施形態では約６００ミクロンよりも大きく、いくつかの実施形態では約８００ミクロンよりも大きく、いくつかの実施形態では約１ｍｍよりも大きく、いくつかの実施形態では約２ｍｍよりも大きくなり得る。

フィルタは、本明細書で説明されるように、多数の導電層、非導電層形成構造（たとえば、インダクタ、コネクタ、端子など）、およびそれらの間の接続を有し得る。いくつかの実施形態では、フィルタは、複数の導電層、いくつかの実施形態では４つ以上の導電層、いくつかの実施形態では６つ以上の導電層を有し得る。
Ｉ．例示的な実施形態
図１Ａは、本開示の態様によるフィルタ１０の簡略化された概略図を示す。フィルタは、入力ポート１８と出力ポート２０との間に接続された１つまたは複数の薄膜インダクタ１２、１４、１６を含むことができる。薄膜インダクタ１２、１４、１６を、直列に接続することができる。１つまたは複数のコンデンサ２２、２４、２６、２８を、薄膜インダクタ１２、１４、１６と、ヒートシンク端子３０との間に接続することができる。いくつかの実施形態では、ヒートシンク端子３０は、接地として機能することができる。いくつかの実施形態では、１つまたは複数のコンデンサ３２、３４、３６を、入力ポート１８と出力ポート２０との間に直列に接続することができる。コンデンサ３２、３４、３６は、それぞれ、個別のインダクタ１２、１４、１６と並列に接続することができる。たとえば、第１のコンデンサ３２を、第１のインダクタ１２と並列に接続することができる。第２のコンデンサ３４を、第２のインダクタ１４と並列に接続することができる。第３のコンデンサ３６を、第３のインダクタ１６と並列に接続することができる。

図１Ａに関して上記で説明された構成は、例としてのみ提供されていることを理解されたい。本開示の範囲内で変形が可能である。たとえば、フィルタは、より少ない、またはより多くの数のインダクタを含み得る。それに加えて、所望のフィルタリング特性を得るために、一部またはすべてのコンデンサが省略され得る。

図１Ｂは、本開示の態様によるフィルタ１００の概略図を示す。フィルタ１００は、フィルタ１００の長さ１０１に、フィルタの幅１０３を乗じたものとして定義される設置領域を有し得る。フィルタ１００は、モノリシック基板１０６の表面１０４上に露出した入力ポート１０２を含み得る。出力ポート１０８も、モノリシック基板１０６の表面１０４上に露出され得る。パターン化された導電層１０９を、モノリシック基板１０６上に形成することができる。パターン化された導電層１０９は、１つまたは複数の薄膜インダクタ１１０、１１２、１１４を含むことができる。薄膜インダクタ１１０、１１２、１１４を、入力ポート１０２と出力ポート１０８との間に接続することができる。この例では、薄膜インダクタ１１０、１１２、１１４は、入力ポート１０２と出力ポート１０８との間に直列に接続された第１の薄膜インダクタ１１０、第２の薄膜インダクタ１１２、および第３の薄膜インダクタ１１４を含むことができる。

フィルタ１００は、たとえば図１Ｃに例示されるように、モノリシック基板１０６の底面に露出したヒートシンク端子１１６を含むことができる。ヒートシンク端子１１６を、フィルタ１００が実装されるプリント回路基板（または他の物体もしくは表面）のヒートシンクに実装または取り付けるように構成することができる。ヒートシンク端子１１６は、露出したヒートシンク領域を有することができる。たとえば、ヒートシンク端子１１６は、長さ１１８および幅１２０を含む長方形の形状を有することができる。この例では、露出したヒートシンク領域を、長さ１１８に、幅１１９を乗じたものとして計算することができる。しかしながら、露出したヒートシンク端子１１６は、様々な形状およびサイズを有することができることを理解されたい。たとえば、ヒートシンク端子１１６は、「Ｌ」字形状、「Ｕ」字形状、または他の任意の適切な形状を有することができる。

ヒートシンク端子１１６の露出したヒートシンク領域を、モノリシックフィルタ１０６の設置領域に対して、比較的大きくすることができる。ヒートシンク端子１１６は、フィルタ１１６から（たとえば、プリント基板のヒートシンクへ）の熱除去を助けるために、大きな露出領域を有することができ、これが、高電力容量を容易にすることができる。いくつかの実施形態では、モノリシック基板１１６は、ヒートシンク端子１１６の、露出したヒートシンク領域よりも、２０倍未満の大きさの領域を有することができる。

いくつかの実施形態では、フィルタ１００は、１つまたは複数のコンデンサを含むことができる。たとえば、追加のパターン化された導電層１２０を、モノリシックフィルタ１０６の表面１０４に垂直であり、図１Ｃに例示されている、厚さ方向１１５において、薄膜インダクタ１１０、１１２、１１４のパターン化された導電層１０９から離間して配置することができる。追加のパターン化された導電層１２０は、薄膜インダクタ１１０、１１２、１１４のパターン化された導電層１０９とともに１つまたは複数のコンデンサを形成することができる。

たとえば、薄膜インダクタ１１０、１１２、１１４のパターン化された導電層１０９は、ヒートシンク端子１１６に直接接続された１つまたは複数の部分１２２、１２４、１２６を含むことができる。追加のパターン化された導電層１２０は、薄膜インダクタ１１０、１１２とヒートシンク端子１１６との間にコンデンサを形成する第１の部分１２８、第２の部分１３０、第３の部分１３２、および第４の部分１３４を含むことができる。追加のパターン化された導電層１２０の第１の部分１２８、第２の部分１３０、第３の部分１３２、および第４の部分１３４は、それぞれインダクタ１２、１４、１６とヒートシンク端子３０との間に接続された、図１Ａのコンデンサ２２、２４、２６に対応することができる。

第１に、追加のパターン化された導電層１２０の第１の部分１２８は、薄膜インダクタ１１０、１１２のパターン化された導電層１０９とともにコンデンサを形成することができる。追加のパターン化された導電層１２０の第１の部分１２８は、第１のインダクタ１１０と入力ポート１０２との間の点において、パターン化された導電層１０９を有するモノリシック基板１０６の表面１０４の平面に対して、パターン化された導電層１０９と重なることができる。追加のパターン化された導電層１２０の第１の部分１２８は、パターン化された導電層１０９の第１の部分１２２と重なることができる。したがって、追加のパターン化された導電層１２０の第１の部分１２８は、第１のインダクタ１１０と入力ポート１０２との間の点において、パターン化された導電層１０９と、パターン化された導電層１０９の第１の部分１２２との間に、キャパシタを形成することができる。追加のパターン化された導電層１２０の第１の部分１２８は、図１Ａのコンデンサ２２に対応することができる。

同様に、追加のパターン化された導電層１２０の第２の部分１３０は、第１のインダクタ１１０と第２のインダクタ１１２との間の点において、パターン化された導電層１０９と重なることができる。追加のパターン化された導電層１２０の第２の部分１３０は、パターン化された導電層１０９の第２の部分１２４と重なることができる。したがって、追加のパターン化された導電層１２０の第２の部分１３０は、第１のインダクタ１１０と第２のインダクタ１１２との間の点と、パターン化された導電層１０９の第２の部分１２４との間にコンデンサを形成することができる。追加のパターン化された導電層１２０の第２の部分１３０は、図１Ａのコンデンサ２４に対応することができる。

追加のパターン化された導電層１２０の第３の部分１３２は、第２のインダクタ１１２と第３のインダクタ１１４との間の点において、パターン化された導電層１０９と重なることができる。追加のパターン化された導電層１２０の第２の部分１３０は、パターン化された導電層１０９の第２の部分１２４と重なることができる。したがって、追加のパターン化された導電層１２０の第３の部分１３２は、パターン化された導電層１０９の第２の部分１２４と、第２のインダクタ１１２と第３のインダクタ１１４との間の点との間に、コンデンサを形成することができる。追加のパターン化された導電層１２０の第３の部分１３０は、図１Ａのコンデンサ２６に対応することができる。

追加のパターン化された導電層１２０の第４の部分１３４は、第３のインダクタ１１４と出力ポート１０８との間の点において、パターン化された導電層１０９と重なることができる。追加のパターン化された導電層１２０の第４の部分１３０は、パターン化された導電層１０９の第３の部分１２６と重なることができる。したがって、追加のパターン化された導電層１２０の第４の部分１３４は、パターン化された導電層１０９の第２の部分１２６と、第３のインダクタ１１４と出力ポート１０８との間の点との間に、コンデンサを形成することができる。追加のパターン化された導電層１２０の第４の部分１３０は、図１Ａのコンデンサ２８に対応することができる。したがって、追加のパターン化された導電層１２０の第１の部分１２８、第２の部分１３０、第３の部分１３２、および第４の部分１３４は、それぞれ図１Ａのコンデンサ２２、２４、２６に対応することができる。

追加のパターン化された導電層１２０は、図１Ａのコンデンサ３２、３４、３６にそれぞれ対応するコンデンサを形成できる、第５の部分１３６、第６の部分１３８、および第７の部分１４０を含むことができる。コンデンサを、それぞれのインダクタ１１０、１１２、１１４と並列に接続することができる。より具体的には、第５の部分１３６は、第１のインダクタ１０９と入力ポート１０２との間の点において、パターン化された導電層１０９と重なることができ、また、第１のインダクタ１１０と第２のインダクタ１１２との間の点において、パターン化された導電層１０９と重なることができる。第６の部分１３８は、第１のインダクタ１０９と第２のインダクタ１１２との間の点において、パターン化された導電層１０９と重なることができ、また、第２のインダクタ１１２と第３のインダクタ１１４との間の点において、パターン化された導電層１０９と重なることができる。最後に、追加のパターン化された導電層１２０の第７の部分１４０は、第２のインダクタ１１２と第３のインダクタ１１４との間の点において、パターン化された導電層１０９と重なることができ、また、第３のインダクタ１１４と出力ポート１０８との間の点において、パターン化された導電層１０９と重なることができる。

図１Ｃは、図１Ｂのフィルタ１００の概略側面図である。図１Ｃに示されるように、パターン化された導電層１０９を、モノリシックフィルタ１０６の表面１０４上に配置することができる。（たとえば、誘電体材料からなる）第１の層１４２を、モノリシックフィルタ１０６およびパターン化された導電層１０９の上に配置することができる。追加のパターン化された導電層１２０を、第１の層１４２の上に形成および／または配置することができる。いくつかの実施形態では、第２の層１４４を、追加のパターン化された導電層１２０および第１の層１４２の上に配置することができる。入力ポート１０２、出力ポート１０８、およびヒートシンク端子１１６を、フィルタ１００の底面１４６に沿って露出させることができる。上記で論じられたように、ポート１０２、１０８が、実装面に接触するように配置されるように、（たとえば、プリント回路基板に）表面実装される場合、図１Ｃに示す方位からフィルタ１００を１８０度反転できるように、フィルタ１００を、「フリップチップ」として構成することができる。

図２Ａは、本開示の態様によるフィルタ２００の別の実施形態の上面概略図である。フィルタ１００は、フィルタ１００の長さ１０１に、フィルタの幅１０３を乗じたものとして定義される設置領域を有し得る。フィルタ２００は、一般に、図１のフィルタ１００と同様に構成され得る。図２Ａおよび図２Ｂの参照番号は、図１の参照番号にほぼ対応する。たとえば、図２Ａのフィルタ２００の入力ポート２０２は、図１のフィルタ１００の入力ポート１０２に対応し、図２Ａのフィルタ２００のモノリシック基板２０６の表面２０４は、図１のフィルタ１００のモノリシック基板１０６に対応するという具合である。

図１のフィルタ１００とは対照的に、図２のフィルタ２００は、図１Ａのコンデンサ３２、３４、３６に対応するコンデンサを省略することができる。言い換えれば、図２Ａのフィルタ２００は、それぞれのインダクタ２１０、２１２、２１４と並列に接続されるコンデンサを省略することができる。しかしながら、いくつかの実施形態では、そのようなコンデンサを、本開示の範囲内で図２のフィルタ２００に含めることができることを理解されたい。

それに加えて、図２Ａのフィルタ２００のインダクタ２１０、２１２、２１４を、複数のパターン化された導電層に形成し、ビア２４６、２４８、２５０、２５２、２５４、２５６によって接続することができる。たとえば、第３のパターン化された導電層２５８は、それぞれインダクタ２１０、２１２、２１４のループの一部を形成する、第１の部分２６０、第２の部分２６２、および第３の部分２６４を含むことができる。第３の層２５８の部分２６０、２６２、２６４を、図２Ａに示されるようにビア２４６、２４８、２５０、２５２、２５４、２５６によってパターン化された（たとえば、図１Ｂおよび図１Ｃのフィルタ１００のパターン化された導電層１０９に対応する）導電層２０９と接続することができる。

図２Ｂは、図２Ａのフィルタ２００の概略側面図である。図２Ｂに示されるように、フィルタは、（たとえば、第１のパターン化された導電層２０９とモノリシック基板２０６との間の）モノリシック基板２０６上に配置できる第３の層２５８を含むことができる。第１のパターン化された導電層２０９は、図１Ｂおよび図１Ｃのフィルタ１００のパターン化された導電層１０９に対応することができる）。（たとえば、誘電体材料からなる）第３の層２５９を、モノリシック基板２０６および第３のパターン化された導電層２５８の上に配置することができる。しかしながら、誘電体層およびパターン化された導電層の任意の適切な配置を使用して、図２Ａに関して説明したフィルタ構成を達成できることを理解されたい。
ＩＩ．シミュレーションデータ
図３は、本開示の態様によるローパスフィルタの、シミュレートされた挿入ロス（ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ）（Ｓ_２，１）およびリターンロス（ｒｅｔｕｒｎ ｌｏｓｓ）（Ｓ_１，１）のデータを示す。シミュレーションデータは、５１２ＭＨｚのローパスカットオフ周波数よりも高い周波数で、優れた減衰を示す。より具体的には、図５は、ローパスカットオフ周波数を通過すると急激な低下を示す。この例では、挿入ロス（Ｓ_２，１）は、５１２ＭＨｚにおいて－０．３０６ｄＢであり、６８７．０ＭＨｚにおいて－４１．４７ｄＢの減衰である。約７００ＭＨｚよりも高い周波数では、減衰は－３０ｄＢ未満である。
ＩＩＩ．テスト
Ａ．応答特性
挿入ロス、リターンロス、および他の応答特性のテストは、ソース信号発生器（たとえば、１３０６ Ｋｅｉｔｈｌｅｙ ２４００シリーズソースメジャーユニット（ＳＭＵ）、たとえばＫｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵ）を使用して実行され得る。たとえば、Ｓ－パラメータ（たとえば、挿入ロス、リターンロスなど）を測定するために、ソース信号発生器を使用して、入力信号を、フィルタの入力ポートに加え、電力信号を、フィルタの出力ポートで測定できる。
Ｂ．応答特性
電力容量のテストは、ソース信号発生器（たとえば、１３０６ Ｋｅｉｔｈｌｅｙ ２４００シリーズソースメジャーユニット（ＳＭＵ）、たとえばＫｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵ）および赤外線温度計を使用して実行され得る。フィルタの電力容量は、約２３℃の周囲環境において、フィルタが約７５℃の定常状態温度（ｓｔｅａｄｙ ｓｔａｔｅ ｔｅｍｐｅｒａｔｕｒｅ）を有する電力レベルとして定義され得る。電力容量を測定するために、ソース信号発生器（たとえば、１３０６ Ｋｅｉｔｈｌｅｙ ２４００シリーズソースメジャーユニット（ＳＭＵ）、たとえばＫｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵ）を使用して、０ＶのＤＣバイアス電圧を有する５００ＭＨｚの正弦波周波数を有するテスト信号が、フィルタに適用され得る。テスト信号の電力レベルを、約２３℃である環境において、段階的に（たとえば、１０ワットずつ）増加させることができる。フィルタアセンブリは、各定常状態電力レベルにおいて、定常状態温度に到達することができる。フィルタの各定常状態温度を、赤外線温度計を使用して測定することができる。フィルタの温度が７５℃を超えるまで、このプロセスを繰り返すことができる。フィルタが７５℃を超える直前の電力レベルを、フィルタの電力容量であると判定することができる。

本発明のこれらおよび他の変更および変形は、本発明の精神および範囲から逸脱することなく当業者によって実施され得る。それに加えて、様々な実施形態の態様は、全体的または部分的に交換され得ることを理解されたい。さらに、当業者であれば、前述した説明は単なる例であり、添付の特許請求の範囲にさらに記載される本発明を限定することを意図したものではないことを理解するであろう。

Claims (28)

1. 薄膜フィルタであって、
   モノリシック基板と、
   前記モノリシック基板上に形成された、パターン化された導電層であって、少なくとも１つの薄膜インダクタを備えている、パターン化された導電層と、
   前記薄膜フィルタの底面に露出した入力ポートであって、露出した入力ポート領域を有する、入力ポートと、
   前記薄膜フィルタの前記底面に露出した出力ポートであって、露出した出力ポート領域を有する、出力ポートと、
   前記薄膜フィルタの底面に露出したヒートシンク端子であって、露出したヒートシンク領域を有する、ヒートシンク端子と、
   を備え、
   前記少なくとも１つの薄膜インダクタは前記モノリシック基板の表面と、前記薄膜フィルタの底面との間に配置されており、
   前記薄膜フィルタは、２５Ｗよりも高い電力容量を有している、薄膜フィルタ。
2. 前記薄膜フィルタは、５０ｃｍ^２未満である設置領域を有している、請求項１に記載の薄膜フィルタ。
3. 前記薄膜フィルタは、０．０２Ｗ／ｍｍ^２よりも高い領域電力容量を有している、請求項１に記載の薄膜フィルタ。
4. 前記薄膜インダクタは、３０マイクロメートルよりも大きな厚さを有している、請求項１に記載の薄膜フィルタ。
5. 前記薄膜フィルタの設置領域は、前記露出したヒートシンク領域の２０倍未満の大きさである、請求項１に記載の薄膜フィルタ。
6. 前記薄膜フィルタの設置領域は、前記露出した入力ポート領域、前記露出した出力ポート領域、および前記露出したヒートシンク領域の総露出領域の２０倍未満の大きさである、請求項１に記載の薄膜フィルタ。
7. 前記少なくとも１つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に接続されている、請求項１に記載の薄膜フィルタ。
8. 前記少なくとも１つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に直列に接続されている複数の薄膜インダクタを備えている、請求項７に記載の薄膜フィルタ。
9. フィルタの前記底面に沿って露出したヒートシンク端子と、
   前記薄膜フィルタの厚さ方向において、前記パターン化された導電層から離間した、追加のパターン化された導電層とをさらに備え、
   前記追加のパターン化された導電層は、前記パターン化された導電層および前記ヒートシンク端子とともにコンデンサを形成している、請求項７に記載の薄膜フィルタ。
10. 前記モノリシック基板は、サファイアを備えている、請求項１に記載の薄膜フィルタ。
11. 前記モノリシック基板は、２０Ｗ／ｍ・℃よりも高い熱伝導率を有している、請求項１に記載の薄膜フィルタ。
12. 前記少なくとも１つの薄膜インダクタは、全体が単一層上に形成されたループ形状の、パターン化された導電層を備えている、請求項１に記載の薄膜フィルタ。
13. 前記少なくとも１つの薄膜インダクタは、前記薄膜フィルタの厚さ方向において、互いに離間した、少なくとも２つのパターン化された導電層を備えている、請求項１に記載の薄膜フィルタ。
14. 前記薄膜フィルタは、阻止帯域周波数よりも高い周波数で、－３０ｄＢ未満である減衰を示す、請求項１に記載の薄膜フィルタ。
15. 薄膜フィルタであって、
    モノリシック基板と、
    前記薄膜フィルタの底面に露出した入力ポートであって、露出した入力ポート領域を有する入力ポートと、
    前記薄膜フィルタの前記底面に露出した出力ポートであって、露出した出力ポート領域を有する、出力ポートと、
    前記モノリシック基板上に形成された、パターン化された導電層であって、前記パターン化された導電層は、少なくとも１つの薄膜インダクタを備えており、前記少なくとも１つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に接続され、前記モノリシック基板の表面と、前記薄膜フィルタの底面との間に配置されている、パターン化された導電層と、
    前記薄膜フィルタの前記底面に沿って露出したヒートシンク端子であって、露出したヒートシンク領域を有している、ヒートシンク端子と、
    を備え、
    前記ヒートシンク端子は、露出したヒートシンク領域を有しており、前記薄膜フィルタの設置領域は、前記露出したヒートシンク領域の２０倍未満の大きさである
    、薄膜フィルタ。
16. 前記薄膜フィルタは、５０ｃｍ^２未満である設置領域を有している、請求項１５に記載の薄膜フィルタ。
17. 前記薄膜フィルタは、０．０２Ｗ／ｍｍ^２よりも高い領域電力容量を有している、請求項１５に記載の薄膜フィルタ。
18. 前記薄膜インダクタは、３０マイクロメートルよりも大きな厚さを有している、請求項１５に記載の薄膜フィルタ。
19. 前記薄膜フィルタの前記設置領域は、前記露出した入力ポート領域、前記露出した出力ポート領域、および前記露出したヒートシンク領域の総露出領域の２０倍未満の大きさである、請求項１５に記載の薄膜フィルタ。
20. 前記ヒートシンク端子は、第１の方向のヒートシンク長さを有しており、
    前記モノリシック基板は、前記ヒートシンク長さの２倍未満である、前記第１の方向の長さを有している、請求項１５に記載の薄膜フィルタ。
21. 前記少なくとも１つの薄膜インダクタは、前記入力ポートと前記出力ポートとの間に直列に接続されている複数の薄膜インダクタを備えている、請求項２０に記載の薄膜フィルタ。
22. 前記薄膜フィルタの厚さ方向において、前記パターン化された導電層から離間した、追加のパターン化された導電層をさらに備えており、前記追加のパターン化された導電層は、前記パターン化された導電層および前記ヒートシンク端子とともにコンデンサを形成している、請求項２０に記載の薄膜フィルタ。
23. 前記モノリシック基板は、サファイアを備えている、請求項１５に記載の薄膜フィルタ。
24. 前記モノリシック基板は、２０Ｗ／ｍ・℃よりも高い熱伝導率を有している、請求項１５に記載の薄膜フィルタ。
25. 前記少なくとも１つの薄膜インダクタは、全体が単一層上に形成されたループ形状の、パターン化された導電層を備えている、請求項１５に記載の薄膜フィルタ。
26. 前記少なくとも１つの薄膜インダクタは、前記薄膜フィルタの厚さ方向において、互いに離間した、少なくとも２つのパターン化された導電層を備えている、請求項１５に記載の薄膜フィルタ。
27. 前記薄膜フィルタは、阻止帯域周波数よりも高い周波数で、－３０ｄＢ未満である減衰を示す、請求項１５に記載の薄膜フィルタ。
28. 薄膜フィルタを形成するための方法であって、
    モノリシック基板を準備するステップと、
    前記モノリシック基板上に形成されたパターン化された導電層を形成するステップであって、前記パターン化された導電層は、少なくとも１つの薄膜インダクタを備えており、前記少なくとも１つの薄膜インダクタは、前記薄膜フィルタの底面に露出した入力ポートと、前記薄膜フィルタの前記底面に露出した出力ポートとの間に接続され、前記モノリシック基板の表面と、前記薄膜フィルタの底面との間に配置されている、形成するステップと、
    前記薄膜フィルタの前記底面に沿って露出したヒートシンク端子を形成するステップと
    を含む、方法。