JP7841162B1 - 可変読み出し分解能のための非均衡マッピングに向けたデータ記憶デバイス及び方法 - Google Patents

Abstract

【課題】可変読み出し分解能のための非均衡マッピングに向けたデータ記憶デバイス及び方法を提供する。
【解決手段】データ記憶デバイスにおいて、メモリ内の様々なページ間のビット誤り率（ＢＥＲ）を均衡させるマッピングを使用して記憶されるマルチレベルのメモリ（例えは、クワッドレベルセル（ＱＬＣ））に記憶するためにホストからデータを受信すると、コントローラが、データが動的読み出し分解能で読み出されるように意図されているか判定し６１０、データが動的読み出し分解能で読み出されるように意図されていないと判定した場合、メモリと通信し、データを標準マッピング（例えば、４－３－４－４マッピング）で書き込ませ６２０、データが動的読み出し分解能で読み出されるように意図されていると判定した場合、メモリと通信し、データを非標準マッピング（例えば、１－２－４－８マッピング）で書き込ませる６３０。
【選択図】図６

Description

データ記憶デバイスのメモリは、セル当たり１ビットを超えるデータを記憶するメモリセルを含むことができる。例えば、クワッドレベルセル（ＱＬＣ）は、４ビットのデータを記憶することができる。ＱＬＣセル内の４ビットのデータは、４つのページ（下位ページ、中位ページ、上位ページ、及び最上位ページ）に属し、マッピングを使用して、様々な論理ページにデータを記憶することができる。例えば、４－４－３－４マッピングを使用すると、データは、下位ページ、中位ページ、及び最上位ページは４つのステップでセル電圧を感知することによって読み出すことができ、上位ページは３つのステップでセル電圧を感知することによって読み出すことができるように、ＱＬＣセルに書き込まれる。このマッピングにより、隣接する状態間の遷移の数は、論理ページ間でほぼ均等に分割される。隣接する状態を表すビットは、互いに１ビットだけ異なるので、このマッピングを使用して、ページ間でビット誤り率（ＢＥＲ）を均衡させることができる。

一実施形態のデータ記憶デバイスのブロック図である。 一実施形態の記憶モジュールを例解するブロック図である。 一実施形態の階層記憶システムを例解するブロック図である。 一実施形態による、図１Ａに例解されるデータ記憶デバイスのコントローラの構成要素を例解するブロック図である。 一実施形態による、図１Ａに例解されるデータ記憶デバイスの構成要素を例解するブロック図である。 一実施形態のホスト及びデータ記憶デバイスのブロック図である。 一実施形態の４－３－４－４ビット誤り率（ＢＥＲ）均衡マッピングの図である。 一実施形態の１－２－４－８非均衡マッピングの図である。 ホストから受信したデータを書き込むための一実施形態の方法のフローチャートである。 以前に書き込まれたデータを再マッピングするための一実施形態の方法のフローチャートである。

以下の実施形態は、概して、可変読み出し分解能のための非均衡マッピングに向けたデータ記憶デバイス及び方法に関する。一実施形態では、マルチレベルのメモリセルを備えるメモリ及び１つ以上のプロセッサを備える、データ記憶デバイスが提供される。１つ以上のプロセッサは、データの低分解能バージョンを提供する必要があるか判定し、データの低分解能バージョンを提供する必要がないと判定したことに応じて、第１のマッピングを使用してデータをメモリに記憶し、データの低分解能バージョンを提供する必要があると判定したことに応じて、第２のマッピングを使用してデータをメモリに記憶するように個々に又は組み合わせて構成されており、データの低分解能バージョンはデータの下位ページのみを読み出すことによって提供され、下位ページを読み出すために必要なメモリセンス動作は、第１のマッピングを使用してデータが記憶されているときよりも第２のマッピングを使用してデータが記憶されているときの方が少ない。

別の実施形態では、マルチレベルのメモリセルを備えるデータ記憶デバイスにおいて実行される方法が提供される。この方法は、データが動的読み出し分解能での読み出しに向けて指定されているか判定することと、データが動的読み出し分解能での読み出しに向けて指定されていると判定したことに応じて、非ＢＥＲ（ビット誤り率）均衡マッピングを使用してデータをメモリに記憶することとを含み、データの下位ページを読み出すために必要なメモリセンス動作は、データがＢＥＲ均衡マッピングではなく非ＢＥＲ均衡マッピングを使用して記憶されているときの方が少ない。

更に別の実施形態では、マルチレベルのメモリセルを備えるメモリと、データが可変読み出し分解能に向けて指定されているかに基づいて複数のマッピングからマッピングを選択し、選択されたマッピングを使用してメモリにデータを書き込む手段と、を備えるデータ記憶デバイスが提供される。

他の実施形態も可能であり、実施形態の各々は、単独で又は組み合わせて一緒に使用することができる。したがって、様々な実施形態が、ここで添付の図面を参照して説明される。

実施形態
以下の実施形態は、データ記憶デバイス（data storage device、ＤＳＤ）に関する。本明細書で使用される場合、「データ記憶デバイス」は、データを記憶する不揮発性デバイスを指す。ＤＳＤの例としては、ハードディスクドライブ（hard disk drive、ＨＤＤ）、ソリッドステートドライブ（solid state drive、ＳＳＤ）、テープドライブ、ハイブリッドドライブなどが挙げられるが、これらに限定されない。例示的なＤＳＤの詳細は、以下に提供される。

これらの実施形態の態様を実装する際に使用するために好適なデータ記憶デバイスの例が、図１Ａ～図１Ｃに示される。これらは例にすぎず、他の実装形態が使用され得ることに留意されたい。図１Ａは、一実施形態によるデータ記憶デバイス１００を例解するブロック図である。図１Ａを参照すると、この例におけるデータ記憶デバイス１００は、１つ以上の不揮発性メモリダイ１０４から構成されている場合がある不揮発性メモリと結合されたコントローラ１０２を含む。本明細書で使用される際、ダイという用語は、単一の半導体基板上に形成される、不揮発性メモリセルと、それらの不揮発性メモリセルの物理的動作を管理するための関連回路との集合を指す。コントローラ１０２は、ホストシステムとインターフェース接続し、読み出し、プログラム、及び消去動作のためのコマンドシーケンスを不揮発性メモリダイ１０４に送信する。また、本明細書で使用される際、「と通信する」又は「と結合される」という句は、直接的に通信する／結合される、又は１つ以上の構成要素を通して間接的に通信する／結合されることを意味することができ、これは、本明細書において図示又は説明される場合又はされない場合がある。通信／結合は、有線又は無線であり得る。

コントローラ１０２（不揮発性メモリコントローラ（例えば、フラッシュ、抵抗変化型ランダムアクセスメモリ（resistive random-access memory、ＲｅＲＡＭ）、相変化メモリ（phase-change memory、ＰＣＭ）、又は磁気抵抗ランダムアクセスメモリ（magnetoresistive random-access memory、ＭＲＡＭ）コントローラ）であり得る）は、本明細書において説明され、フローチャートに例解される機能を含むが、これらに限定されない、ある機能を実行するように個々に又は組み合わせて構成された１つ以上の構成要素を含むことができる。例えば、図２Ａに示すように、コントローラ１０２は、コントローラ１０２の内部及び／又はコントローラ１０２の外部の１つ以上の非一時的メモリ１３９（例えば、ランダムアクセスメモリ（random access memory、ＲＡＭ）１１６又は読み出し専用メモリ（read-only memory、ＲＯＭ）１１８）に記憶されたコンピュータ可読プログラムコードを実行することによって、本明細書において説明され、フローチャートに例解される機能などであるが、これらに限定されない機能を実行するように個々に又は組み合わせて構成された１つ以上のプロセッサ１３８を備えることができる。別の例として、１つ以上の構成要素は、限定はしないが、論理ゲート、スイッチ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理コントローラ、及び組み込みマイクロコントローラなどの回路を含むことができる。

１つの例示的な実施形態では、不揮発性メモリコントローラ１０２は、不揮発性メモリに記憶されたデータを管理し、任意の好適なオペレーティングシステムを有するコンピュータ又は電子デバイスなどのホストと通信するデバイスである。不揮発性メモリコントローラ１０２は、本明細書で説明する特定の機能に加えて、様々な機能を有することができる。例えば、不揮発性メモリコントローラは、メモリが適切に動作していることを確実にするために不揮発性メモリをフォーマットし、不良の不揮発性メモリセルをマップアウトし、将来の故障セルの代わりとなる予備セルを割り当てることができる。スペアセルのいくつかの部分は、不揮発性メモリコントローラを動作させ、他の特徴を実装するためのファームウェア（及び／又はハウスキーピング及び追跡のために使用される他のメタデータ）を保持するために使用され得る。動作中、ホストは、不揮発性メモリからデータを読み出すか、又は不揮発性メモリにデータを書き込む必要があるとき、不揮発性メモリコントローラと通信することができる。ホストが、データが読み出される／書き込まれる論理アドレスを提供する場合、不揮発性メモリコントローラは、ホストから受信した論理アドレスを不揮発性メモリ内の物理アドレスに変換することができる。不揮発性メモリコントローラはまた、限定されるものではないが、ウェアレベリング（そうでなければ繰り返し書き込まれるメモリの特定のブロックを摩耗させることを回避するために書き込みを分散させる）及びガーベジコレクション（ブロックが満杯になった後、データの有効なページのみを新しいブロックに移動させ、そのため、満杯のブロックを消去して再利用することができる）などの様々なメモリ管理機能を実行することができる。

不揮発性メモリダイ１０４は、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、ＮＡＮＤフラッシュメモリセル、及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性記憶媒体を含み得る。メモリセルは、ソリッドステート（例えば、フラッシュ）メモリセルの形態をとることができ、１回プログラム可能、数回プログラム可能、又は多数回プログラム可能とすることができる。メモリセルはまた、シングルレベルセル（single-level cell、ＳＬＣ）、マルチレベルセル（multiple-level cell、ＭＬＣ）（例えば、デュアルレベルセル、トリプルレベルセル（triple-level cell、ＴＬＣ）、クワッドレベルセル（quad-level cell、ＱＬＣ）など）とすることができるか、又は現在知られているか若しくは後に開発される他のメモリセルレベル技術を使用することができる。また、メモリセルは、二次元又は三次元の方法で製造することができる。

コントローラ１０２と不揮発性メモリダイ１０４との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであり得る。一実施形態では、データ記憶デバイス１００は、セキュアデジタル（secure digital、ＳＤ）又はマイクロセキュアデジタル（マイクロＳＤ）カードなどのカードベースのシステムであり得る。別の実施形態では、データ記憶デバイス１００は、埋め込みデータ記憶デバイスの一部であり得る。

図１Ａに例解される例では、データ記憶デバイス１００（本明細書では記憶モジュールと称されることもある）は、コントローラ１０２と不揮発性メモリダイ１０４との間に単一のチャネルを含むが、本明細書において説明される主題は、単一のメモリチャネルを有することに限定されない。例えば、いくつかのアーキテクチャ（図１Ｂ及び図１Ｃに示されるものなど）では、コントローラの能力に応じて、２つ、４つ、８つ以上のメモリチャネルがコントローラとメモリデバイスとの間に存在し得る。本明細書において説明される実施形態のうちのいずれかでは、単一のチャネルが図面に示されている場合であっても、コントローラとメモリダイとの間に２つ以上のチャネルが存在し得る。

図１Ｂは、複数の不揮発性データ記憶デバイス１００を含む記憶モジュール２００を例解する。したがって、記憶モジュール２００は、ホストと、複数のデータ記憶デバイス１００を含むデータ記憶デバイス２０４とインターフェース接続する記憶コントローラ２０２を含み得る。記憶コントローラ２０２とデータ記憶デバイス１００との間のインターフェースは、シリアルアドバンストテクノロジアタッチメント（serial advanced technology attachment、ＳＡＴＡ）、ペリフェラル構成要素インターコネクトエクスプレス（peripheral component interconnect express、ＰＣＩｅ）インターフェース、ダブルデータレート（double-data-rate、ＤＤＲ）インターフェース、又はシリアルアタッチドスモールスケールコンピュートインターフェース（serial attached small scale compute interface、ＳＡＳ／ＳＣＳＩ）などのバスインターフェースであり得る。記憶モジュール２００は、一実施形態では、ソリッドステートドライブ（ＳＳＤ）、又はサーバＰＣ又はラップトップコンピュータ及びタブレットコンピュータなどのポータブルコンピューティングデバイスに見られるような不揮発性デュアルインラインメモリモジュール（non-volatile dual in-line memory module、ＮＶＤＩＭＭ）であり得る。

図１Ｃは、階層記憶システムを例解するブロック図である。階層記憶システム２５０は、複数の記憶コントローラ２０２を含み、その各々は、それぞれのデータ記憶デバイス２０４を制御する。ホストシステム２５２は、バスインターフェースを介して記憶システム２５０内のメモリにアクセスし得る。一実施形態では、バスインターフェースは、不揮発性メモリエクスプレス（Non-Volatile Memory Express、ＮＶＭｅ）又はファイバチャネルオーバーイーサネット（Fibre Channel over Ethernet、ＦＣｏＥ）インターフェースであり得る。一実施形態では、図１Ｃに例解されるシステムは、データセンタ又は大容量記憶が必要とされる他の場所で見られるような、複数のホストコンピュータによってアクセス可能であるラックマウント可能な大容量記憶システムであり得る。

再び図２Ａを参照すると、この例におけるコントローラ１０２はまた、ホストとインターフェース接続するフロントエンドモジュール１０８と、１つ以上の不揮発性メモリダイ１０４とインターフェース接続するバックエンドモジュール１１０と、限定はしないが、ＲＡＭ１１６内のバッファを管理し、コントローラ１０２の内部バスアービトレーションを制御するバッファマネージャ／バスコントローラモジュールなどの様々な他の構成要素又はモジュールと、を含む。モジュールは、上で考察されるように、１つ以上のプロセッサ又は構成要素を含むことができる。ＲＯＭ１１８は、システムブートコードを記憶することができる。図２Ａでは、コントローラ１０２とは別個に位置するとして例解されているが、他の実施形態では、ＲＡＭ１１６及びＲＯＭ１１８のうちの一方又は両方がコントローラ１０２内に位置し得る。更に他の実施形態では、ＲＡＭ１１６及びＲＯＭ１１８の一部は、コントローラ１０２内及びコントローラ１０２外の両方に位置し得る。

フロントエンドモジュール１０８は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供するホストインターフェース１２０及び物理層インターフェース（physical layer interface、ＰＨＹ）１２２を含む。ホストインターフェース１２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース１２０の例としては、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、シリアル接続小型コンピュータシステムインターフェース（serially attached small computer system interface、ＳＡＳ）、ファイバチャネル、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）、ＰＣＩｅ、及びＮＶＭｅが挙げられるが、これらに限定されない。ホストインターフェース１２０は、典型的には、データ、制御信号、及びタイミング信号のための転送を容易にする。

バックエンドモジュール１１０は、ホストから受信されたデータバイトを符号化し、不揮発性メモリから読み出されたデータバイトを復号及び誤り訂正する誤り訂正符号（error correction code、ＥＣＣ）エンジン１２４を含む。コマンドシーケンサ１２６は、不揮発性メモリダイ１０４に送信される、プログラム及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。ＲＡＩＤ（Redundant Array of Independent Drive、独立したドライブの冗長アレイ）モジュール１２８は、ＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１０４に書き込まれているデータのための追加のレベルの完全性保護として使用され得る。場合によっては、ＲＡＩＤモジュール１２８は、ＥＣＣエンジン１２４の一部であり得る。メモリインターフェース１３０は、不揮発性メモリダイ１０４にコマンドシーケンスを提供し、不揮発性メモリダイ１０４からステータス情報を受信する。一実施形態では、メモリインターフェース１３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（ＤＤＲ）インターフェースであり得る。この例におけるコントローラ１０２はまた、メディア管理層１３７と、バックエンドモジュール１１０の全体的な動作を制御するフラッシュ制御層１３２と、を備える。

データ記憶デバイス１００はまた、外部電気インターフェース、外部ＲＡＭ、抵抗器、コンデンサ、又はコントローラ１０２とインターフェース接続し得る他の構成要素などの他のディスクリート構成要素１４０を含む。代替の実施形態では、物理層インターフェース１２２、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラのうちの１つ以上は、コントローラ１０２に必要ではない任意選択的な構成要素である。

図２Ｂは、不揮発性メモリダイ１０４の構成要素をより詳細に例解するブロック図である。不揮発性メモリダイ１０４は、周辺回路１４１及び不揮発性メモリアレイ１４２を含む。不揮発性メモリアレイ１４２は、データを記憶するために使用される不揮発性メモリセルを含む。不揮発性メモリセルは、二次元及び／又は三次元構成のＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性メモリセルであり得る。不揮発性メモリダイ１０４は、データ及びアドレスデコーダ１４８、１５０をキャッシュするデータキャッシュ１５６を更に含む。この例における周辺回路１４１は、コントローラ１０２にステータス情報を提供するステートマシン１５２を含む。周辺回路１４１はまた、本明細書において説明され、フローチャートに例解される機能を含むが、それらに限定されない、ある機能を実行するように個々に又は組み合わせて構成されている、１つ以上の構成要素を備えることができる。例えば、図２Ｂに示されるように、メモリダイ１０４は、１つ以上の非一時的メモリ１６９に記憶された、メモリアレイ１４２に記憶された、又はメモリダイ１０４の外部に記憶されたコンピュータ可読プログラムコードを実行するように個々に又は組み合わせて構成された１つ以上のプロセッサ１６８を備えることができる。別の例として、１つ以上の構成要素は、限定はしないが、論理ゲート、スイッチ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理コントローラ、及び組み込みマイクロコントローラなどの回路を含むことができる。

コントローラ１０２内の１つ以上のプロセッサ１３８（又は、より一般的には、構成要素）及びメモリダイ１０４内の１つ以上のプロセッサ１６８（又は、より一般的には、構成要素）に加えて、又はその代わりに、データ記憶デバイス１００は、１つ以上のプロセッサ（又は、より一般的には、構成要素）の別のセットを備えることができる。一般に、データ記憶デバイス１００内の１つ以上のプロセッサ（又は、より一般的には、構成要素）は、それらがどこに位置していても、またどれだけ多くが存在していても、本明細書で説明され、フローチャートに例解される機能を含むが、これらに限定されない、様々な機能を実行するように個々に又は組み合わせて構成されている場合がある。例えば、１つ以上のプロセッサ（又は構成要素）は、コントローラ１０２、メモリデバイス１０４、及び／又はデータ記憶デバイス１００内の他の場所にあることができる。また、異なる機能は、異なるプロセッサ（若しくは構成要素）、又はプロセッサ（若しくは構成要素）の組み合わせを使用して実行することができる。更に、機能を実行する手段は、１つ以上の構成要素（例えば、上で説明されるプロセッサ又は他の構成要素）を備えるコントローラを用いて実装され得る。

再び図２Ａに戻ると、フラッシュ制御層１３２（本明細書ではフラッシュ変換層（flash translation layer、ＦＴＬ）と称される）は、フラッシュエラーを処理し、ホストとインターフェース接続する。特に、ファームウェア内のアルゴリズムであり得るＦＴＬは、メモリ管理の内部を担当し、ホストからの書き込みをメモリ１０４への書き込みに変換する。ＦＴＬは、メモリ１０４が限られた耐久性を有し得、複数のページのみに書き込まれ得、及び／又はブロックとして消去されない限り書き込まれ得ないため、必要とされ得る。ＦＴＬは、ホストには見えない可能性があるメモリ１０４のこれらの潜在的な制限を理解する。したがって、ＦＴＬは、ホストからの書き込みをメモリ１０４への書き込みに変換することを試みる。

ＦＴＬは、論理－物理アドレス（logical-to-physical address、Ｌ２Ｐ）マップ（本明細書ではテーブル又はデータ構造と称されることもある）と、割り振られたキャッシュメモリと、を含み得る。このようにして、ＦＴＬは、ホストからの論理ブロックアドレス（「logical block address、ＬＢＡ」）をメモリ１０４内の物理アドレスに変換する。ＦＴＬは、限定はしないが、（突然の電力損失の場合にＦＴＬのデータ構造が回復され得るように）電源オフ回復、及び（メモリブロックにわたる摩耗が、故障のより大きな可能性をもたらすことになるあるブロックの過度の摩耗を防止するために均一であるように）ウェアレベリングなどの他の特徴を含むことができる。

再び図面を参照すると、図３は、一実施形態のホスト３００及びデータ記憶デバイス１００のブロック図である。ホスト３００は、コンピュータ、携帯電話、タブレット、ウェアラブルデバイス、デジタルビデオレコーダ、監視システムなどを含むが、それらに限定されない、任意の好適な形態をとることができる。本実施形態におけるホスト３００（ここでは、コンピューティングデバイス）は、１つ以上のプロセッサ３３０と、１つ以上のメモリ３４０と、を備える。一実施形態では、１つ以上のメモリ３４０に記憶されたコンピュータ可読プログラムコードは、ホスト３００によって実行されるものとして本明細書で説明される動作を実行するように１つ以上のプロセッサ３３０を構成する。したがって、ホスト３００によって実行されるアクションは、本明細書では、ホスト３００上で実行されるアプリケーション（コンピュータ可読プログラムコード）によって実行されると称されることがある。例えば、ホスト３００は、データ記憶デバイスのメモリ１０４に記憶するために、データ記憶デバイス１００にデータ（例えば、最初にホストのメモリ３４０に記憶された）を送信するように構成することができる。

一実施形態では、データ記憶デバイス１００のメモリ１０４は、記憶（メモリ）セルのマトリックスを含むことができる。これらのセルの各々は、記憶技術に基づいて、セル当たり単一ビットを記憶することのできるシングルレベルセル（ＳＬＣ）、又はセル当たり１ビットを超えて記憶することのできるマルチレベルのセル（ＭＬＣ）であることができる。ＭＬＣメモリがセル当たり３ビット又は４ビットを記憶する場合、メモリは、それぞれ、トリプルレベルセル（ＴＬＣ）メモリ又はクワッドレベルセル（ＱＬＣ）メモリと呼ばれることがある。以下の例は、ＱＬＣメモリに関して説明されるが、現在利用可能であるか、又は後に開発されるどのような適切なメモリ技術でも使用され得ることを理解されたい。例えば、他のセル当たりビット数の技術（例えば、ＴＬＣ）を使用することができる。

ＱＬＣセルは複数のページ及びブロックに編成され得、ここにデータを記憶し、取り出すための複数の方法が存在する。この例では、書き込み動作及び読み出し動作はページレベルで実行され、１ページは１６ＫＢである。ＱＬＣセル内の４ビットは、下位ページ、中位ページ、上位ページ、最上位ページの４つのページに属する。４つの１６ＫＢページでは、各ページは、４，０９６個のデータサンプルを保持することができ、各サンプル（例えば、３２ビットベクトルの単一要素）は、３２ビットである（すなわち、各サンプルは３２個のセルに記憶され、各ビットは別個のセルに記憶される）。ＱＬＣセルで書き込み動作が実行されるとき、４つのページ全てを利用可能とすることができる。ＱＬＣセルの４ビットの内容は、ＱＬＣセルの電荷ゲートにおける電圧値として表すことができる。この、ビット値の電圧表現は、記憶されている数値の個々のビットを検出することのできる電圧センス動作のステップ数が最小になるように配置することができる。

論理ビットマッピング（符号化方式）を使用して、マルチビットメモリセルの様々な論理ページにデータを記憶することができる。例えば、ビット誤り率（ＢＥＲ）均衡マッピングを使用して、論理ページの信頼性（すなわち、誤ったビットフリップに対する複数の異なる論理ページの脆弱性）と、それらの異なる論理ページからの読み出しのレイテンシとの両方を均等にすることができる。例えば、４－４－３－４符号化メカニズムは、ＱＬＣセル（例えば、ＢｉＣＳ５メモリアレイで使用される）のための標準的なビットマッピングである。４－４－３－４符号化メカニズム（図４参照）では、データは、下位ページ、中位ページ、及び最上位ページは４つのステップでセル電圧を感知することによって読み出すことができ、上位ページは３つのステップでセル電圧を感知することによって読み出すことができるように、ＱＬＣセルに書き込まれる。この標準マッピングは、隣接する状態を表すビットが互いに１ビットだけ異なるグレイマッピングであることができる。グレイマッピングのこの特性は、隣接する状態間の遷移の数が論理ページ間でほぼ等しく分割されるので、メモリの信頼性もまた改善する。このマッピングは均衡マッピングと呼ばれることもあるが、この「均衡」マッピングは、中位ページが３つの遷移を有し、他のページが４つの遷移を有するという点で、実際には均衡されていないことに留意されたい。また、この例では４－３－４－４マッピングが使用されるが、この問題は、他の良好に均衡したマッピングでも発生し得る。「Ｄａｔａ Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ（ＢＥＲ）Ｂａｌａｎｃｉｎｇ Ｂａｓｅｄ ｏｎ Ｄｙｎａｍｉｃ Ｓｅｎｓｅ Ｔｉｍｅ」と題し、参照により本明細書に組み込まれる、２０２５年１月２３日に出願された米国特許出願第１９／０３５，３１５（Ａｔｔｙ Ｄｋｔ Ｎｏ．１０５１９／４２８２（ＷＤＡ－８００４－ＵＳ））は、「均衡した」マッピングにおける論理ページ間の固有のＢＥＲ差を緩和する方法を記載している。標準的な４－３－４－４マッピングは信頼性の点で利点を有するが、本発明者らは、非標準マッピング（例えば、１－２－４－８）を使用することが特定の状況において有利であり得ることを認識した。より具体的には、非標準マッピングを使用すると、標準マッピングの使用と比較して記憶されたデータの信頼性が低くなる可能性があるが、非標準マッピングを使用すると、レイテンシ及び電力消費を大幅に低減することができ、いくつかの適用例では望ましい場合がある。一実施形態では、データ記憶デバイス１００は、データがホスト３００から受信されたとき、又は以前に記憶されたデータが異なるマッピングを使用してメモリ１０４に再書き込みされるときのいずれかに、メモリ１０４にデータを書き込むために使用するマッピング（例えば、標準４－３－４－４マッピング又は非標準１－２－４－８マッピング）を選択するように構成されている。これにより、データ記憶デバイス１００に、可変読み出し分解能機能が得られる。

いくつかの使用事例では、メモリ１０４からのマルチ分解能読み出しが可能なデータ記憶デバイス１００の柔軟性から、利益を得ることができる。例えば、異なる分解能／量子化を使用すると、機械学習モデルに有用であり得る（例えば、動的／より低い分解能を使用して、モデルのパラメータを異なるビット数で表す）。別の例示的な使用事例は、予備的な視覚化目的のために、比較的低い分解能でメモリ１０４から画像を読み出すことである（例えば、メモリ１０４に記憶されたフルサイズの画像を表すために小さいサイズの画像（「サムネイル」）が使用されるときなどの画像ダウンサンプリング）。

メモリ１０４からの低分解能データのより高速な読み出しを可能にすることにおいて課題が提示され得る。例えば、機械学習／人工知能のコンテキストでは、１つのモデルパラメータ値当たり１／２／４／８／３２／６４ビットが使用される場合、各モデルのパラメータを表すために、より多くのビットが必要である。計算はより正確になり得るが、計算はメモリを消費し、計算コストが高くなり得る。別の例として、画像／ビデオデータのコンテキストでは、各画像画素を表すために１～３２ビットを使用することができる。以下は、いくつかの一般的な色深度及び対応する画素当たりのビット数のリストである。
１ビット：白黒（２色）
８ビット：２５６色（グレースケール）
１６ビット：６５，５３６色（ハイカラー）
２４ビット：１６７０万色（トゥルーカラー）
３２ビット：４３億色（透明度のためのアルファチャネルを有する）

一実施形態では、データの低分解能バージョンの読み出しが、標準マッピング（例えば、４－２－４－４マッピング）を使用して記憶されたデータを読み出すことと比較して大幅に低い（例えば、約３分の１）レイテンシ及び電力消費で行われ得るように、非標準マッピング（例えば、１－２－４－８の非均衡グレイマッピング）を利用してデータを記憶することに基づいて、改善されたアプローチが提供される。以下の例は、標準と非標準との対比、又は４－２－４－４マッピングと１－２－４－８マッピングとの対比に関して説明されるが、どのような適切なマッピングでも使用され得ることに留意されたい。したがって、「第１のマッピング」及び「第２のマッピング」という語句が本明細書で使用されることがあり、どのような特定のタイプのマッピング（例えば、４－２－４－４又は１－２－４－８）も、特許請求の範囲に明示的に記載されていない限り、特許請求の範囲に読み込まれるべきではない。また、以下の例はＱＬＣメモリに関して説明されるが、これらの実施形態は、どのような適切なタイプのメモリについても使用され得る。

一実装形態例では、データ記憶デバイス１００は、非標準的な非均衡グレイマッピングを使用して、頻繁に使用される低分解能データの、より高速かつ低エネルギーの読み出しを可能にすることができる。メモリ１０４からデータを読み出すいくつかの分解能／量子化「ギア」／オプションを提供することによって、これらの実施形態は、読み出しレイテンシ／電力と読み出しデータの分解能との間の調整を巧みに行うための柔軟なトレードオフを提供する。一実装形態例では、読み出しレイテンシ／電力と読み出しコンテンツの分解能／量子化との間の効率的な調整を可能にする特別なビットマッピングを使用することにより、低分解能データのための超高速読み出し（例えば、フル分解能読み出しよりも最大１ ５倍速）を提供することができる。

一実施形態では、データ記憶デバイス１００は、動的読み出し分解能を含むシナリオのために、非ＢＥＲ均衡マッピングを使用することができる。一実装形態例では、１－２－４－８の非均衡ビットマッピングが、読み出しレイテンシ／電力と読み出し分解能との間の柔軟なトレードオフをサポートするパーティションに使用される。いくつかのシナリオでは、論理ページのレイテンシが等しくないため、非均衡マッピングは望ましくない場合がある。しかしながら、こうした状況でも、低分解能コンテンツのより高速な読み出しのための効率的な解決策を提供するために、非均衡マッピングを使用することができる。以下に説明するように、この非従来型マッピングを使用することによって引き起こされる非均衡ＢＥＲを軽減するために、いくつかの手段を使用することができる。

再び図面を参照すると、図５は、一実施形態の１－２－４－８非均衡マッピングの図である。このマッピングでは、下位ページは隣接する状態間にただ１つの遷移を有し、中位ページは２つの遷移を有し、上位ページは４つの遷移を有し、最上位ページは８つの遷移を有する。この１－２－４－８マッピングは、下位ページに関する１回のセンス動作と、中位ページに関する２回のセンス動作と、上位ページに関する４回のセンス動作と、最上位ページに関する８回のセンス動作とを含む。このようなマッピングは、論理ページの特性が等しくないという結果をもたらす可能性がある。論理ページは、ゼロと１との間の遷移の数が多い可能性があるので、ビット誤りに対する脆弱性が大きくなり、読み出しレイテンシが大きくなり得る（そのデータを読み出すために必要な関連するセンス動作の数が多くなることに起因して）。

標準的な適用例では、好ましい設定は、複数の異なる論理ページの、レイテンシ及び信頼性の両方を等しくすることであり、したがって、ＢＥＲ均衡ビットマッピングが望ましい場合がある。しかしながら、より低い分解能でより高速な読み出しを可能にすることが望ましい使用例では、非均衡ビットマッピング（例えば、１－２－４－８マッピング）が有用であり得る。

一例では、コントローラ１０２は、各々のモデルパラメータ又は画像の画素の最上位ビットを下位ページに配置する。このようなデータ配置は、頻繁に使用される事例のレイテンシ及び電力を最適化することができるモジュール式分解能読み出しを可能にする。例えば、ディープニューラルネットワークモデルのパラメータの高分解能表現が３２ビットを含むとすれば、それらのビットを、各パラメータが８つのセル内の４ビットに配置されるフル分解能モデルを使用して記憶することができる。全体として、このことは、１つのパラメータ当たり３２ビットを提供する。モデルの高速低分解能読み出しを適用するために、コントローラ１０２は、下位ページのみを読み出すために、メモリ１０４に、１回のセンス動作のみを適用させることができる。このような読み出しの場合、読み出されるパラメータは８ビットである。やや高い分解能の読み出しが所望される事例では、コントローラ１０２は、同じパラメータの１６ビット値を得るために下位ページ及び中位ページを読み出すために、３回のセンス動作を適用させることができる。データ記憶デバイス１００は、同様の方法で２４ビット又は３２ビットの分解能で読み出しを行うことができる。

下位ページの読み出しは、１回のセンス動作のみを含むが、ＱＬＣデバイスからのフル分解能読み出しは、１５回のセンス動作を適用することを含む。このように、低分解能高速読み出し（下位ページのみの）は、読み出し動作を劇的に加速し、電力消費を低減する。ほとんどの時には低分解能情報で十分であり、高分解能情報はあまり必要とされないとすれば、これらの実施形態は、データ記憶デバイス１００の全体的な性能を大幅に改善し、電力消費を低減することができる。

非均衡グレイマッピングにおいて異なる論理ページの読み出しレイテンシが異なることは、多くの使用事例において有用であるが、非均衡１－２－４－８マッピングを使用する際に遭遇し得るＢＥＲの増加に対処するために、様々なアプローチをとることができる。１つのアプローチは、全ての論理ページに対して同量の誤り訂正コード（ＥＣＣ）パリティ保護を適用し、かつ、通常はより高いＢＥＲ値を有する、より上位のページに準じて宣言される復号能力を制限することである。別のアプローチは、全ての論理ページに対して同量のＥＣＣパリティ保護を適用することである。そのようにして、上位論理ページにおいて復号に失敗する（例えば、ビットフリップに対する脆弱性の増加に起因して）という、通常は稀な事例において、復号処理は、読み出されたデータをそのまま返すことができる。そのような事例が十分頻繁に読み出されるとすれば、この手法は、サムネイルプレビューの適用、更には低分解能機械学習モデルを用いた推論の適用など、関連する適用例に対して許容可能であり得る（特に、ユーザが低分解能モデルの予測性能の低下にしばしば気付いている場合）。

別のアプローチでは、ＥＣＣ保護がページ間で均衡されるように、論理ページごとに異なるパリティ割り当てを使用する。この解決策は、様々なコードワードサイズをサポートする必要があるため、上述のアプローチよりも比較的複雑になる可能性がある。更に別のアプローチは、最上位ページのアクティブ読み出し閾値に近い状態間が、下位ページの「アクティブ状態」間よりも離れるようになど、状態の不均一な電圧割り当てを使用することである。内部論理状態間の遷移の数がより多い（及びよりアクティブな状態を有する）論理ページのアクティブ状態は、より大きな電圧窓空間に配置することができ、一方、下位ページのアクティブ状態は、例えば、ページの全体的なＢＥＲレベルをより均衡させることができるように、互いにより近接して配置することができる。

更に別のアプローチでは、特定のページＢＥＲレベルに、適応されたセンシング精度が適用される。例えば、より低いＢＥＲレベルを有する下位ページの読み出しは、より緩和されたセンスタイミングを使用することができ（単一の閾値を有することに加えて、更に高速化する）、一方、８つの読み出し閾値を有し、したがって、より高い誘導ＢＥＲを有する最上位ページの読み出しは、より長いセンスタイミングで行うことができ、それによって、ＢＥＲを低減し、均衡をとることができる、より正確なセンシングをもたらす。センシングのタイミングは、ビット線電圧（ＶＢＬ）及び制御ゲート電圧（Ｖｃｇ）の安定化時間を長くしたり短くしたりることによって、またセンスアンプ積分時間を長くしたり短くしたりすることによって制御することができ、これにより、センシングされるページのＢＥＲを制御することができる。このようにして、異なるページのＢＥＲをある程度均衡させることができる。

一実施形態では、データ記憶デバイス１００のコントローラ１０２は、ホスト３００から受信したデータを記憶するときに、第１及び第２のマッピング（例えば、標準４－３－４－４マッピング又は非標準１－２－４－８マッピング）のどちらを使用するかを判定することができる。図６のフローチャート６００は、この実施形態を示す。図６に示すように、データ記憶デバイス１００のメモリ１０４に記憶するためにホスト３００からデータを受信すると、データ記憶デバイス１００のコントローラ１０２は、データが動的読み出し分解能で読み出されるように意図されているか判定する（６１０）。この決定は、どのような適切な方法でも行うことができる。例えば、ホスト３００は、明示的に（例えば、フラグ、ベンダー固有のコード、必要なマッピングタイプについてのホスト３００からの明示的な命令（すなわち、データがより低い分解能でより速く読み出されるべきか）などを使用して）、又は暗示的に（例えば、低分解能読み出しのために指定された論理パーティションにデータが記憶されることを要求することによって、データを送信しているホスト３００上のアプリケーションの識別などによって、など）のいずれかで、データ記憶デバイス１００に指示を提供することができる。

コントローラ１０２が、データが動的読み出し分解能で読み出されるように意図されていないと判定した場合、コントローラ１０２は、メモリ１０４と通信し、データを標準マッピング（例えば、４－３－４－４マッピング）で書き込ませる（６２０）。しかしながら、コントローラ１０２が、データが動的読み出し分解能で読み出されるように意図されていると判定した場合、コントローラ１０２は、メモリ１０４と通信し、データを非標準マッピング（例えば、１－２－４－８マッピング）で書き込ませる（６３０）。

追加的又は代替的に、データ記憶デバイス１００のコントローラ１０２は、以前に書き込まれたデータを再マッピングすることができる。この実施形態が、図７のフローチャート７００に示されている。図７に示すように、データが標準マッピング（例えば、４－３－４－４マッピング）を使用してメモリ１０４にプログラムされた（７１０）後、進行中の動作が存在し（７２０）、コントローラ１０２は、動的読み出し分解能をサポートする必要があるか判定する（７３０）。コントローラ１０２は、どのような適切な方法でもこの判定を行うことができる。例えば、コントローラ１０２は、一般的な使用についての内部観察に従って、又はホスト３００からの明示的な命令に応じてこの判定を行うことができる。コントローラ１０２が、そのような必要がないと判定した場合、方法は７２０にループバックし、データ再マッピングは行われない。しかしながら、コントローラ１０２が、動的読み出し分解能をサポートする必要があると判定した場合、コントローラ１０２は、データの別のコピーを生成し（７４０）、非標準マッピング（例えば、１－２－４－８マッピング）を使用して、そのコピーをメモリ１０４内の別の位置に記憶する（７５０）。データのオリジナルコピーは、保持されるか、又は破棄され得る。

この実施形態に関連するいくつかの利点がある。例えば、これらの実施形態は、データがいくつかのレベルの粒度／分解能／量子化で、かついくつかの速度で読み出され得るように、データ記憶デバイスのメモリ内にデータを記憶するための効率的な方法を提供することができる。一実装形態例では、データ記憶デバイスが提供できる、記憶されたデータの低分解能バージョンの加速された読み出しレートは、従来のＱＬＣメモリと比較して最大１６倍である。また、動的な、又はより低い、機械学習モデル重みの分解能を使用すると、上述の問題に対する他の可能な解決策に勝る利点を提供することができる。１つのそのような可能な解決策は、モデルのパラメータのいくつかのコピーをメモリに記憶することであり、各コピーは異なる分解能に含まれる。この解決策は、コスト（すなわち、モデルを保持するために必要な記憶ボリューム）を犠牲にして、モデルのパラメータをロードするための全体的なスループットを軽減する。しかしながら、動的又はより低い、機械学習モデル重みの分解能を使用すると、この解決策では得られないレイテンシの低減を得ることができる。

上述した問題を解決するための別の考え得る解決策は、データを異なる論理ページに配置し、一部の論理ページのみを読み出し可能とすることである。したがって、低分解能の読み出しが必要な場合、単一の論理ページのみがセンスされて転送されてもよく、これは、低分解能データ（例えば、機械学習モデルの重みの最上位ビット、又は画像の低分解能画素データ）を含む。これは、参照により本明細書に組み込まれる米国特許出願第１８／９４５，９３２号に、より詳細に記載されている。しかしながら、いくつかの環境では、上述の実施形態は、その特許文献に記載されたアプローチに勝る利点を提供することができる。

最後に、上で言及されるように、任意の好適なタイプのメモリを使用することができる。半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（「dynamic random access memory、ＤＲＡＭ」）又はスタティックランダムアクセスメモリ（「static random access memory、ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、抵抗変化型ランダムアクセスメモリ（「ＲｅＲＡＭ」）、電気的消去可能プログラマブル読み取り専用メモリ（「electrically erasable programmable read only memory、ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットとみなすこともできる）、強誘電体ランダムアクセスメモリ（「ferroelectric random access memory、ＦＲＡＭ」）、及び磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）などの不揮発性メモリデバイス、並びに情報を記憶することが可能な他の半導体要素を含む。各種類のメモリデバイスは、異なる構成を有し得る。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成されている場合がある。

メモリデバイスは、任意の組み合わせで、パッシブ要素及び／又はアクティブ要素から形成することができる。非限定的な例として、受動半導体メモリ要素は、ＲｅＲＡＭデバイス要素を含み、ＲｅＲＡＭデバイス要素は、いくつかの実施形態では、アンチヒューズ、相変化材料などの抵抗率スイッチング記憶要素、及び任意選択的にダイオードなどのステアリング要素を含む。更に、非限定的な例として、能動半導体メモリ要素は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス要素を含み、いくつかの実施形態では、フローティングゲート、導電性ナノ粒子、又は電荷蓄積誘電体材料などの電荷蓄積領域を含む要素を含む。

複数のメモリ要素は、それらが直列に接続されるように、又は各要素が個々にアクセス可能であるように構成されている場合がある。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリデバイス（ＮＡＮＤメモリ）は、典型的には、直列に接続されたメモリ要素を含む。ＮＡＮＤメモリアレイは、アレイが複数のメモリストリングから構成されているように構成されてもよく、ストリングは、単一のビット線を共有し、グループとしてアクセスされる複数のメモリ要素から構成されている。代替的に、メモリ要素は、各要素が個々にアクセス可能であるように構成されている場合がある（例えば、ＮＯＲメモリアレイ）。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリ要素は他の方法で構成されている場合がある。

基板内及び／又は基板上に位置する半導体メモリ要素は、二次元メモリ構造又は三次元メモリ構造など、二次元又は三次元に配置され得る。

二次元メモリ構造では、半導体メモリ要素は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ要素は、メモリ要素を支持する基板の主面に実質的に平行に延在する平面（例えば、ｘ－ｚ方向平面）に配置される。基板は、メモリ要素の層が上又は中に形成されるウェハであってもよく、又はメモリ要素が形成された後にメモリ要素に取り付けられるキャリア基板であってもよい。非限定的な実施例として、基板は、シリコンなどの半導体を含み得る。

メモリ要素は、単一のメモリデバイスレベルにおいて、複数の行及び／又は列などの順序付けられたアレイで配置され得る。しかしながら、メモリ要素は、不規則又は非直交構成で配列され得る。メモリ要素は各々、ビット線及びワード線などの２つ以上の電極又はコンタクト線を有し得る。

三次元メモリアレイは、メモリ要素が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それにより、三次元（すなわち、ｘ、ｙ及びｚ方向、ここで、ｙ方向は基板の主表面に対して実質的に垂直であり、ｘ及びｚ方向は基板の主表面に対して実質的に平行である）の構造を形成する。

非限定的な実施例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、各列が各列内に複数のメモリ要素を有する複数の垂直列（例えば、基板の主面に対して実質的に垂直に、すなわち、ｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘ－ｚ平面に配置され得、複数の垂直に積層されたメモリ平面上に要素を有するメモリ要素の三次元配置をもたらす。三次元のメモリ要素の他の構成も、三次元メモリアレイを構成することができる。

非限定的な例として、三次元ＮＡＮＤメモリアレイでは、メモリ要素は、単一の水平（例えば、ｘ－ｚ）メモリデバイスレベル内でＮＡＮＤストリングを形成するために一緒に結合され得る。代替的に、メモリ要素は、複数の水平メモリデバイスレベルにわたって横断する垂直ＮＡＮＤストリングを形成するために一緒に結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベル内にメモリ要素を含み、他のストリングが複数のメモリレベルにまたがるメモリ要素を含む、他の三次元構成を想定することができる。三次元メモリアレイは更に、ＮＯＲ構成及びＲｅＲＡＭ構成で設計され得る。

典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。必要に応じて、モノリシック三次元メモリアレイは更に、少なくとも部分的に単一の基板内に１つ以上のメモリ層を有し得る。非限定的な実施例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下にあるメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有され得るか、又はメモリデバイスレベル間に介在層を有し得る。

この場合も、２次元アレイを別々に形成し、次いで一緒にパッケージ化して、複数のメモリ層を有する非モノリシックメモリデバイスを形成することができる。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、積層前にメモリデバイスレベルから薄化又は除去され得るが、メモリデバイスレベルは最初に別個の基板上に形成されるため、結果として得られるメモリアレイは、モノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いで、共にパッケージングされて、積層チップメモリデバイスを形成し得る。

メモリ要素の動作及びメモリ要素との通信のために、関連する回路が典型的に必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読み出しなどの機能を達成するためにメモリ要素を制御及び駆動するために使用される回路を有し得る。この関連する回路は、メモリ要素と同じ基板上及び／又は別個の基板上にあってもよい。例えば、メモリ読み出し書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ要素と同じ基板上に配置され得る。

当業者は、本発明が、説明された二次元及び三次元構造に限定されず、本明細書において説明され、当業者によって理解されるように、本発明の趣旨及び範囲内の全ての関連メモリ構造を網羅することを認識するであろう。

上述の詳細な説明は、本発明の定義としてではなく、本発明がとることができる選択された形態の例解として理解されることが意図される。特許請求される本発明の範囲を定義することが意図されるのは、全ての均等物を含む以下の特許請求の範囲のみである。最後に、本明細書において説明される実施形態のうちのいずれかの任意の態様は、単独で、又は互いに組み合わせて使用することができることに留意されたい。

Claims (20)

1. データ記憶デバイスであって、
   マルチレベルのメモリセルを含むメモリと、
   １つ以上のプロセッサと、を備え、前記１つ以上のプロセッサは、
   データの低分解能バージョンを提供する必要があるか判定し、
   前記データの低分解能バージョンを提供する必要がないと判定したことに応じて、第１のマッピングを使用して前記データを前記メモリに記憶し、
   前記データの低分解能バージョンを提供する必要があると判定したことに応じて、第２のマッピングを使用して前記データを前記メモリに記憶する、ように個々に又は組み合わせて構成されており、前記データの前記低分解能バージョンは前記データの下位ページのみを読み出すことによって提供され、前記下位ページを読み出すために必要なメモリセンス動作は、前記データが前記第１のマッピングを使用して記憶されているときよりも前記データが前記第２のマッピングを使用して記憶されているときの方が少ない、
   データ記憶デバイス。
2. 前記第１のマッピングが４－４－３－４マッピングを含み、前記第２のマッピングが１－２－４－８マッピングを含む、請求項１に記載のデータ記憶デバイス。
3. 前記第１のマッピングがビット誤り率（ＢＥＲ）均衡マッピングを含み、前記第２のマッピングが非ＢＥＲ均衡マッピングを含む、請求項１に記載のデータ記憶デバイス。
4. 前記判定することが、前記データがホストから受信されたことに応じて実行される、請求項１に記載のデータ記憶デバイス。
5. 前記判定することが、前記メモリに以前に異なるマッピングを使用して記憶された前記データを再マッピングしたことに応じて実行される、請求項１に記載のデータ記憶デバイス。
6. 前記データの最上位ビットが前記下位ページに記憶される、請求項１に記載のデータ記憶デバイス。
7. 前記データの前記低分解能バージョンが機械学習モデルのパラメータの低分解能バージョンを含む、請求項１に記載のデータ記憶デバイス。
8. 前記データの前記低分解能バージョンが画像の低分解能バージョンを含む、請求項１に記載のデータ記憶デバイス。
9. 前記メモリが三次元メモリを含む、請求項１に記載のデータ記憶デバイス。
10. 方法であって、マルチレベルのメモリセルを含むデータ記憶デバイスにおいて、
    データが動的読み出し分解能での読み出しに向けて指定されているか判定することと、
    前記データが動的読み出し分解能での読み出しに向けて指定されていると判定したことに応じて、非ＢＥＲ（ビット誤り率）均衡マッピングを使用して前記データを前記メモリに記憶することと、を含み、低分解能読み出しのために前記データのページ（単数又は複数）を読み出すために必要なメモリセンス動作は、前記データがＢＥＲ均衡マッピングではなく前記非ＢＥＲ均衡マッピングを使用して記憶されているときの方が少ない、方法。
11. 前記非ＢＥＲ均衡マッピングを使用することによって引き起こされる非均衡ＢＥＲを軽減するための動作を実行することを更に含む、
    請求項１０に記載の方法。
12. 前記メモリから前記データのより多くのページを読み出すことによって、前記データのより高い分解能を読み出すことを更に含む、
    請求項１１に記載の方法。
13. 前記データが画像を含む、請求項１０に記載の方法。
14. 前記データが機械学習モデルのパラメータを含む、請求項１０に記載の方法。
15. 前記判定することが、前記データがホストから受信されたことに応じて実行される、請求項１０に記載の方法。
16. 前記判定することが、前記メモリに以前に異なるマッピングを使用して記憶された前記データを再マッピングしたことに応じて実行される、請求項１０に記載の方法。
17. 前記データが、ホストによって、動的読み出し分解能での読み出しに向けて明示的に指定される、請求項１０に記載の方法。
18. 前記データが、ホストによって、動的読み出し分解能での読み出しに向けて暗示的に指定される、請求項１０に記載の方法。
19. 前記ＢＥＲ均衡マッピングが４－４－３－４マッピングを含み、前記非ＢＥＲ均衡マッピングが１－２－４－８マッピングを含む、請求項１０に記載の方法。
20. データ記憶デバイスであって、
    マルチレベルのメモリセルを含むメモリと、
    前記データが可変読み出し分解能に向けて指定されているかに基づいて、複数のマッピングからマッピングを選択し、
    前記選択されたマッピングを使用して前記メモリに前記データを書き込む手段と、を備える、
    データ記憶デバイス。