JP7843421B2 - 動的コントローラメモリバッファ割り当てのためのデータ記憶デバイス及び方法 - Google Patents

Description

（関連出願の相互参照）
本出願は、２０２３年１月５日に出願された米国仮特許出願第６３／４３７，１７１号の優先権を主張する、２０２３年７月１８日に米国特許商標庁に出願された「Ｄａｔａ Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｄｙｎａｍｉｃ Ｃｏｎｔｒｏｌｌｅｒ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ Ａｌｌｏｃａｔｉｏｎ」と題する米国非仮特許出願第１８／２２３，１４４号の利益を主張し、その内容の全体をあらゆる目的で参照により本明細書に組み込む。

ホストは、データ記憶デバイス内のメモリにデータを記憶し、メモリからデータを読み出すことができる。データ記憶デバイスは、メモリへの読み出し及び書き込み動作を容易にするコントローラを含むことができる。コントローラは、コントローラメモリバッファと称される揮発性メモリを含むことができる。コントローラメモリバッファのサイズは、ブートアップ中にデータ記憶デバイスによって設定され、データ記憶デバイスの動作中は一定である。

一実施形態のデータ記憶デバイスのブロック図である。 一実施形態の記憶モジュールを例解するブロック図である。 一実施形態の階層記憶システムを例解するブロック図である。 一実施形態による、図１Ａに例解されるデータ記憶デバイスのコントローラの構成要素を例解するブロック図である。 一実施形態による、図１Ａに例解されるメモリデータ記憶デバイスの構成要素を例解するブロック図である。 一実施形態のホスト及びデータ記憶デバイスのブロック図である。 一実施形態のホスト及びコントローラのブロック図である。 ホストによる動的コントローラメモリバッファ割り当てのための一実施形態の方法のフローチャートである。 データ記憶デバイスによる動的コントローラメモリバッファ割り当てのための一実施形態の方法のフローチャートである。

概要
導入として、以下の実施形態は、動的コントローラメモリバッファ割り当てのためのデータ記憶デバイス及び方法に関する。一実施形態では、不揮発性メモリと、コントローラメモリバッファを備えるコントローラと、を備えるデータ記憶デバイスが提供される。コントローラは、不揮発性メモリと通信するように構成されており、かつコントローラメモリバッファのサイズを構成し、データ記憶デバイスの動作中に、コントローラメモリバッファのサイズを修正する要求をホストから受信し、コントローラメモリバッファのサイズを修正する要求を許可するかどうかを判定するように更に構成されている。

いくつかの実施形態では、コントローラは、ホストによって使用されていないコントローラメモリバッファ内の余剰空間を使用するように更に構成されている。

いくつかの実施形態では、コントローラは、要求を許可するかどうかを判定する際にワークロードを考慮するように更に構成されている。

いくつかの実施形態では、要求は専用コマンドを含む。

いくつかの実施形態では、コントローラ及びホストは各々、それぞれのコントローラメモリバッファ割り当てモジュールを備える。

いくつかの実施形態では、コントローラは、コントローラメモリバッファのサイズをその最大サイズを超えて拡大しようとする要求に応じて、要求を拒否するように更に構成されている。

いくつかの実施形態では、コントローラは、要求を許可するために、コントローラメモリバッファ内のデータを追い出すように更に構成されている。

いくつかの実施形態では、コントローラは、追い出しのためにコントローラメモリバッファ内のデータに優先順位付けするように更に構成されている。

いくつかの実施形態では、コントローラは、要求を許可した後に、ホストに確認を送信するように更に構成されている。

いくつかの実施形態では、不揮発性メモリは三次元メモリを含む。

別の実施形態では、コントローラメモリバッファを有するコントローラを備えるデータ記憶デバイスと通信するホストにおいて実行される方法が提供される。本方法は、コントローラメモリバッファのサイズを構成するようにデータ記憶デバイスに命令することと、コントローラメモリバッファのサイズを修正する要求をデータ記憶デバイスから受信することと、コントローラメモリバッファのサイズを修正するためのデータ記憶デバイスからの要求を許可するかどうかを判定することと、を含む。

いくつかの実施形態では、データ記憶デバイスは、ホストによって使用されていないコントローラメモリバッファ内の余剰空間を使用するように構成されている。

いくつかの実施形態では、要求を許可するかどうかを判定する際にワークロードが考慮される。

いくつかの実施形態では、要求は専用コマンドを含む。

いくつかの実施形態では、コントローラ及びホストは各々、それぞれのコントローラメモリバッファ割り当てモジュールを備える。

いくつかの実施形態では、本方法は、コントローラメモリバッファのサイズをその最大サイズを超えて拡大しようとする要求に応じて、要求を拒否することを決定することを更に含む。

いくつかの実施形態では、本方法は、要求を許可するために、データをコントローラメモリバッファから追い出させることを更に含む。

いくつかの実施形態では、本方法は、追い出しのためのデータの優先順位付けを引き起こすことを更に含む。

いくつかの実施形態では、本方法は、要求を許可した後、データ記憶デバイスに確認を送信することを更に含む。

別の実施形態では、データ記憶デバイスが提供され、不揮発性メモリと、不揮発性メモリと通信するように構成されており、かつコントローラメモリバッファを備える、コントローラと、データ記憶デバイスの動作中に、コントローラメモリバッファのサイズを初期サイズから修正されたサイズに変更するための手段と、を備える。

他の実施形態も可能であり、実施形態の各々は、単独で又は組み合わせて一緒に使用することができる。したがって、様々な実施形態が、ここで添付の図面を参照して説明される。

実施形態
以下の実施形態は、データ記憶デバイス（data storage device、ＤＳＤ）に関する。本明細書で使用される際、「データ記憶デバイス」は、データを記憶するデバイスを指す。ＤＳＤの例としては、ハードディスクドライブ（hard disk drive、ＨＤＤ）、ソリッドステートドライブ（solid state drive、ＳＳＤ）、テープドライブ、ハイブリッドドライブなどが挙げられるが、これらに限定されない。例示的なＤＳＤの詳細は、以下に提供される。

これらの実施形態の態様を実装する際に使用するのに好適なデータ記憶デバイスを図１Ａ～図１Ｃに示す。図１Ａは、本明細書で説明する主題の一実施形態によるデータ記憶デバイス１００を例解するブロック図である。図１Ａを参照すると、データ記憶デバイス１００は、コントローラ１０２と、１つ以上の不揮発性メモリダイ１０４から構成され得る不揮発性メモリと、を含む。本明細書で使用される際、ダイという用語は、単一の半導体基板上に形成される、不揮発性メモリセルと、それらの不揮発性メモリセルの物理的動作を管理するための関連回路との集合を指す。コントローラ１０２は、ホストシステムとインターフェース接続し、読み出し、プログラム、及び消去動作のためのコマンドシーケンスを不揮発性メモリダイ１０４に送信する。

コントローラ１０２（不揮発性メモリコントローラ（例えば、フラッシュ、抵抗変化型ランダムアクセスメモリ（resistive random-access memory、ＲｅＲＡＭ）、相変化メモリ（phase-change memory、ＰＣＭ）、又は磁気抵抗ランダムアクセスメモリ（magnetoresistive random-access memory、ＭＲＡＭ）コントローラ）であり得る）は、例えば、処理回路、マイクロプロセッサ又はプロセッサ、並びに（マイクロ）プロセッサ、論理ゲート、スイッチ、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、プログラマブル論理コントローラ、及び組み込みマイクロコントローラによって実行可能なコンピュータ可読プログラムコード（例えば、ファームウェア）を記憶するコンピュータ可読媒体の形態を採ることができる。コントローラ１０２は、以下で説明され、フロー図に示される様々な機能を実行するために、ハードウェア及び／又はファームウェアで構成することができる。また、コントローラの内部にあるものとして示されている構成要素のうちのいくつかは、コントローラの外部に記憶することもでき、他の構成要素を使用することもできる。加えて、「～と動作可能に通信する」という句は、１つ以上の構成要素と直接通信すること、又は１つ以上の構成要素を通して間接的に（有線若しくは無線で）通信することを意味することができ、これらの構成要素は、本明細書において図示又は説明される場合又はされない場合がある。

本明細書で使用される際、不揮発性メモリコントローラは、不揮発性メモリ上に記憶されたデータを管理し、コンピュータ又は電子デバイスなどのホストと通信するデバイスである。不揮発性メモリコントローラは、本明細書で説明される具体的な機能に加えて、様々な機能を有することができる。例えば、不揮発性メモリコントローラは、メモリが適切に動作していることを確実にするために不揮発性メモリをフォーマットし、不良の不揮発性メモリセルをマップアウトし、将来の故障セルの代わりとなる予備セルを割り当てることができる。スペアセルのいくつかの部分は、不揮発性メモリコントローラを動作させ、他の特徴を実装するためのファームウェアを保持するために使用することができる。動作中、ホストは、不揮発性メモリからデータを読み出すか、又は不揮発性メモリにデータを書き込む必要があるとき、不揮発性メモリコントローラと通信することができる。ホストが、データが読み出される／書き込まれる論理アドレスを提供する場合、不揮発性メモリコントローラは、ホストから受信した論理アドレスを不揮発性メモリ内の物理アドレスに変換することができる。（代替的に、ホストが物理アドレスを提供することもできる。）不揮発性メモリコントローラはまた、限定されるものではないが、ウェアレベリング（そうでなければ繰り返し書き込まれるメモリの特定のブロックを摩耗させることを回避するために書き込みを分散させる）及びガーベジコレクション（ブロックが満杯になった後、データの有効なページのみを新しいブロックに移動させ、そのため、満杯のブロックを消去して再利用することができる）などの様々なメモリ管理機能を実行することができる。

不揮発性メモリダイ１０４は、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、ＮＡＮＤフラッシュメモリセル、及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性記憶媒体を含み得る。メモリセルは、ソリッドステート（例えば、フラッシュ）メモリセルの形態を採ることができ、１回プログラム可能、数回プログラム可能、又は多数回プログラム可能であり得る。メモリセルはまた、シングルレベルセル（single-level cell、ＳＬＣ）、マルチレベルセル（multiple-level cell、ＭＬＣ）（例えば、デュアルレベルセル、トリプルレベルセル（triple-level cell、ＴＬＣ）、クワッドレベルセル（quad-level cell、ＱＬＣ）など）とすることができるか、又は現在知られているか若しくは後に開発される他のメモリセルレベル技術を使用することができる。また、メモリセルは、二次元又は三次元の方法で製造することができる。

コントローラ１０２と不揮発性メモリダイ１０４との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであり得る。一実施形態では、データ記憶デバイス１００はソリッドステートドライブであり得る。別の実施形態では、データ記憶デバイス１００は、埋め込みデータ記憶デバイスの一部であり得る。

図１Ａに例解される例では、データ記憶デバイス１００（本明細書では記憶モジュールと称されることもある）は、コントローラ１０２と不揮発性メモリダイ１０４との間に単一のチャネルを含むが、本明細書において説明される主題は、単一のメモリチャネルを有することに限定されない。例えば、いくつかのアーキテクチャ（図１Ｂ及び図１Ｃに示されるものなど）では、コントローラの能力に応じて、２つ、４つ、８つ以上のメモリチャネルがコントローラとメモリデバイスとの間に存在し得る。本明細書において説明される実施形態のうちのいずれかでは、単一のチャネルが図面に示されている場合であっても、コントローラとメモリダイとの間に２つ以上のチャネルが存在し得る。

図１Ｂは、複数の不揮発性データ記憶デバイス１００を含む記憶モジュール２００を例解する。したがって、記憶モジュール２００は、ホストと、複数のデータ記憶デバイス１００を含むデータ記憶デバイス２０４とインターフェース接続する記憶コントローラ２０２を含み得る。記憶コントローラ２０２とデータ記憶デバイス１００との間のインターフェースは、シリアルアドバンストテクノロジアタッチメント（serial advanced technology attachment、ＳＡＴＡ）、ペリフェラル構成要素インターコネクトエクスプレス（peripheral component interconnect express、ＰＣＩｅ）インターフェース、又はダブルデータレート（double-data-rate、ＤＤＲ）インターフェースなどのバスインターフェースであり得る。記憶モジュール２００は、一実施形態では、ソリッドステートドライブ（ＳＳＤ）、又はサーバＰＣ又はラップトップコンピュータ及びタブレットコンピュータなどのポータブルコンピューティングデバイスに見られるような不揮発性デュアルインラインメモリモジュール（non-volatile dual in-line memory module、ＮＶＤＩＭＭ）であり得る。

図１Ｃは、階層記憶システムを例解するブロック図である。階層記憶システム２５０は、複数の記憶コントローラ２０２を含み、その各々は、それぞれのデータ記憶デバイス２０４を制御する。ホストシステム２５２は、バスインターフェースを介して記憶システム２５０内のメモリにアクセスし得る。一実施形態では、バスインターフェースは、不揮発性メモリエクスプレス（Non-Volatile Memory Express、ＮＶＭｅ）又はファイバチャネルオーバーイーサネット（Fibre Channel over Ethernet、ＦＣｏＥ）インターフェースであり得る。一実施形態では、図１Ｃに例解されるシステムは、データセンタ又は大容量記憶が必要とされる他の場所で見られるような、複数のホストコンピュータによってアクセス可能であるラックマウント可能な大容量記憶システムであり得る。

図２Ａは、コントローラ１０２の構成要素をより詳細に例解するブロック図である。コントローラ１０２は、ホストとインターフェース接続するフロントエンドモジュール１０８と、１つ以上の不揮発性メモリダイ１０４とインターフェース接続するバックエンドモジュール１１０と、ここで詳細に説明される機能を実行する様々な他のモジュールと、を含む。モジュールは、例えば、他の構成要素とともに使用するために設計されたパッケージ化された機能ハードウェアユニット、関連する機能のうちの特定の機能を通常実行する（マイクロ）プロセッサ若しくは処理回路によって実行可能なプログラムコード（例えば、ソフトウェア若しくはファームウェア）の一部分、又はより大きいシステムとインターフェース接続する自己完結型ハードウェア若しくはソフトウェア構成要素の形態を採り得る。また、機能を実行するための「手段」は、コントローラについて本明細書に記載された構造のうちの少なくともいずれかを用いて実装することができ、純粋なハードウェア又はハードウェアとコンピュータ可読プログラムコードとの組み合わせであり得る。

コントローラ１０２のモジュールを再び参照すると、バッファマネージャ／バスコントローラは、ランダムアクセスメモリ（random access memory、ＲＡＭ）１１６内のバッファを管理し、コントローラ１０２の内部バスアービトレーションを制御する。読み出し専用メモリ（read only memory、ＲＯＭ）１１８は、システムブートコードを記憶する。図２Ａでは、コントローラ１０２とは別個に位置するとして例解されているが、他の実施形態では、ＲＡＭ１１６及びＲＯＭ１１８のうちの一方又は両方がコントローラ内に位置し得る。更に他の実施形態では、ＲＡＭ及びＲＯＭの一部は、コントローラ１０２内及びコントローラ外の両方に位置し得る。

フロントエンドモジュール１０８は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供するホストインターフェース１２０及び物理層インターフェース（physical layer interface、ＰＨＹ）１２２を含む。ホストインターフェース１２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース１２０の例は、ファイバチャネル、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）、ＰＣＩｅ、及びＮＶＭｅを含むが、これらに限定されない。ホストインターフェース１２０は、典型的には、データ、制御信号、及びタイミング信号のための転送を容易にする。

バックエンドモジュール１１０は、ホストから受信されたデータバイトを符号化し、不揮発性メモリから読み出されたデータバイトを復号及び誤り訂正する誤り訂正符号（error correction code、ＥＣＣ）エンジン１２４を含む。コマンドシーケンサ１２６は、不揮発性メモリダイ１０４に送信される、プログラム及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。ＲＡＩＤ（Redundant Array of Independent Drive、独立したドライブの冗長アレイ）モジュール１２８は、ＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１０４に書き込まれているデータのための追加のレベルの完全性保護として使用され得る。場合によっては、ＲＡＩＤモジュール１２８は、ＥＣＣエンジン１２４の一部であり得る。メモリインターフェース１３０は、不揮発性メモリダイ１０４にコマンドシーケンスを提供し、不揮発性メモリダイ１０４からステータス情報を受信する。一実施形態では、メモリインターフェース１３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（ＤＤＲ）インターフェースであり得る。フラッシュ制御層１３２は、バックエンドモジュール１１０の全体的な動作を制御する。

データ記憶デバイス１００はまた、外部電気インターフェース、外部ＲＡＭ、抵抗器、コンデンサ、又はコントローラ１０２とインターフェース接続し得る他の構成要素などの他のディスクリート構成要素１４０を含む。代替の実施形態では、物理層インターフェース１２２、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラのうちの１つ以上は、コントローラ１０２に必要ではない任意選択的な構成要素である。

図２Ｂは、不揮発性メモリダイ１０４の構成要素をより詳細に例解するブロック図である。不揮発性メモリダイ１０４は、周辺回路１４１及び不揮発性メモリアレイ１４２を含む。不揮発性メモリアレイ１４２は、データを記憶するために使用される不揮発性メモリセルを含む。不揮発性メモリセルは、二次元及び／又は三次元構成のＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性メモリセルであり得る。不揮発性メモリダイ１０４は、データをキャッシュするデータキャッシュ１５６と、アドレスデコーダ１４８，１５０とを更に含む。周辺回路１４１は、コントローラ１０２にステータス情報を提供するステートマシン１５２を含む。

再び図２Ａに戻ると、フラッシュ制御層１３２（本明細書では、フラッシュ変換層（flash translation layer、ＦＴＬ）、又はより一般的には、メモリがフラッシュではない場合があるので「メディア管理層」と称される）は、フラッシュエラーを処理し、ホストとインターフェース接続する。特に、ファームウェア内のアルゴリズムであり得るＦＴＬは、メモリ管理の内部を担当し、ホストからの書き込みをメモリ１０４への書き込みに変換する。ＦＴＬは、メモリ１０４が限られた耐久性を有し得、複数のページのみに書き込まれ得、及び／又はブロックとして消去されない限り書き込まれ得ないため、必要とされ得る。ＦＴＬは、ホストには見えない可能性があるメモリ１０４のこれらの潜在的な制限を理解する。したがって、ＦＴＬは、ホストからの書き込みをメモリ１０４への書き込みに変換することを試みる。

ＦＴＬは、論理－物理アドレス（logical-to-physical address、Ｌ２Ｐ）マップ（本明細書ではテーブル又はデータ構造と称されることもある）と、割り振られたキャッシュメモリと、を含み得る。このようにして、ＦＴＬは、ホストからの論理ブロックアドレス（「logical block address、ＬＢＡ」）をメモリ１０４内の物理アドレスに変換する。ＦＴＬは、限定はしないが、（突然の電力損失の場合にＦＴＬのデータ構造が回復され得るように）電源オフ回復、及び（メモリブロックにわたる摩耗が、故障のより大きな可能性をもたらすことになるあるブロックの過度の摩耗を防止するために均一であるように）ウェアレベリングなどの他の特徴を含むことができる。

再び図面を参照すると、図３は、一実施形態のホスト３００及びデータ記憶デバイス１００のブロック図である。ホスト３００は、コンピュータ、携帯電話、タブレット、ウェアラブルデバイス、デジタルビデオレコーダ、監視システムなどを含むが、それらに限定されない、任意の好適な形態を採ることができる。本実施形態におけるホスト３００（ここでは、コンピューティングデバイス）は、プロセッサ３３０と、メモリ３４０と、を備える。一実施形態では、ホストメモリ３４０に記憶されたコンピュータ可読プログラムコードは、本明細書で説明される動作を実行するようにホストプロセッサ３３０を構成する。したがって、ホスト３００によって実行されるアクションは、本明細書では、ホスト３００上で実行されるアプリケーション（コンピュータ可読プログラムコード）によって実行されると称されることがある。例えば、ホスト３００は、データ記憶デバイスのメモリ１０４に記憶するために、データ記憶デバイス１００にデータ（例えば、最初にホストのメモリ３４０に記憶された）を送信するように構成することができる。

図２Ａに戻って参照すると、この実施形態におけるコントローラ１０２は、本明細書ではコントローラメモリバッファ（controller memory buffer、ＣＭＢ）１０３と称される揮発性メモリ（例えば、ＤＲＡＭ）も備える。一実施形態では、ＣＭＢ１０３は、限定はしないが、不揮発性メモリ１０４に記憶された論理－物理アドレスマップの一部をキャッシュすること、サブミッション及び／又は完了キューを記憶すること、制御又は他のデータを記憶することなど、データ記憶デバイス１００によって及び／又はホスト３００によって任意の好適な目的のために使用することができる汎用読み出し／書き込みメモリである。

以下の段落は、ＮＶＭｅ仕様の下でのＣＭＢ１０３の実装形態の詳細を提供する。これらの詳細は、単に例として提供されており、本明細書で考察される詳細（ＮＶＭｅ仕様又はその他に関連する）は、明示的に記載されていない限り、特許請求の範囲に読み込まれるべきではないことを理解されたい。

一実施形態では、コントローラ１０２は、ＣＡＰ．ＣＭＢＳを「１」に設定することによって、ＣＭＢ１０３のサポートを示す。このビットが「１」に設定されると、コントローラ１０２は、ＣＭＢＬＯＣ及びＣＭＢＳＺプロパティを介してＣＭＢ１０３のプロパティを示す。ホスト３００は、ＣＭＢＭＳＣ．ＣＲＥを「１」に設定することによって、ＣＭＢ１０２を使用する意図を示す。上で言及されるように、ＣＭＢ１０３は、様々な目的のために使用され得、コントローラ１０２は、ＣＭＢＳＺプロパティ内のサポートフラグを設定することによって、ＣＭＢ１０３がどの目的のために使用され得るかを示すことができる。ＣＭＢのＰＣＩエクスプレスのアドレス範囲は、ＣＭＢ１０３への外部メモリ読み出し及び書き込み要求に使用することができる。ＣＭＢ１０３のＰＣＩエクスプレスベースアドレスは、ＣＭＢＬＯＣ．ＢＩＲで示されるＰＣＩベースアドレスレジスタ（Base Address Register、ＢＡＲ）によって定義することができ、オフセットは、ＣＭＢＬＯＣ．ＯＦＳＴによって示すことができる。ＣＭＢ１０３のサイズは、ＣＭＢＳＺ．ＳＺによって示すことができる。コントローラ１０２は、ＣＭＢのコントローラアドレス範囲を使用して、ホスト３００によって供給されたアドレスでＣＭＢ１０３を参照することができる。ＰＣＩエクスプレスのアドレス範囲とＣＭＢ１０３のコントローラアドレス範囲とは異なり得るが、両方の範囲は同じサイズを有することができ、各範囲内の等価なオフセットは１対１の対応を有することができる。

ホスト３００は、ＣＭＢＭＳＣプロパティを介してコントローラアドレス範囲を構成することができる。ホスト３００は、ＣＭＢＭＳＣ．ＣＭＳＥビットを介してＣＭＢのコントローラメモリ空間を有効化することができる。コントローラメモリ空間が有効化されると、ホスト３００がＣＭＢのコントローラアドレス範囲を参照するアドレスを供給する場合、コントローラ１０２は、このアドレスに対するメモリ読み出し又は書き込み要求をＣＭＢ１０３に向けることができる。ＣＭＢ１０３は、読み出しコマンドが発行されたときにコントローラ１０２がＣＭＢ１０３から直接アドレスを読み出すことができるように、サブミッションキューを記憶するためにホスト３００によって使用され得る。ＣＭＢ１０３内の完了キューは、ピアツーピア又は他のアプリケーションのために使用され得る。少量のデータの書き込みの場合、コントローラ１０２にデータ及び／又はメタデータをホストメモリ３４０からフェッチさせるのではなく、ホスト３００にデータ及び／又はメタデータをＣＭＢ１０３に書き込ませることが有利であり得る。

コントローラ１０２は、ＣＭＢ１０３内の物理領域ページ（Physical Region Page、ＰＲＰ）及びスキャッターギャザーリスト（Scatter Gather List、ＳＧＬ）をサポートし得る。ＣＭＢＬＯＣ．ＣＤＰＭＬＳビットが「０」にクリアされた場合、単一のコマンドに関連付けられた特定のＰＲＰリスト又はＳＧＬについて、ＰＲＰリスト又はＳＧＬに関連付けられた全てのメモリは、完全にＣＭＢ１０３内に位置するか、又は完全にＣＭＢ１０３の外部に位置することができる。コントローラ１０２は、ＣＭＢ１０３内のデータ及びメタデータをサポートし得る。ＣＭＢＬＯＣ．ＣＤＭＭＭＳビットが「０」にクリアされる場合、特定のコマンドに関連付けられた全てのデータ及びメタデータは、もしあれば、ＣＭＢ１０３内に完全に位置するか、又はＣＭＢ１０３の外部に完全に位置するかのいずれかであり得る。ＣＭＢ１０３のために割り当てられたアドレス領域は、４ＫｉＢ整列され得る。コントローラ１０２は、８ＫｉＢ境界上にＣＭＢ１０３を割り当てることができる。コントローラ１０２は、最大ペイロードサイズまでのバーストトランザクションをサポートし、バイトイネーブルをサポートし、任意のバイトアライメントをサポートすることができる。

ＣＭＢ１０３のサイズは、ＮＶＭｅ仕様からのＣＭＢＳＺ．ＳＺフィールドによって示すことができる。この構成は、データ記憶デバイス１００によるブート中に設定される。ＣＭＢ１０３のサイズは、データ記憶デバイス１００の動作中に一定であり、ＣＭＢ１０３専用の空間は、ホスト３００がそれを利用しない場合、空のままであり得る。

以下の実施形態は、データ記憶デバイス１００の動作中に、ＣＭＢ１０３のサイズを修正するために使用することができる。これらの実施形態は、ＣＭＢ実装形態の柔軟性及びＤＲＡＭの利用を改善することができ、より高速なハイエンド記憶コントローラ動作をもたらす。一実施形態では、ホスト３００は、その現在の必要性及び条件に従ってＣＭＢサイズを修正することができ、データ記憶デバイス１００は、ホスト３００がそれを必要としないとき、ＣＭＢ１０３内の余剰空間を使用することができる（及び、コントローラＲＡＭをより良好に利用するために、ホスト３００と動作を調整する）。一実施形態では、ホスト３００とデータ記憶デバイス１００との間の修正されたインターフェースを使用することができ、ホスト３００は、その動作に必要なＣＭＢサイズ（例えば、現在使用されているＣＭＢサイズよりも大きい又は小さい）を示す専用コマンドを使用することができる。図４に示す実施形態を参照すると、ホスト５０は、ホストＣＭＢ割り当てモジュール５５を有することができ、データ記憶デバイス１００内のコントローラ１０２は、ＣＭＢ４００及び記憶コントローラＣＭＢ割り当てモジュール４５５を有することができる。コントローラ１０２内のプロセッサで実行されるコンピュータ可読プログラムコードであり得る記憶コントローラＣＭＢ割り当てモジュール４５５は、ホストコマンド又は別のトリガイベントに従って（例えば、ホスト制御アドレスを動的に変更するために）ＣＭＢサイズを制御することができる。ホスト５０内のプロセッサによって実行されるコンピュータ可読プログラムコードとすることができるホストＣＭＢ割り当てモジュール５５は、ＣＭＢサイズ修正に関連するコマンドを発行及び受信することができる。

割り当てモジュール５５、４５５は、予想される負荷に従ってＣＭＢサイズを変更するために、現在のワークロードを考慮することができる。例えば、短い長さのデータを有する低強度のワークロードでは、データ記憶デバイス１００は、ユーザデータを記憶するためにＣＭＢ１０３を使用することを決定し得るが、これは、ＣＭＢが相対的に小さく、関連するオーバーヘッドが大きくないためである。高強度の長いシーケンシャルワークロードでは、ＣＭＢ転送及びフェッチは、ホスト３００が回避することができる追加の不必要なオーバーヘッドを有する可能性があり、一方、ホスト３００は、それ自体の目的のためにＣＭＢ１０３を使用することができる。

図５は、ホスト３００による動的コントローラメモリバッファ割り当てのための一実施形態の方法のフローチャート５００である。図５に示されるように、最初に、ホスト３００は、何らかの初期ＣＭＢサイズ（及び／又は目的）を設定する（動作５１０）。次いで、何らかのワークロード変化又は他のトリガ（例えば、環境変化、ワークロード局所性の変化、電力不安定性、ビット誤り率（bit error rate、ＢＥＲ）上昇など）の後、ホストＣＭＢ割り当てモジュール５５は、ＣＭＢサイズ（及び／又は目的）を変更するコマンドを発行する（動作５２０）。次いで、コントローラＣＭＢ割り当てモジュール４５５は、現在のＣＭＢ使用を分析し、ホスト３００に応じて、要求を確認又は拒否する（動作５３０）。例えば、ホスト３００が、ＣＭＢ１０３をその最大サイズを超えて拡大することを要求している場合、コントローラＣＭＢ割り当てモジュール４５５は、要求を拒否することができる（動作５４０）。しかしながら、コントローラＣＭＢ割り当てモジュール４５５が要求を許可することができる場合、コントローラＣＭＢ割り当てモジュール４５５は、要求に応じてＣＭＢサイズを修正する（動作５５０）。これは、空間を解放するために、ＤＲＡＭ内に現在存在するコントローラデータのうちのいくつかの追い出しを含み得る。コントローラＣＭＢ割り当てモジュール４５５は、コントローラの性能への影響を最小限にして、どのデータを追い出すことができるかを優先順位付けすることができる。ホスト３００によって要求された対応する空間を解放した後、コントローラＣＭＢ割り当てモジュール４５５は、ホスト３００に確認ノートを返すことができる（動作５６０）。

図６は、データ記憶デバイス１００による動的コントローラメモリバッファ割り当てのための一実施形態の方法のフローチャート６００である。この実施形態では、コントローラ１０２は、ＣＭＢサイズを修正する要求を発行し得る。要求は、非同期イベントの形態で到来し得、ＤＲＡＭを使用する必要があるコントローラによってトリガされ得る（何らかのクリティカル管理動作、ＤＲＡＭにキャッシュされたコントローラメタデータの異常に低いヒット率の識別、又はホスト３００が割り当てられた空間を長期間にわたって完全に使用していないことの識別など）。図６に示されるように、最初に、ホスト３００は、何らかの初期ＣＭＢサイズ（及び／又は目的）を設定する（動作６１０）。次に、クリティカル管理動作又は他のトリガの後、コントローラＣＭＢ割り当てモジュール４５５は、ＣＭＢサイズを変更するためにホスト３００に非同期イベントを発行する（動作６２０）。次いで、ホストＣＭＢ割り当てモジュール５５は、コントローラコマンドに応答する（動作６３０）。例えば、コントローラ１０２が、ＣＭＢ１０３をその最大サイズを超えて拡大することを要求している場合、ホストＣＭＢ割り当てモジュール５５は、要求を拒否することができる（動作６４０）。しかしながら、ホストＣＭＢ割り当てモジュール５５が要求を許可することができる場合、ホストＣＭＢ割り当てモジュール５５は、要求に応じてＣＭＢサイズを修正する（動作６５０）。次いで、コントローラＣＭＢ割り当てモジュール４５５は、修正されたＣＭＢサイズを使用するためにホスト３００に非同期イベントを発行する（動作６６０）

これらの実施形態に関連するいくつかの利点がある。例えば、高スループットのユースケースをサポートするためにＣＭＢがあるＮＶＭｅデータ記憶デバイスで使用される場合、これらの実施形態は、ＣＭＢとそれらのデータ記憶デバイスとのより良好な統合を可能にするために使用することができる。これは、それらのＣＭＢ／ＤＲＡＭの利用を改善することができ、結果として、電力消費を低減し、あるワークロードにおける性能を改善することができる。

最後に、上で言及されるように、任意の好適なタイプのメモリを使用することができる。半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（「dynamic random access memory、ＤＲＡＭ」）又はスタティックランダムアクセスメモリ（「static random access memory、ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、抵抗変化型ランダムアクセスメモリ（「ＲｅＲＡＭ」）、電気的消去可能プログラマブル読み出し専用メモリ（「electrically erasable programmable read only memory、ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットとみなすこともできる）、強誘電体ランダムアクセスメモリ（「ferroelectric random access memory、ＦＲＡＭ」）、及び磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）などの不揮発性メモリデバイス、並びに情報を記憶することが可能な他の半導体要素を含む。各タイプのメモリデバイスは、異なる構成を有し得る。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。

メモリデバイスは、任意の組み合わせで、受動要素及び／又は能動要素から形成することができる。非限定的な例として、受動半導体メモリ要素は、ＲｅＲＡＭデバイス要素を含み、ＲｅＲＡＭデバイス要素は、いくつかの実施形態では、アンチヒューズ、相変化材料などの抵抗率スイッチング記憶要素、及び任意選択的にダイオードなどのステアリング要素を含む。更に、非限定的な例として、能動半導体メモリ要素は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス要素を含み、いくつかの実施形態では、フローティングゲート、導電性ナノ粒子、又は電荷蓄積誘電体材料などの電荷蓄積領域を含む要素を含む。

複数のメモリ要素は、それらが直列に接続されるように、又は各要素が個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリデバイス（ＮＡＮＤメモリ）は、典型的には、直列に接続されたメモリ要素を含む。ＮＡＮＤメモリアレイは、アレイがメモリの複数のストリングから構成されるように構成され得、ストリングは、単一のビット線を共有し、グループとしてアクセスされる複数のメモリ要素から構成される。代替的に、メモリ要素は、各要素が個々にアクセス可能であるように構成され得る（例えば、ＮＯＲメモリアレイ）。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリ要素は他の方法で構成され得る。

基板内及び／又は基板上に位置する半導体メモリ要素は、二次元メモリ構造又は三次元メモリ構造など、二次元又は三次元に配置され得る。

二次元メモリ構造では、半導体メモリ要素は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ要素は、メモリ要素を支持する基板の主面に実質的に平行に延在する平面（例えば、ｘ－ｚ方向平面）に配置される。基板は、その上に又はその中にメモリ要素の層が形成されるウェハであり得るか、又は、メモリ要素が形成された後にメモリ要素に取り付けられるキャリア基板であり得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。

メモリ要素は、単一のメモリデバイスレベルにおいて、複数の行及び／又は列などの順序付けられたアレイで配置され得る。しかしながら、メモリ要素は、不規則又は非直交構成で配列され得る。メモリ要素は各々、ビット線及びワード線などの２つ以上の電極又はコンタクト線を有し得る。

三次元メモリアレイは、メモリ要素が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それにより、三次元（すなわち、ｘ、ｙ及びｚ方向、ここで、ｙ方向は基板の主表面に対して実質的に垂直であり、ｘ及びｚ方向は基板の主表面に対して実質的に平行である）の構造を形成する。

非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルの積層として垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、各列が各列内に複数のメモリ要素を有する複数の垂直列（例えば、基板の主面に対して実質的に垂直に、すなわち、ｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘ－ｚ平面に配置され得、複数の垂直に積層されたメモリ平面上に要素を有するメモリ要素の三次元配置をもたらす。三次元のメモリ要素の他の構成も、三次元メモリアレイを構成することができる。

非限定的な例として、三次元ＮＡＮＤメモリアレイでは、メモリ要素は、単一の水平（例えば、ｘ－ｚ）メモリデバイスレベル内でＮＡＮＤストリングを形成するために一緒に結合され得る。代替的に、メモリ要素は、複数の水平メモリデバイスレベルにわたって横断する垂直ＮＡＮＤストリングを形成するために一緒に結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベル内にメモリ要素を含み、他のストリングが複数のメモリレベルにまたがるメモリ要素を含む、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計され得る。

典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが、単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイはまた、少なくとも部分的に単一の基板内に１つ以上のメモリ層を有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下にあるメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有され得るか、又はメモリデバイスレベル間に介在層を有し得る。

この場合も、二次元アレイは、別個に形成され得、次いで、一緒にパッケージングされて、複数のメモリ層を有する非モノリシックメモリデバイスを形成し得る。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、積層前にメモリデバイスレベルから薄化又は除去され得るが、メモリデバイスレベルは最初に別個の基板上に形成されるため、結果として得られるメモリアレイは、モノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いで、一緒にパッケージングされて、積層チップメモリデバイスを形成し得る。

関連回路は、典型的には、メモリ要素の動作及びメモリ要素との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読み出しなどの機能を達成するために、メモリ要素を制御及び駆動するために使用される回路を有し得る。この関連回路は、メモリ要素と同じ基板上及び／又は別個の基板上にあり得る。例えば、メモリ読み出し－書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ要素と同じ基板上に位置し得る。

当業者は、本発明が、説明された二次元及び三次元構造に限定されず、本明細書において説明され、当業者によって理解されるように、本発明の趣旨及び範囲内の全ての関連メモリ構造を網羅することを認識するであろう。

上述の詳細な説明は、本発明の定義としてではなく、本発明が採ることができる選択された形態の例解として理解されることが意図される。特許請求される本発明の範囲を定義することが意図されるのは、全ての均等物を含む以下の特許請求の範囲のみである。最後に、本明細書において説明される実施形態のうちのいずれかの任意の態様は、単独で、又は互いに組み合わせて使用することができることに留意されたい。

Claims (18)

1. データ記憶デバイスであって、
   不揮発性メモリと、
   揮発性メモリと、
   プロセッサを備えるコントローラと、を備え、前記プロセッサは、前記不揮発性メモリ及び前記揮発性メモリと通信するように構成されており、かつ、
   前記揮発性メモリの一部分から作成されたコントローラメモリバッファのサイズを構成し、前記コントローラメモリバッファはホストによって使用するために構成され、
   前記揮発性メモリの別の部分にコントローラデータを格納し、
   前記データ記憶デバイスの動作中に、前記コントローラメモリバッファの前記サイズを拡大する要求を前記ホストから受信し、
   前記要求を許可するかどうかを判定し、
   前記要求を許可するとの判定に応じて、前記コントローラデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大する、ように更に構成されおり、
   前記プロセッサは、前記要求を許可するかどうかを判定する際にワークロードを考慮するように更に構成されている、データ記憶デバイス。
2. データ記憶デバイスであって、
   不揮発性メモリと、
   揮発性メモリと、
   プロセッサを備えるコントローラと、を備え、前記プロセッサは、前記不揮発性メモリ及び前記揮発性メモリと通信するように構成されており、かつ、
   前記揮発性メモリの一部分から作成されたコントローラメモリバッファのサイズを構成し、前記コントローラメモリバッファはホストによって使用するために構成され、
   前記揮発性メモリの別の部分にコントローラデータを格納し、
   前記データ記憶デバイスの動作中に、前記コントローラメモリバッファの前記サイズを拡大する要求を前記ホストから受信し、
   前記要求を許可するかどうかを判定し、
   前記要求を許可するとの判定に応じて、前記コントローラデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大する、ように更に構成されおり、
   前記プロセッサは、前記コントローラメモリバッファのサイズをその最大サイズを超えて拡大しようとする前記要求に応じて、前記要求を拒否するように更に構成されている、データ記憶デバイス。
3. データ記憶デバイスであって、
   不揮発性メモリと、
   揮発性メモリと、
   プロセッサを備えるコントローラと、を備え、前記プロセッサは、前記不揮発性メモリ及び前記揮発性メモリと通信するように構成されており、かつ、
   前記揮発性メモリの一部分から作成されたコントローラメモリバッファのサイズを構成し、前記コントローラメモリバッファはホストによって使用するために構成され、
   前記揮発性メモリの別の部分にコントローラデータを格納し、
   前記データ記憶デバイスの動作中に、前記コントローラメモリバッファの前記サイズを拡大する要求を前記ホストから受信し、
   前記要求を許可するかどうかを判定し、
   前記要求を許可するとの判定に応じて、前記コントローラデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大する、ように更に構成されおり、
   前記プロセッサは、追い出しのために前記コントローラメモリバッファ内のデータに優先順位付けするように更に構成されている、データ記憶デバイス。
4. 前記プロセッサは、前記ホストによって使用されていない前記コントローラメモリバッファ内の余剰空間を使用するように更に構成されている、請求項１～３のいずれか一項に記載のデータ記憶デバイス。
5. 前記要求は、専用コマンドを含む、請求項１～３のいずれか一項に記載のデータ記憶デバイス。
6. 前記コントローラ及びホストは各々、それぞれのコントローラメモリバッファ割り当てモジュールを備える、請求項１～３のいずれか一項に記載のデータ記憶デバイス。
7. 前記プロセッサは、前記要求を許可した後に、前記ホストに確認を送信するように更に構成されている、請求項１～３のいずれか一項に記載のデータ記憶デバイス。
8. 前記不揮発性メモリは、三次元メモリを含む、請求項１～３のいずれか一項に記載のデータ記憶デバイス。
9. 方法であって、
   揮発性メモリ及び前記揮発性メモリの一部分から作成されるコントローラメモリバッファを備えるデータ記憶デバイスと通信するホストにおいて、
   ホストデータを前記揮発性メモリの別の部分に格納することと、
   前記コントローラメモリバッファのサイズを拡大する要求を前記データ記憶デバイスから受信することと、
   前記要求を許可するかどうかを判定することと、
   前記要求を許可するとの判定に応じて、前記ホストデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大することと、を実行することを含み、
   前記要求を許可するかどうかを判定する際に、ワークロードが考慮される、方法。
10. 方法であって、
    揮発性メモリ及び前記揮発性メモリの一部分から作成されるコントローラメモリバッファを備えるデータ記憶デバイスと通信するホストにおいて、
    ホストデータを前記揮発性メモリの別の部分に格納することと、
    前記コントローラメモリバッファのサイズを拡大する要求を前記データ記憶デバイスから受信することと、
    前記要求を許可するかどうかを判定することと、
    前記要求を許可するとの判定に応じて、前記ホストデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大することと、を実行することを含み、
    前記コントローラメモリバッファのサイズをその最大サイズを超えて拡大しようとする前記要求に応じて、前記要求を拒否することを決定することを更に含む、方法。
11. 方法であって、
    揮発性メモリ及び前記揮発性メモリの一部分から作成されるコントローラメモリバッファを備えるデータ記憶デバイスと通信するホストにおいて、
    ホストデータを前記揮発性メモリの別の部分に格納することと、
    前記コントローラメモリバッファのサイズを拡大する要求を前記データ記憶デバイスから受信することと、
    前記要求を許可するかどうかを判定することと、
    前記要求を許可するとの判定に応じて、前記ホストデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大することと、を実行することを含み、
    追い出しのためのデータの優先順位付けを引き起こすことを更に含む、方法。
12. 前記データ記憶デバイスは、前記ホストによって使用されていない前記コントローラメモリバッファ内の余剰空間を使用するように構成されている、請求項９～１１のいずれか一項に記載の方法。
13. 前記要求は、専用コマンドを含む、請求項９～１１のいずれか一項に記載の方法。
14. 前記データ記憶デバイス及び前記ホストは各々、それぞれのコントローラメモリバッファ割り当てモジュールを備える、請求項９～１１のいずれか一項に記載の方法。
15. 前記要求を許可した後に、前記データ記憶デバイスに確認を送信することを更に含む、請求項９～１１のいずれか一項に記載の方法。
16. データ記憶デバイスであって、
    不揮発性メモリと、
    揮発性メモリと、
    手段であって、
    前記揮発性メモリの一部分から作成されたコントローラメモリバッファのサイズを構成し、前記コントローラメモリバッファはホストによって使用するために構成され、
    前記揮発性メモリの別の部分にコントローラデータを格納し、
    前記データ記憶デバイスの動作中に、前記コントローラメモリバッファの前記サイズを拡大する要求を前記ホストから受信し、
    前記要求を許可するかどうかを判定し、
    前記要求を許可するとの判定に応じて、前記コントローラデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大する
    ための手段と、を備え、
    前記手段は、前記要求を許可するかどうかを判定する際にワークロードを考慮するように更に構成されている、データ記憶デバイス。
17. データ記憶デバイスであって、
    不揮発性メモリと、
    揮発性メモリと、
    手段であって、
    前記揮発性メモリの一部分から作成されたコントローラメモリバッファのサイズを構成し、前記コントローラメモリバッファはホストによって使用するために構成され、
    前記揮発性メモリの別の部分にコントローラデータを格納し、
    前記データ記憶デバイスの動作中に、前記コントローラメモリバッファの前記サイズを拡大する要求を前記ホストから受信し、
    前記要求を許可するかどうかを判定し、
    前記要求を許可するとの判定に応じて、前記コントローラデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大する
    ための手段と、を備え、
    前記手段は、前記コントローラメモリバッファのサイズをその最大サイズを超えて拡大しようとする前記要求に応じて、前記要求を拒否するように更に構成されている、データ記憶デバイス。
18. データ記憶デバイスであって、
    不揮発性メモリと、
    揮発性メモリと、
    手段であって、
    前記揮発性メモリの一部分から作成されたコントローラメモリバッファのサイズを構成し、前記コントローラメモリバッファはホストによって使用するために構成され、
    前記揮発性メモリの別の部分にコントローラデータを格納し、
    前記データ記憶デバイスの動作中に、前記コントローラメモリバッファの前記サイズを拡大する要求を前記ホストから受信し、
    前記要求を許可するかどうかを判定し、
    前記要求を許可するとの判定に応じて、前記コントローラデータの少なくとも一部を前記揮発性メモリの前記別の部分から前記揮発性メモリの自由空間に追い出すことによって、前記コントローラメモリバッファの前記サイズを拡大する
    ための手段と、を備え、
    前記手段は、追い出しのために前記コントローラメモリバッファ内のデータに優先順位付けするように更に構成されている、データ記憶デバイス。