KR101206820B1 - 멀티 레벨 셀 메모리를 위한 양자화기 및 이를 포함하는 메모리 장치 - Google Patents

멀티 레벨 셀 메모리를 위한 양자화기 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 발명의 메모리 장치의 양자화기는 데이터를 저장하는 n-비트 멀티레벨 셀 메모리의 제1비트 내지 제n비트의 값을 판별하는 제1양자화기 내지 제n양자화기를 포함하며, 제1 내지 k양자화기에 의해 판별된 제1 내지 k비트의 값을 이용하여 제k+1양자화기가 제k+1비트의 값을 판별하며, 상기 n은 2이상의 정수이며 상기 k는 1이상 n-1이하의 정수이다.

Description

멀티 레벨 셀 메모리를 위한 양자화기 및 이를 포함하는 메모리 장치 {Quantizer for Multi-Level Cell Memory and Memory Device including the same}
본 발명은 멀티 레벨 셀 메모리에서 데이터를 읽기 위해 필요한 양자화기 및 이를 포함하는 메모리 장치에 관한 것이다.
싱글 레벨 셀 메모리는 1비트의 데이터를 저장하는 메모리이다. 일반적으로 메모리 셀은 전압을 저장할 수 있는 소자로 구성되어 있다. 싱글 레벨 셀 메모리에 논리 "1"의 데이터가 저장된 경우에는 싱글 레벨 셀 메모리는 제1값의 문턱 전압을 가질 수 있고, 논리 "0"의 데이터가 저장된 경우에는 싱글 레벨 셀 메모리는 제2값의 문턱 전압을 가질 수 있다.
멀티 레벨 셀 플래시 메모리(Multi-Level Cell Flash Memory)는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 비휘발성 메모리이다. 멀티 레벨 셀의 경우는 메모리 셀이 저장할 수 있는 전압 상태가 2개보다 클 수 있다. 2-비트 멀티 레벨 플래시 메모리 셀은 4가지 전압 상태를 저장할 수 있다. 메모리를 쓰고 읽는 과정에서 노이즈가 첨가될 수 있으므로 전압 분포도는 도1a에 도시된 바와 같이 가우시안 분포를 나타낸다. 이때, 도1b에 도시된 바와 같이 적절한 기준 전압을 설정하고 양자화기로 구분함으로써 메모리에 저장된 비트를 판별할 수 있다.
보다 구체적으로, 2-비트 멀티 레벨 셀 플래시 메모리의 4가지 전압 상태 각각에 특정 비트를 대입하는 과정을 매핑(mapping)이라고 한다. 상기 4가지 상태에 대한 각각의 전압 값은 문턱 전압이라고 지칭한다. 이는 도2a에 예시된다. 예를 들어, 각 상태의 전압에 '00', '01', '11', '10'의 심볼을 매핑할 수 있다. 이러한 매핑 방식은 변경될 수 있다. 이 때, 일반적으로 매핑된 첫 번째 비트를 LSB(Least significant Bit)라고 하고 두 번째 비트를 MSB(Most Significant Bit)라고 한다. 메모리 셀은 LSB와 MSB를 하나씩 갖는다. 메모리 셀에서 LSB가 저장되는 부분을 LSB 레이어(LSB layer)라고 하고, MSB가 저장되는 부분을 MSB 레이어라고 한다.
메모리 셀에 데이터를 쓰는 과정은, 메모리 셀에 특정 상태 전압을 인가함으로써 수행된다. 예를 들어, 메모리 셀에 '01' 심볼을 저장하기 위해서는 도2a에 예시된 바와 같이 '01'심볼에 대응하는 상태2의 문턱 전압을 인가한다.
메모리 셀로부터 데이터를 읽는 과정은, 메모리 셀에 저장된 전압을 양자화기로 검출하는 것을 지칭한다. 예를 들어, 메모리 셀의 LSB를 판별하기 위해서는 도2b에 도시된 것과 같은 점선으로 표시된 기준 전압을 갖는 양자화기로 메모리 셀의 전압을 검출한다. 메모리 셀의 MSB를 판별하기 위해서는 도2c에 도시된 같이 점선으로 표시된 두 개의 기준 전압을 갖는 양자화기로 메모리 셀의 전압을 검출한다.
이러한 원리는 3비트 이상의 데이터를 저장할 수 있는 메모리 셀에도 적용될 수 있다. 예컨대, 3비트를 저장하기 위한 메모리 셀은 8개의 전압 상태를 저장할 수 있고 4비트의 데이터를 저장하기 위한 메모리 셀은 16개의 전압 상태를 저장할 수 있다.
한편, 8192개의 메모리 셀이 하나의 페이지를 형성한다. 즉, 하나의 메모리 페이지는 8192 비트 또는 1킬로바이트의 데이터를 저장할 수 있다. 메모리를 쓰기 읽기는 페이지 단위로 수행된다. 이 때, LSB와 MSB는 서로 다른 페이지를 형성한다. 예를 들어, 1페이지 데이터는 8192개 메모리 셀의 LSB들로 구성되고 2페이지 데이터는 8192개 메모리 셀의 MSB들로 구성된다.
4-PAM(Pulse Amplitude Modulation)의 경우 일반적으로 도3a에 도시된 바와 같은 그레이 매핑(Gray Mapping)이 사용된다. 이 경우 심볼 간의 거리, 즉 인접한 문턱 전압 사이의 거리가 Δ라고 가정할 때, 노이즈가 (1/2)Δ보다 커지면 심볼의 에러가 발생하게 된다.
한편, 셋파티셔닝(Set Partitioning)에 의한 매핑은 도3b에 예시된다. 셋파티셔닝에 의한 매핑은 첫 번째 비트를 구분하여 그룹을 형성하여 매핑이 이루어진다.
멀티 레벨 셀 플래시 메모리는 각 상태 전압을 판별하기 위한 문턱 전압이 낮아 쓰고 읽는 과정에서 오류가 발생할 확률이 높다. 따라서, 이러한 오류를 줄이기 위해 메모리 셀을 쓰고 읽는 과정에서 오류 정정 부호(Error Correction Code)를 적용한다.
셋파티셔닝을 이용한 매핑시에 이를 판별할 수 있는 적합한 양자화기를 제공할 필요가 있으며, 이러한 경우에 각 비트에서 오류가 발생할 확률을 줄일 수 있는 최적의 오류 정정 부호를 제공할 필요가 있다.
본 발명은 종래기술의 문제점을 해결하기 위해 안출된 것으로써, 셋파티셔닝에 의한 매핑을 이용하는 멀티 레벨 셀 메모리에 저장된 데이터를 판별할 수 있는 적합한 양자화기를 제공하는데 그 목적이 있다. 또한, 본 발명은 셋파티셔닝에 의한 매핑을 이용하는 경우 각 비트에서 오류가 발생할 확률을 줄일 수 있는 최적의 오류 정정 부호를 제공하는데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 메모리 장치의 양자화기는 데이터를 저장하는 n-비트 멀티레벨 셀 메모리의 제1비트 내지 제n비트의 값을 판별하는 제1양자화기 내지 제n양자화기를 포함하며, 제1 내지 k양자화기에 의해 판별된 제1 내지 k비트의 값을 이용하여 제k+1양자화기가 제k+1비트의 값을 판별하며, 상기 n은 2이상의 정수이며 상기 k는 1이상 n-1이하의 정수이다.
본 발명의 메모리 장치는 제1데이터 내지 제n데이터를 각각 제1오류 정정 부호 내지 제n오류 정정 부호로 인코딩하는 제1인코더 내지 제n인코더; 상기 인코딩된 제1데이터 내지 제n데이터를 제1비트 내지 제n비트로 저장하는 n-비트 멀티레벨 셀 메모리; 및 상기 제1비트 내지 제n비트의 값을 판별하는 제1양자화기 내지 제n양자화기를 포함하며, 제1 내지 k양자화기에 의해 판별된 제1 내지 k비트의 값을 이용하여 제k+1양자화기가 제k+1비트의 값을 판별하며, 상기 n은 2이상의 정수이며 상기 k는 1이상 n-1이하의 정수이다.
본 발명에 따르면 셋파티셔닝에 의해 매핑된 멀티 레벨 셀 메모리로부터 각 비트에 저장된 데이터를 판별할 수 있는 최적의 양자화기를 제공할 수 있다. 또한, 본 발명에 따르면 셋파티셔닝에 의해 매핑된 멀티 레벨 셀 메모리의 각 비트에 저장되는 데이터를 최적의 오류 정정 부호를 적용하여 인코딩함으로써 데이터의 오류 발생 확률을 낮출 수 있다.
도1a는 2-비트 멀티 레벨 셀 메모리의 4가지 전압 상태의 전압 분포를 나타낸다.
도1b는 도1a에 도시된 4가지 전압 상태를 구분할 수 있는 기준 전압이 설정된 양자화기의 동작을 나타낸다.
도2a는 2-비트 멀티 레벨 셀 메모리의 4가지 전압 상태에 따른 매핑을 예시한다.
도2b 및 도2c는 도2a에 도시된 바와 같이 매핑된 2-비트 멀티 레벨 셀 메모리로부터 LSB 및 MSB를 구분할 수 있는 기준전압이 설정된 양자화기의 동작을 각각 나타낸다.
도3a는 그레이 매핑(Gray Mapping)을 예시한다.
도3b는 셋파티셔닝에 의한 매핑을 예시한다.
도3c는 셋파티셔닝에 의한 매핑시 제2비트의 판별 과정을 예시한다.
도4는 본 발명의 실시예에 따른 메모리 장치를 나타낸다.
도5는 본 발명의 실시예에 따른 셋파티셔닝에 의한 매핑을 나타낸다.
도6은 본 발명의 실시예에 따른 양자화기의 동작을 나타낸다.
도7a 내지 도7c는 본 발명의 실시예에 따른 제1양자화기 내지 제2양자화기의 동작을 나타낸다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 표시됨을 유의해야 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명의 실시예에 따른 메모리 장치는 셋파티셔닝에 따라 매핑이 이루어진다. 이러한 매핑은, n 비트 멀티 레벨 셀의 경우, 제1비트의 값을 구분하여 그룹을 형성하며, 상기 제1비트 구분에 따른 동일 그룹 내의 심볼들 사이에서 제2비트의 값을 구분하여 서브 그룹을 형성한다. 이러한 서브 그룹의 형성은 제n-1비트까지 이루어진다. 여기서 n은 2이상의 정수이다.
예컨대, 2-비트 멀티 레벨 셀의 경우, 제1 비트 값을 구분하여 그룹을 형성하여 셋파티셔닝에 의해 매핑이 이루어지는 것이 도3b에 도시된다. 도3b에는 제1비트의 값이 1인 그룹A와 제1비트의 값이 0인 그룹B를 나타낸다.
셋파티셔닝에 의한 매핑이 이루어진 메모리 셀로부터 데이터를 읽는 경우, 제1비트는 일반적인 판별법을 사용하여 구분되지만, 제2비트를 판별할 때는 상기 제1비트의 판별 결과를 이용할 수 있다. 즉, 제k+1비트를 판별할 때는 제1 내지 k비트의 판별 결과를 이용할 수 있다. 여기서 k는 1이상 n-1이하의 정수이다. 이러한 판별법을 이용할 경우 제2비트에서 오류가 발생할 확률은 제1비트에서 오류가 발생할 확률보다 작고, 제3비트에서 오류가 발생할 확률은 제2비트에서 오류가 발생할 확률보다 작다. 즉, 제k+1비트에서 오류가 발생할 확률은 제k비트에서 오류가 발생할 확률보다 작다.
예컨대, 도3b에 도시된 바와 같이 2-비트 멀티 레벨 셀에서 데이터를 읽는 경우, 제1비트가 1로 판별되는 경우, 제1비트가 0인 그룹B의 심볼들은 선택에서 제외된다. 따라서, 제2비트는 도3c에 도시된 바와 같이 그룹 A의 두 개의 심볼 중에서 하나를 선택함으로써 얻을 수 있다. 이때, 상기 두 개의 심볼들 사이의 거리, 즉 상기 두 개의 심볼의 문턱 전압들 사이의 거리는 2Δ로서 기존의 거리Δ의 두 배가 된다. 따라서, 셋파티셔닝에 의한 매핑을 이용하는 경우 제1비트의 판별 결과를 제2비트의 판별시에 이용하면 제2비트에서 오류가 발생할 확률은 제1비트에서 오류가 발생할 확률보다 낮다.
따라서, 본 발명은 멀티 레벨 셀에서 셋파티셔닝에 의한 매핑이 이루어진 경우 이전 비트(제1 내지 k비트)의 판별 결과를 후속 비트(제k+1비트)의 판별시에 이용하는 양자화기를 제공하고자 하며, 이때 후속 비트에서 오류가 발생할 확률이 이전 비트에서 오류가 발생할 확률보다 작으므로 이에 따른 최적의 오류 정정 부호를 제공하고자 한다.
이하에서, 본 발명의 실시예는 하나의 메모리 셀에 2개의 비트가 저장 가능한 2-비트 멀티 레벨 셀 메모리에 관하여 설명된다. 하지만, 본 발명은 3비트 이상 저장이 가능한 n-비트 멀티 레벨 셀 메모리에도 적용될 수 있다.
또한, 본 발명의 실시예는 2개의 페이지로 이루어진 데이터를 이용하여 설명된다. 1페이지에 저장되는 데이터는 M1으로 지칭되고 2페이지에 저장되는 데이터는 M2로 지칭된다. M1은 메모리 셀의 LSB 레이어에 저장되고 M2는 메모리 셀의 MSB 레이어에 저장된다.
도4는 본 발명의 일 실시예에 따른 양자화기를 포함하는 메모리 장치를 나타낸다. 도4에 도시된 바와 같이, M1을 메모리 셀 어레이(200)의 제1페이지(200a)에 쓰기 전에, t1개의 오류 정정 능력을 갖는 오류 정정 부호를 적용하여 제1인코더(100a)에서 인코딩이 수행된다. 또한, M2를 메모리 셀 어레이(200)의 제2페이지(200b)에 쓰기 전에, t2개의 오류 정정 능력을 갖는 오류 정정 부호를 적용하여 제2인코더(100b)에서 인코딩이 수행된다. 상기 오류 정정 부호로는 BCH 부호가 사용될 수 있으며, 이외의 다른 종류의 오류 정정 부호가 사용될 수 있다.
상기 제1인코더(100a)를 통과한 상기 M1에는 패리티 비트 P1이 첨가되고 상기 제2인코더(100b)를 통과한 상기 M2에는 패리티 비트P2가 첨가된다.
상기 M1과 P1이 상기 메모리 셀 어레이(200)의 제1페이지(200a)에 쓰이고, 상기 M2와 P2가 상기 제2페이지(200b)에 쓰인다. 상기 제1페이지(200a)에 저장된 데이터를 제1양자화기(300a)로 판별하며 그 결과는 Y1으로 표시된다. 상기 Y1은 제1디코더(400a)를 통과하여 M1이 복원된다. 이때, 복원된 데이터는 M1'로 표시된다. 메모리 셀에 데이터를 쓰고 읽는 과정에서 노이즈가 발생하여 Y1에는 오류가 발생할 수 있으며 이 오류의 개수가 t1개 이하라면 디코딩 과정에서 이러한 오류는 모두 정정되어 원래 데이터 M1이 복원될 수 있다.
상기 제2페이지(200b)에 저장된 데이터를 제2양자화기(300b)로 판별하는 경우 상기 복원된 데이터 M1'가 이용되며 그 결과는 Y2로 표시된다. 상기 Y2는 제2디코더(400b)를 통과하여 M2가 복원된다. 이때, 복원된 데이터는 M2'로 표시된다. 이 경우에도 노이즈로 인하여 Y2에는 오류가 발생할 수 있으며 이 오류의 개수가 t2개 이하라면 디코딩 과정에서 이러한 오류는 모두 정정되어 원래 데이터 M2가 복원될 수 있다.
이하에서는 본 발명의 실시예에 따른 양자화기에 대해서 상세히 설명한다.
제1양자화기(300a)는 메모리 셀 어레이(200) 내의 제1페이지(200a)에 저장된 데이터를 판별한다. 제2양자화기(300b)는 메모리 셀 어레이(200) 내의 제2페이지(200b)에 저장된 데이터를 판별한다.
이때, 본 발명의 실시예에 따라 상기 제1페이지 및 제2페이지(200a, 200b)에 저장된 데이터는 셋파티셔닝에 의해 매핑된 데이터이다. 예컨대, 도5에 도시된 바와 같이, 제1문턱전압을 갖는 상태1에는 '00' 비트를, 제2문턱전압을 갖는 상태2에는 '10' 비트를, 제3문턱전압을 갖는 상태3에는 '01' 비트를, 그리고 제4문턱전압을 갖는 상태4에는 '11' 비트를 매핑한다.
이러한 셋파티셔닝에 의해 매핑된 데이터를 판별하는 양자화기가 도6에 도시된다. 보다 구체적으로 도7a는 제1페이지에 저장된 제1비트를 판별하는 제1양자화기(300a)의 동작을 도시한다. 즉, 제1양자화기(300a)는 4개의 문턱전압을 구별하는 점선으로 표시된 세 개의 기준전압으로 제1비트(LSB)를 판별한다. n-비트 멀티 레벨 셀을 사용하는 경우 상기 제1양자화기의 기준전압의 개수는 2n-1개일 수 있다.
각각의 기준전압은 인접한 문턱전압 사이의 중간값으로 설정될 수 있다. 예컨대, 제1기준전압은 제1문턱전압과 제2문턱전압의 중간값으로 설정될 수 있다. 제2기준전압은 제2문턱전압과 제3문턱전압 사이의 중간값으로, 그리고 제3기준전압은 제3문턱전압과 제4문턱전압 사이의 중간값으로 설정될 수 있다. 이때, 메모리 셀에서 검출된 전압이 제1기준전압보다 작으면 제1비트는 0으로 판별되고 상기 제1기준전압보다 크고 제2기준전압보다 작으면 제1비트는 1로 판별된다. 또한, 메모리 셀에서 검출된 전압이 제2기준전압보다 크고 제3기준전압보다 작으면 제1비트는 0으로, 그리고 제3기준전압보다 크면 제1비트는 1로 판별된다.
이때, 제1비트를 판별하여 획득한 데이터를 Y1이라고 지칭한다. Y1을 제1디코더에 통과시켜 M1을 복원한다. 이때, 복원된 데이터는 M1'로 표시한다.
제2페이지에 저장된 제2비트(MSB)를 판별하는 제2양자화기(300b)의 동작이 도7b 및 도7c에 도시된다. 상기 제2양자화기(300b)는 상기 제1양자화기(300a)에 의한 제1비트의 판별결과(M1')를 이용하여 제2비트를 판별한다.
즉, 제1양자화기(300a)에 의해 제1비트(LSB)의 값이 0으로 판별된 경우 메모리 셀에 저장된 전압은 '상태1' 또는 '상태3'이다. 상기 '상태1' 및 '상태3'은 제1비트의 값에 따른 구분에 의해 동일 그룹에 포함된다. 이때, 제2비트(MSB)를 판별하는 제2양자화기(300b)는 도7b에 도시된 바와 같이 상기 동일 그룹 내의 인접한 '제1문턱전압'과 '제3문턱전압' 사이에 점선으로 도시된 기준전압을 설정하여 제2비트를 판별한다.
또한, 제1양자화기(300a)에 의해 제1비트의 값이 1로 판별된 경우 메모리 셀에 저장된 전압은 '상태2' 또는 '상태4'이다. 상기 '상태2' 및 '상태4'는 제1비트의 값에 따른 구분에 의해 또 다른 동일 그룹에 포함된다. 이때, 제2비트를 판별하는 제2양자화기(300b)는 도7c에 도시된 바와 같이 상기 또 다른 동일 그룹 내의 인접한 '제2문턱전압'과 '제4문턱전압' 사이에 점선으로 도시된 기준전압을 설정하여 제2비트를 판별한다.
n-비트 멀티 레벨 셀을 사용하는 경우 제k+1양자화기의 기준전압의 개수는 2n-k-1개일 수 있다. 또한 상기 제k+1양자화기의 기준 전압은 제1 내지 k양자화기에 의해 판별된 제1 내지 k비트의 값에 따라 변동한다. 또한, 상기 제k+1양자화기는, 상기 제1 내지 k양자화기에 의해 판별된 상기 제1 내지 k비트의 값과 동일한 제1 내지 k비트를 포함하는 그룹 내의 심볼들 사이에서 상기 제k+1비트를 판별하며, 상기 그룹 내의 인접한 심볼들의 문턱전압의 차이 값은 상기 제k비트가 판별되는 인접한 심볼들의 문턱전압의 차이 값보다 크다. 또한, 상기 제k+1양자화기의 기준전압은 상기 그룹 내의 인접한 심볼들의 문턱전압 사이의 중간 값으로 설정된다.
예컨대, 제2양자화기(300b)의 기준전압은 제1양자화기(300a)에 의해 판별된 제1비트의 값이 0인 경우와 1인 경우에 서로 다르게 설정된다. 또한, 제2양자화기(300b)에 의해 구별되는 인접한 제1문턱전압과 제3문턱전압 사이의 거리 또는 제2문턱전압과 제4문턱전압 사이의 거리는 제1양자화기(300a)에 의해 구별되는 인접한 문턱전압 사이의 거리의 두 배가 된다. 따라서, 본 발명의 실시예에 따른 양자화기를 사용하는 경우 제2비트에서 오류가 발생할 확률은 제1비트에서 오류가 발생할 확률에 비해 낮다. 또한, 제2비트를 구별하기 위해 설정하는 기준전압들은 제1양자화기(300a)가 제1비트를 구별하기 위해 설정하는 기준전압들과는 다른 값으로 설정된다.
이상에서 알 수 있는 바와 같이, n-비트 멀티 레벨 셀에서 셋파티셔닝에 의한 매핑이 이루어진 경우 이전 비트(제1 내지 k비트)의 판별 결과를 후속 비트(제k+1비트)의 판별시에 이용하는 양자화기를 이용하는 경우, 후속 비트에서 오류가 발생할 확률이 이전 비트에서 오류가 발생할 확률보다 작다. 여기서, 상기 n은 2이상의 정수이고 상기 k는 1이상 n-1이하의 정수이다.
데이터에 오류가 발생할 확률은 각 비트에서 오류가 발생할 확률을 합함으로써 구할 수 있다. 각각의 비트에서 오류가 발생할 확률을 줄이기 위해 오류 정정 부호를 적용할 수 있으나, 많은 개수의 오류를 정정할 수 있는 오류 정정 부호를 적용하면 패리티 비트의 개수가 늘어나는 문제점이 발생한다. 패리티 비트의 개수가 늘어나면 메모리의 데이터 저장 용량이 떨어지므로 허용할 수 있는 최대 패리티 비트의 개수는 한정되어 있다. 오류 정정 부호의 오류 정정 개수와 패리티 비트의 개수는 비례 관계에 있으므로, 최대 오류 정정 개수 또한 한정된다.
메모리 셀에 셋파티셔닝에 의한 매핑이 이루어진 경우 본 발명의 실시예에 따른 양자화기를 사용하면 후속 비트(MSB)에서 오류가 발생할 확률이 이전 비트(LSB)에서 오류가 발생할 확률 보다 낮다. 따라서, 후속 비트(MSB)에는 작은 개수(t2)의 오류를 정정할 수 있는 오류 정정 부호를 적용하고 이전 비트(LSB)에는 보다 많은 개수(t1)의 오류를 정정할 수 있는 오류 정정 부호를 적용할 수 있다.
예컨대, 도4에 도시된 제1인코더(100a)에 적용하는 오류 정정 부호의 오류 정정 개수(t1)는 제2인코더(100b)에 적용하는 오류 정정 부호의 오류 정정 개수(t2)보다 크다. 이와 같이, 각 비트에 적용하는 오류 정정 부호를 최적화하면 데이터의 오류 발생 확률이 줄어들 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100a: 제1인코더
100b: 제2인코더
200: 메모리 셀 어레이
200a: 제1페이지
200b: 제2페이지
300a: 제1양자화기
300b: 제2양자화기
400a: 제1디코더
400b: 제2디코더

Claims (18)

  1. 데이터를 저장하는 n-비트 멀티레벨 셀 메모리의 제1비트 내지 제n비트의 값을 판별하는 제1양자화기 내지 제n양자화기를 포함하며,
    제1 내지 k양자화기에 의해 판별된 제1 내지 k비트의 값을 이용하여 제k+1양자화기가 제k+1비트의 값을 판별하며, 상기 n은 2이상의 정수이며 상기 k는 1이상 n-1이하의 정수인,
    메모리 장치의 양자화기.
  2. 제1항에 있어서,
    상기 데이터는 셋파티셔닝에 의한 매핑에 의해 상기 메모리에 저장되는 것을 특징으로 하는 메모리 장치의 양자화기.
  3. 제1항 또는 제2항에 있어서,
    상기 제1양자화기는 2n-1개의 기준 전압으로 상기 제1비트를 판별하는 것을 특징으로 하는 메모리 장치의 양자화기.
  4. 제1항 또는 제2항에 있어서,
    상기 제k+1양자화기는 2n-k-1개의 기준 전압으로 상기 제k+1비트를 판별하며, 상기 제k+1양자화기의 기준 전압은 상기 제1 내지 k양자화기에 의해 판별된 상기 제1 내지 k비트의 값에 따라 변동하는 것을 특징으로 하는 메모리 장치의 양자화기.
  5. 제1항 또는 제2항에 있어서,
    상기 제k+1양자화기는, 상기 제1 내지 k양자화기에 의해 판별된 상기 제1 내지 k비트의 값과 동일한 제1 내지 k비트를 포함하는 그룹 내의 심볼들 사이에서 상기 제k+1비트를 판별하며,
    상기 그룹 내의 인접한 심볼들의 문턱전압의 차이 값은 상기 제k비트가 판별되는 인접한 심볼들의 문턱전압의 차이 값보다 큰 것을 특징으로 하는 메모리 장치의 양자화기.
  6. 제5항에 있어서,
    상기 제k+1양자화기의 기준전압은 상기 그룹 내의 인접한 심볼들의 문턱전압 사이의 중간 값으로 설정되는 것을 특징으로 하는 메모리 장치의 양자화기.
  7. 제1항 또는 제2항에 있어서,
    상기 데이터는 상기 제1비트 내지 상기 제n비트로 저장되는 제1데이터 내지 제n데이터를 포함하며,
    상기 제1데이터 내지 상기 제n데이터는 각각 제1오류 정정 부호 내지 제n오류 정정 부호로 인코딩된 후 상기 n-비트 멀티레벨 셀 메모리에 저장되며,
    제k오류 정정 부호의 오류 정정 개수는 제k+1오류 정정 부호의 오류 정정 개수보다 큰 것을 특징으로 하는 메모리 장치의 양자화기.
  8. 제7항에 있어서,
    상기 제1양자화기 내지 상기 제n양자화기에 의해 판별된 상기 제1비트 내지 상기 제n비트의 값은 상기 제1오류 정정 부호 내지 상기 제n오류 정정 부호를 이용하여 디코딩되며,
    상기 디코딩된 후의 상기 제1 내지 k비트의 값을 이용하여 상기 제k+1양자화기가 상기 제k+1비트의 값을 판별하는 것을 특징으로 하는 메모리 장치의 양자화기.
  9. 제8항에 있어서,
    상기 오류 정정 부호는 BCH 부호인 것을 특징으로 하는 메모리 장치의 양자화기.
  10. 제1데이터 내지 제n데이터를 각각 제1오류 정정 부호 내지 제n오류 정정 부호로 인코딩하는 제1인코더 내지 제n인코더;
    상기 인코딩된 제1데이터 내지 제n데이터를 제1비트 내지 제n비트로 저장하는 n-비트 멀티레벨 셀 메모리; 및
    상기 제1비트 내지 제n비트의 값을 판별하는 제1양자화기 내지 제n양자화기를 포함하며,
    제1 내지 k양자화기에 의해 판별된 제1 내지 k비트의 값을 이용하여 제k+1양자화기가 제k+1비트의 값을 판별하며, 상기 n은 2이상의 정수이며 상기 k는 1이상 n-1이하의 정수인,
    메모리 장치.
  11. 제10항에 있어서,
    제k오류 정정 부호의 오류 정정 개수는 제k+1오류 정정 부호의 오류 정정 개수보다 큰 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서,
    상기 제1양자화기 내지 상기 제n양자화기에 의해 판별된 상기 제1비트 내지 상기 제n비트의 값을 상기 제1오류 정정 부호 내지 상기 제n오류 정정 부호를 이용하여 디코딩하는 제1디코더 내지 제n디코더를 더 포함하며,
    상기 디코딩된 상기 제1 내지 k비트의 값을 이용하여 상기 제k+1양자화기가 상기 제k+1비트의 값을 판별하는 것을 특징으로 하는 메모리 장치.
  13. 제10항에 있어서,
    상기 오류 정정 부호는 BCH 부호인 것을 특징으로 하는 메모리 장치.
  14. 제10항에 있어서,
    상기 제1데이터 내지 상기 제n데이터는 셋파티셔닝에 의한 매핑에 의해 상기 메모리에 저장되는 것을 특징으로 하는 메모리 장치.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1양자화기는 2n-1개의 기준 전압으로 상기 제1비트를 판별하는 것을 특징으로 하는 메모리 장치.
  16. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제k+1양자화기는 2n-k-1개의 기준 전압으로 상기 제k+1비트를 판별하며, 상기 제k+1양자화기의 기준 전압은 상기 제1 내지 k양자화기에 의해 판별된 상기 제1 내지 k비트의 값에 따라 변동하는 것을 특징으로 하는 메모리 장치.
  17. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제k+1양자화기는, 상기 제1 내지 k양자화기에 의해 판별된 상기 제1 내지 k비트의 값과 동일한 제1 내지 k비트를 포함하는 그룹 내의 심볼들 사이에서 상기 제k+1비트를 판별하며,
    상기 그룹 내의 인접한 심볼들의 문턱전압의 차이 값은 상기 제k비트가 판별되는 인접한 심볼들의 문턱전압의 차이 값보다 큰 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서,
    상기 제k+1양자화기의 기준전압은 상기 그룹 내의 인접한 심볼의 문턱전압 사이의 중간 값으로 설정되는 것을 특징으로 하는 메모리 장치.
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