JP7837737B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

Info

Publication number
JP7837737B2
JP7837737B2 JP2022019439A JP2022019439A JP7837737B2 JP 7837737 B2 JP7837737 B2 JP 7837737B2 JP 2022019439 A JP2022019439 A JP 2022019439A JP 2022019439 A JP2022019439 A JP 2022019439A JP 7837737 B2 JP7837737 B2 JP 7837737B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
gate electrode
semiconductor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022019439A
Other languages
English (en)
Other versions
JP2023116996A (ja
Inventor
壮 永倉
純 小林
智 岩橋
和慶 牧
脩 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2022019439A priority Critical patent/JP7837737B2/ja
Priority to US18/150,212 priority patent/US20230253473A1/en
Publication of JP2023116996A publication Critical patent/JP2023116996A/ja
Application granted granted Critical
Publication of JP7837737B2 publication Critical patent/JP7837737B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/675—Gate sidewall spacers
    • H10D64/679—Gate sidewall spacers comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/051—Forming charge compensation regions, e.g. superjunctions
    • H10D62/054—Forming charge compensation regions, e.g. superjunctions by high energy implantations in bulk semiconductor bodies, e.g. forming pillars
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/687—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having cavities, e.g. porous gate dielectrics having gasses therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Description

本開示は、半導体装置および半導体装置の製造方法に関する。
特許文献１には、スーパージャンクション構造を有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect-Transistor）が開示されている。ＭＩＳＦＥＴは、ｎ＋型ドレイン層と、ｎ－型ドリフト層と、ｐ型チャネル領域と、ｐ型ピラー層と、ｎ＋型ソース領域と、ｐ＋型チャネルコンタクト領域と、ゲート電極と、ゲート絶縁膜と、層間絶縁膜とを含んでいる。ｐ型ピラー層は、ｐ型チャネル領域からｎ＋型ドレイン層に向かって延びている。
特開２０２０－１６１７１２号公報
スーパージャンクション構造を有するＭＩＳＦＥＴの半導体層上に形成されたゲート絶縁膜のエッチング工程において、半導体層の表面に段差が形成されることがある。そのような段差は局所的な応力集中を引き起こし、その結果、半導体層に欠陥を生じさせる可能性がある。半導体層に生じた欠陥は、ＭＩＳＦＥＴのドレイン・ソース間リーク電流ＩＤＳＳの増加の原因となり得る。
本開示の一態様による半導体装置の製造方法は、第１面および前記第１面と反対側の第２面を有する第１導電型の半導体層を形成すること、前記半導体層内に第２導電型のピラー領域を形成すること、前記半導体層の前記第２面を覆う絶縁層を形成すること、前記絶縁層上に金属層を形成すること、前記金属層を選択的に除去して、前記金属層を貫通する第１開口を含むゲート電極を形成すること、前記第１開口を介して前記絶縁層をエッチングすることを含んでいる。前記絶縁層をエッチングすることは、等方性エッチングにより、前記絶縁層に湾曲した側壁を有する第２開口を形成して前記半導体層を部分的に露出させることを含み、前記半導体層の露出面は、前記絶縁層に覆われた前記半導体層の前記第２面と連続する平坦面を形成している。
本開示の一態様による半導体装置は、第１面および前記第１面と反対側の第２面を有する半導体層と、前記半導体層の第２面上に形成された第１絶縁層と、前記第１絶縁層上に形成されたゲート電極と、前記ゲート電極上に形成された第２絶縁層と、前記第１絶縁層および前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に形成されたソース電極とを備えている。ソース電極は、前記第１絶縁層および前記第３絶縁層を貫通して前記半導体層と接するソースコンタクト部を含む。前記第１絶縁層は、前記ゲート電極と前記半導体層との間に介在するゲート絶縁部を含み、前記ゲート絶縁部は、前記ゲート電極と前記半導体層との間に位置する湾曲した側面を含んでいる。
本開示の半導体装置および半導体装置の製造方法によれば、スーパージャンクション構造を有する半導体装置において、半導体層に形成される段差を低減することができる。
図１は、一実施形態による例示的な半導体装置の概略断面図である。 図２は、図１の部分拡大図である。 図３は、図２に示す半導体装置の例示的な製造工程を示す概略断面図である。 図４は、図３に続く製造工程を示す概略断面図である。 図５は、図４に続く製造工程を示す概略断面図である。 図６は、図５に続く製造工程を示す概略断面図である。 図７は、図６に続く製造工程を示す概略断面図である。 図８は、図７に続く製造工程を示す概略断面図である。 図９は、図８に続く製造工程を示す概略断面図である。 図１０は、図９に続く製造工程を示す概略断面図である。 図１１は、比較例による半導体装置の例示的なエッチング工程を示す概略断面図である。 図１２は、比較例による半導体装置の概略断面図である。 図１３は、変更例による半導体装置の概略断面図である。
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
［スーパージャンクション構造を有する半導体装置］
図１は、本発明の一実施形態による、スーパージャンクション構造を有する半導体装置１０の概略断面図である。図２は、図１の部分拡大図であり、図１において一点鎖線で囲まれた部分Ｆ２が拡大されている。
図１に示すように、半導体装置１０は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを有する半導体層１２を含んでいる。なお、図１に示すＺ軸は、第１面１２Ａおよび第２面１２Ｂと直交するＺ方向に延びている。本開示において使用される「平面視」という用語は、Ｚ方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。半導体層１２は、半導体基板１４と、半導体基板１４上に形成されたエピタキシャル層１６とを含むことができる。半導体基板１４は、半導体層１２の第１面１２Ａを含み、エピタキシャル層１６は、半導体層１２の第２面１２Ｂを含むことができる。
半導体基板１４は、ｎ型不純物を含むｎ＋型の半導体基板であってよい。一例では、半導体基板１４は、シリコン（Ｓｉ）基板とすることができる。別の例では、半導体基板１４は、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはＭＩＳＦＥＴに適用可能な任意の半導体基板であってよい。半導体基板１４のｎ型不純物濃度は、一例では、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３とすることができる。
エピタキシャル層１６は、半導体基板１４上にエピタキシャル成長されたｎ型不純物を含むｎ－型の層であってよい。一例では、エピタキシャル層１６は、Ｓｉエピタキシャル層とすることができる。エピタキシャル層１６の不純物濃度は、一例では、１．０×１０１０ｃｍ－３～１．０×１０１６ｃｍ－３であってよい。
半導体層１２は、ドレイン領域１８と、ドリフト領域２０と、チャネル領域２２と、ピラー領域２４と、ソース領域２６と、チャネルコンタクト領域２８とを含むことができる。ドレイン領域１８は、半導体基板１４に対応していてよい。ドリフト領域２０、チャネル領域２２、ピラー領域２４、ソース領域２６、およびチャネルコンタクト領域２８は、エピタキシャル層１６内に形成することができる。
チャネル領域２２は、半導体層１２の第２面１２Ｂから所定の深さまで形成することができる。チャネル領域２２は、エピタキシャル層１６内においてｐ型不純物が注入された領域であってよい。チャネル領域２２の不純物濃度は、一例では、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３とすることができる。
ピラー領域２４は、チャネル領域２２と連続的に形成されていてよい。ピラー領域２４は、エピタキシャル層１６内においてチャネル領域２２からドレイン領域１８（半導体基板１４）に向かって延びることができる。ピラー領域２４は、ドレイン領域１８までには達していないため、ピラー領域２４とドレイン領域１８との間には、ドリフト領域２０が広がっていてよい。ピラー領域２４は、一定の幅を有していてもよいし、有していなくてもよい。一例では、ピラー領域２４の幅は、図１に示すようにＺ方向に沿って周期的に変化していてもよい。ピラー領域２４は、エピタキシャル層１６内においてｐ型不純物が注入された領域であってよい。ピラー領域２４の不純物濃度は、一例では、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３とすることができる。ピラー領域２４の不純物濃度は、チャネル領域２２の不純物濃度と同等であってよい。
ソース領域２６は、チャネル領域２２内において、半導体層１２の第２面１２Ｂから所定の深さまで形成することができる。ソース領域２６は、チャネル領域２２よりも浅く形成されている。ソース領域２６は、チャネル領域２２内においてｎ型不純物が注入された領域であってよい。ソース領域２６の不純物濃度は、一例では、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３とすることができる。ソース領域２６の不純物濃度は、ドリフト領域２０よりも高くてよい。
チャネルコンタクト領域２８は、後述するソース電極４４のソースコンタクト部４６の下方に形成することができる。チャネルコンタクト領域２８は、チャネル領域２２およびソース領域２６に隣接することができる。チャネルコンタクト領域２８は、チャネル領域２２およびソース領域２６内においてｐ型不純物が注入された領域であってよい。チャネルコンタクト領域２８の不純物濃度は、一例では、５．０×１０１７ｃｍ－３～１．０×１０１９ｃｍ－３とすることができる。チャネルコンタクト領域２８の不純物濃度は、チャネル領域２２よりも高くてよい。
本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。したがって、半導体層１２は、第１面１２Ａを含む第１導電型のドレイン領域１８と、ドレイン領域１８上に形成された第１導電型のドリフト領域２０と、第２面１２Ｂに形成された第２導電型のチャネル領域２２と、チャネル領域２２に接続され、ドレイン領域１８に向かって延びる第２導電型のピラー領域２４とを含むことができる。
ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）のうちの少なくとも１つであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）のうちの少なくとも１つであってよい。
図２に示すように、半導体装置１０は、半導体層１２の第２面１２Ｂ上に形成された第１絶縁層３０と、第１絶縁層３０上に形成されたゲート電極３２と、ゲート電極３２上に形成された第２絶縁層３４とをさらに含むことができる。
第１絶縁層３０は、ゲート電極３２と半導体層１２との間に介在するゲート絶縁部３６を含む。言い換えると、ゲート絶縁部３６は、第１絶縁層３０のうち、その上にゲート電極３２が形成された部分であってよい。したがって、ゲート電極３２の底面３２Ａは、ゲート絶縁部３６と接することができる。一方、ゲート電極３２の上面３２Ｂおよび側面３２Ｃは、第２絶縁層３４と接することができる。
ゲート絶縁部３６は、半導体層１２のうち、ソース領域２６の表面の一部、チャネル領域２２の表面、およびドリフト領域２０の表面を覆っていてよい。
ゲート絶縁部３６は、ゲート電極３２と半導体層１２との間に位置する湾曲した側面３６Ａを含むことができる。湾曲した側面３６Ａは、図６を参照して後述するゲート絶縁部３６を形成するためのエッチング工程において、等方的エッチングが行われることにより形成されたものである。本実施形態では、第１絶縁層３０および第２絶縁層３４は、空洞３８を形成することができる。空洞３８は、湾曲した側面３６Ａによって少なくとも部分的に囲まれている。空洞３８の少なくとも一部は、ゲート電極３２と半導体層１２との間に位置することができる。
半導体層１２の第２面１２Ｂは、ゲート絶縁部３６の湾曲した側面３６Ａの下方に位置する段差４０を含んでいてよい。段差４０は、第２面１２Ｂと直交する方向において２５ｎｍ未満であってよい。空洞３８の少なくとも一部は、ゲート電極３２と段差４０との間に位置することができる。
半導体装置１０は、第１絶縁層３０および第２絶縁層３４を覆う第３絶縁層４２と、第３絶縁層４２上に形成されたソース電極４４とをさらに含んでいてよい。ソース電極４４は、第１絶縁層３０および第３絶縁層４２を貫通して半導体層１２と接するソースコンタクト部４６を含むことができる。ソースコンタクト部４６は、ソース領域２６を貫通してチャネルコンタクト領域２８と接することができる。ソース電極４４は、一例では、ＡｌＳｉＣｕによって形成されていてよい。
第１絶縁層３０および第２絶縁層３４は、熱酸化膜によって形成され、第３絶縁層４２は、ＣＶＤ膜によって形成されていてよい。ここで、熱酸化膜は、熱酸化法により形成された二酸化シリコン（ＳｉＯ２）膜であってよい。また、ＣＶＤ膜は、化学気相成長（chemical vapor deposition，ＣＶＤ）法により形成されたＳｉＯ２膜であってよい。より具体的には、ＣＶＤ膜は、ＵＳＧ（Undoped Silicate Glass）膜、ＢＰＳＧ（Boron-Doped Phospho-Silicate Glass）膜、またはその両方を含んでいてよい。空洞３８は、第１絶縁層３０および第２絶縁層３４によって形成されているので、熱酸化膜によって囲まれることができる。ゲート電極３２は、一例では、導電性のポリシリコンによって形成することができる。
図１に戻って、半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極４８をさらに含むことができる。ドレイン電極４８は、ドレイン領域１８と電気的に接続されていてよい。ドレイン電極４８は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。
このように、半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極４８と、第２面１２Ｂの上方に形成されたソース電極４４とを含むことができる。したがって、半導体装置１０は、半導体層１２の第１面１２Ａおよび第２面１２Ｂと交差する方向に主電流が流れる縦型デバイスとすることができる。半導体層１２の第２面１２Ｂを含む上側の部分では、図１に示すようにｎ型のドリフト領域２０とｐ型のピラー領域２４とが交互に配列されている。このようなスーパージャンクション構造を有する半導体装置１０においては、ｎ型のドリフト領域２０とｐ型のピラー領域２４との間のｐｎ接合面から空乏層が広がり、ドリフト領域２０中にピラー領域２４と同程度の深さの空乏層を形成することができる。これにより、半導体装置１０の耐圧を改善することができる。
［半導体装置の製造方法］
次に、本実施形態によるスーパージャンクション構造を有する半導体装置１０の製造方法の一例を説明する。
図３～図１１は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、図３～図１１では、図２に示す半導体装置１０の一部と同じ部分が示されている。理解を容易にするために、図３～図１１では、図２の構成要素と同様な構成要素には同一の符号を付している。
図３に示すように、半導体装置１０の製造方法は、第１面１２Ａ（図１参照）および第１面１２Ａと反対側の第２面１２Ｂを有するｎ型の半導体層１２を形成すること、半導体層１２内にｐ型のピラー領域２４を形成することを含んでいてよい。ピラー領域２４は、半導体層１２（エピタキシャル層１６）中にｐ型不純物を注入することにより形成することができる。より詳細には、ｐ型不純物が選択的に注入されたｎ型のエピタキシャル層の形成を複数回繰り返すことにより、半導体層１２中でＺ方向に延在するピラー領域２４を形成してもよい。別の例では、ピラー領域２４は、エピタキシャル層１６にトレンチを形成し、当該トレンチ内にｐ型のエピタキシャル層を成長させることによって形成されてもよい。
図４は、図３に続く製造工程を示す概略断面図である。図４に示すように、製造方法は、半導体層１２の第２面１２Ｂを覆う絶縁層５０を形成すること、絶縁層５０上に金属層５２を形成することを含んでいてよい。絶縁層５０は、一例では、熱酸化法で形成されたＳｉＯ２であってよい。金属層５２は、導電性のポリシリコンであってよい。
図５は、図４に続く製造工程を示す概略断面図である。図５に示すように、製造方法は、金属層５２を選択的に除去して、金属層５２を貫通する第１開口５４を含むゲート電極３２を形成すること、第１開口５４を介して半導体層１２にｐ型不純物を注入することを含んでいてよい。ｐ型不純物は、半導体層１２の第２面１２Ｂを含む第１領域５６に注入することができる。第１領域５６は、半導体層１２の第２面１２Ｂの比較的近くに位置しており、この工程においてはピラー領域２４とは連続していない。
図６は、図５に続く製造工程を示す概略断面図である。図６に示すように、製造方法は、第１開口５４を介して絶縁層５０をエッチングすることを含んでいてよい。絶縁層５０をエッチングすることは、等方性エッチングにより、絶縁層５０に湾曲した側壁５８を有する第２開口６０を形成して半導体層１２を部分的に露出させることを含む。なお、この工程でエッチングされなかった絶縁層５０は、図２に示すゲート絶縁部３６を構成することができる。
等方性エッチングでは、絶縁層５０のエッチングは、絶縁層５０の表面と直交する方向（半導体層１２の第２面１２Ｂと直交する方向）だけではなく、横方向（第２面１２Ｂと平行な方向）にも進行する。この結果、ゲート電極３２の底面３２Ａの一部（第１開口５４と連続する部分）が露出されて、絶縁層５０にアンダーカットが形成される。したがって、第２開口６０は、少なくとも部分的に第１開口５４よりも大きくてよい。側壁５８が湾曲しているため、第２開口６０は、ゲート電極３２よりも半導体層１２の第２面１２Ｂに近いほど小さい寸法を有することができる。第２開口６０の湾曲した側壁５８は、ゲート電極３２と半導体層１２との間に位置していてよい。等方性エッチングにより形成された湾曲した側壁５８上に、図７および図８を参照して後述する熱酸化膜６４が成長することによって、図２に示すゲート絶縁部３６の湾曲した側面３６Ａを形成することができる。
この工程では等方性エッチングを採用しているため、半導体層１２の露出面６２は、殆どエッチングされていなくてよい。したがって、半導体層１２の露出面６２は、絶縁層５０に覆われた半導体層１２の第２面１２Ｂと連続する平坦面を形成することができる。換言すると、等方性エッチングにより、半導体層１２の第２面１２Ｂに、半導体層１２中の欠陥の発生の原因となり得るような段差は形成されない。
一例では、等方性エッチングは、ウェットエッチングによって行うことができる。別の例では、等方性エッチングは、例えば、反応性ガスを用いたドライエッチング（ケミカルドライエッチング）によって行われてもよい。
図７は、図６に続く製造工程を示す概略断面図である。図７に示すように、製造方法は、ゲート電極３２、絶縁層５０、および半導体層１２上に熱酸化膜６４を形成することをさらに含んでいてよい。この工程では、第１領域５６（図６参照）に含まれていたｐ型不純物が、アニール処理により半導体層１２中に拡散されてチャネル領域２２が形成される。これにより、チャネル領域２２は、ピラー領域２４と連続的に形成されてよい。熱酸化膜６４は、ゲート電極３２、絶縁層５０、および半導体層１２の露出した表面と酸素との反応により形成することができる。この結果、ゲート電極３２の上面３２Ｂ、側面３２Ｃ、および底面３２Ａの一部と、絶縁層５０の湾曲した側壁５８と、半導体層１２の露出面６２（図６参照）とを、熱酸化膜６４によって覆うことができる。この酸化反応により、半導体層１２およびゲート電極３２は、図６に示す形状から変化し得る。より詳細には、図６に示す露出面６２がわずかに凹むことにより、露出面６２および第２面１２Ｂによって形成される半導体層１２の平坦面に段差４０が形成され得る。段差４０は、湾曲した側壁５８の近くに形成され、したがって、ゲート電極３２の下方に位置することができる。ゲート電極３２の下方に位置する段差４０は比較的小さく、一例では、第２面１２Ｂと直交する方向において２５ｎｍ未満であってよい。
図８は、図７に続く製造工程を示す概略断面図である。図８に示すように、製造方法は、ソース領域２６を形成することをさらに含んでいてよい。この工程では、第１開口５４および第２開口６０を介してｎ型不純物が半導体層１２に注入され、注入されたｎ型不純物がアニール処理により半導体層１２中に拡散されてソース領域２６が形成される。このアニール処理により、図７に示す工程で形成された熱酸化膜６４がさらに厚く成長する。本実施形態では、この熱酸化膜６４の成長の際に、絶縁層５０のアンダーカットに起因して、熱酸化膜６４によって囲まれた空洞３８が形成される。このように、熱酸化膜６４を形成することは、熱酸化膜６４によって囲まれた空洞３８を形成することを含んでいてよい。
空洞３８の少なくとも一部は、ゲート電極３２と半導体層１２との間に位置することができる。これにより、図２に示す湾曲した側壁５８を有するゲート絶縁部３６を得ることができる。
図９は、図８に続く製造工程を示す概略断面図である。図９に示すように、製造方法は、熱酸化膜６４上にＣＶＤ膜６６を形成することをさらに含んでいてよい。ＣＶＤ膜６６は、ＣＶＤ法により形成されたＳｉＯ２膜であってよい。より具体的には、ＣＶＤ膜６６は、ＵＳＧ膜、ＢＰＳＧ膜、またはその両方を含んでいてよい。
図１０は、図９に続く製造工程を示す概略断面図である。図１０に示すように、製造方法は、チャネルコンタクト領域２８を形成すること、ＣＶＤ膜６６および熱酸化膜６４を貫通してチャネルコンタクト領域２８まで達する開口６８を形成することを含んでいてよい。この工程の後、開口６８内のソースコンタクト部４６を含むソース電極４４（図２参照）が形成されて、図２に示す半導体装置１０を得ることができる。
半導体装置１０の製造方法は、順次実行される複数の製造工程を含むものとして上記に説明されているが、いくつかの製造工程は並列に実行されてもよく、および／または異なる順序で実行されてもよいことを理解されたい。また、いくつかの製造工程は省略されてもよく、いずれかの製造工程において上記の例とは異なる処理が実行されてもよい。
［作用］
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０では、ゲート絶縁部３６を形成するために、半導体層１２の第２面１２Ｂを覆う絶縁層５０のエッチングが行われる。絶縁層５０のエッチングでは、等方性エッチングにより、絶縁層５０に湾曲した側壁５８を有する第２開口６０を形成して、半導体層１２が部分的に露出される。このとき、半導体層１２の露出面６２は、等方性エッチングによっては殆ど凹むことがないため、絶縁層５０に覆われた半導体層１２の第２面１２Ｂと連続する平坦面を形成することができる。
ここで、比較のために、図１１および図１２を参照して、絶縁層５０のエッチングが、等方性エッチングではなく、異方性エッチングにより行われた場合の例を説明する。
図１１は、比較例による半導体装置１００（図１２参照）の例示的なエッチング工程を示す概略断面図である。図１１において、半導体装置１０（特に図６参照）と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
図１１に示す工程では、図６に示す工程と同様、第１開口５４を介して絶縁層５０がエッチングされる。図１１に示す工程は、異方性エッチングにより、絶縁層５０に第２開口１０２が形成されるという点で、図６に示す工程とは相違している。
異方性エッチングでは、絶縁層５０のエッチングは、絶縁層５０の表面と直交する方向（半導体層１２の第２面１２Ｂと直交する方向）に主に進行する。図１１の例では、異方性エッチングは、反応性イオンエッチングによって行われている。図１１に示されるように、反応性イオンエッチングで用いられる反応性イオンに対し遮蔽物となるゲート電極３２の近傍にある絶縁層５０では、エッチングが比較的ゆっくりと進行する。特に、ゲート電極３２の底面３２Ａの下にある絶縁層５０は、図６の場合とは異なり、殆どエッチングされない。第２開口１０２は、ゲート電極３２よりも半導体層１２の第２面１２Ｂに近いほど小さい寸法を有している。この結果、第２開口１０２の側壁１０４は、ゲート電極３２の下方には位置せず、したがって、第２開口１０２は、第１開口５４以下の大きさを有している。
絶縁層５０の第２開口１０２によって露出された半導体層１２は、異方性エッチングにより表面からエッチングされ、露出面１０６は、絶縁層５０によって覆われた半導体層１２の第２面１２Ｂから凹んでいる。これにより、第２面１２Ｂと露出面１０６との間に段差１０８が生じる。図１１の例では、第２面１２Ｂと直交する方向において約４５ｎｍの段差１０８が形成されている。
このように、異方性エッチングにより形成される段差１０８は比較的大きい。一方、図６の工程においては、等方性エッチングにより、半導体層１２の第２面１２Ｂに、半導体層１２中の欠陥の発生の原因となり得るような段差は形成されない。この結果、図６に示す等方性エッチングの場合には、半導体層１２の露出面６２は、絶縁層５０に覆われた半導体層１２の第２面１２Ｂと連続する平坦面を形成することができる。
図１２は、図１１に示すエッチング工程の後、図７～１０に示す半導体装置１０の製造工程と同様の工程を経て得られた半導体装置１００の概略断面図である。図１２において、半導体装置１０（特に図２参照）と同様の構成要素には同じ符号が付されている。
半導体装置１００では、図１１に示すエッチング工程で形成された半導体層１２の段差１０８が概ねそのまま残っている。なお、熱酸化により第２絶縁層３４を形成する場合には、段差１０８が、図１１に示す工程の後よりさらに大きくなっている可能性もある。半導体装置１００では、段差１０８がゲート電極３２の下方に位置していないため、図２に示される空洞３８のような空洞が形成されることはない。また、半導体装置１００では、段差１０８がゲート電極３２の下方に位置していないため、ゲート絶縁部１１０は、ゲート電極３２と半導体層１２との間に位置する側面を有しない。
半導体層１２の比較的大きな段差１０８は、その近傍における応力集中を生じさせる。この応力集中により半導体層１２に欠陥が生じ、その結果、半導体装置１００においては、半導体装置１０と比べてドレイン・ソース間リーク電流ＩＤＳＳが増加する。
これに対し、本実施形態の半導体装置１０の製造方法では、等方性エッチングにより、絶縁層５０に湾曲した側壁５８を有する第２開口６０を形成して半導体層１２を部分的に露出させるので、半導体層１２の露出面６２は、絶縁層５０に覆われた半導体層１２の第２面１２Ｂと連続する平坦面を形成することができる。等方性エッチングの採用により、半導体装置１０のゲート絶縁部３６はゲート電極３２と半導体層１２との間に位置する湾曲した側面３６Ａを含むようになるため、製造工程の間に形成され得る段差４０は、ゲート電極３２の下方に位置することになる。これは、段差４０を比較的小さくすることを可能とする。したがって、本実施形態の半導体装置１０および半導体装置１０の製造方法によれば、半導体層１２に形成される段差４０を低減することができる。段差４０の低減は、半導体層１２中の局所的な応力集中を緩和し、その結果、半導体層１２中の欠陥の発生を抑制することができる。したがって、半導体装置１０において、ドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
［効果］
本実施形態の半導体装置１０および半導体装置１０の製造方法は、以下の利点を有する。
（１）絶縁層５０をエッチングすることは、等方性エッチングにより、絶縁層５０に湾曲した側壁５８を有する第２開口６０を形成して半導体層１２を部分的に露出させることを含んでいてよい。半導体層１２の露出面６２は、絶縁層５０に覆われた半導体層１２の第２面１２Ｂと連続する平坦面を形成することができる。
これにより、半導体装置１０の製造工程の間に半導体層１２に形成され得る段差４０を比較的小さくすることができるため、半導体層１２における欠陥の発生を抑制することができる。この結果、ドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
（２）湾曲した側壁５８は、ゲート電極３２と半導体層１２との間に位置していてよい。これにより、製造工程の間に湾曲した側壁５８の近傍に形成される段差４０をゲート電極３２の下方に位置するようにすることができるので、段差４０を比較的小さくすることを可能とする。
（３）半導体層１２の平坦面に形成される段差４０は、第２面１２Ｂと直交する方向において２５ｎｍ未満であってよい。これにより、半導体層１２における局所的な応力集中を比較的小さくできるため、半導体層１２の欠陥の発生が抑制されて、ドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
（４）熱酸化膜６４を形成することは、熱酸化膜６４によって囲まれた空洞３８を形成することを含み、空洞３８の少なくとも一部は、ゲート電極３２と半導体層１２との間に位置することができる。ゲート電極３２と半導体層１２との間に位置する空洞３８の存在により、その近傍にある半導体層１２の応力集中が緩和されて、半導体層１２中の欠陥の発生を抑制することができる。
（５）熱酸化膜６４を形成することは、熱酸化膜６４によって囲まれた空洞３８を形成することを含み、空洞３８の少なくとも一部は、ゲート電極３２と段差４０との間に位置することができる。ゲート電極３２と段差４０との間に位置する空洞３８の存在により、応力が大きくなりやすい段差４０近傍において半導体層１２の応力集中が緩和されて、半導体層１２の欠陥の発生をより効果的に抑制することができる。
（６）第１絶縁層３０は、ゲート電極３２と半導体層１２との間に介在するゲート絶縁部３６を含み、ゲート絶縁部３６は、ゲート電極３２と半導体層１２との間に位置する湾曲した側面３６Ａを含んでいてよい。
これにより、製造工程の間に湾曲した側面３６Ａの近傍に形成される段差４０をゲート電極３２の下方に位置するようにできるので、段差４０を比較的小さくすることができる。
なお、ゲート電極３２と半導体層１２との間に位置する湾曲した側面３６Ａは、上述したとおり、等方性エッチングによって形成される特有の構造である。このため、上記側面３６Ａを有するゲート絶縁部３６は、製造工程において等方性エッチングが行われたものと認められる。上述の通り、半導体装置１０における段差４０は、異方性エッチングが行われる場合よりも小さくなっている。したがって、ゲート絶縁部３６が側面３６Ａを有する半導体装置１０によれば、半導体層１２に形成される段差４０を低減することができる。段差４０の低減は、半導体層１２中の局所的な応力集中を緩和し、その結果、半導体層１２中の欠陥の発生を抑制することができる。したがって、半導体装置１０において、ドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
（７）第１絶縁層３０および第２絶縁層３４は、湾曲した側面３６Ａによって少なくとも部分的に囲まれた空洞３８を形成し、空洞３８の少なくとも一部は、ゲート電極３２と半導体層１２との間に位置することができる。ゲート電極３２と半導体層１２との間に位置する空洞３８の存在により、その近傍にある半導体層１２の応力集中が緩和されて、半導体層１２中の欠陥の発生を抑制することができる。
（８）第１絶縁層３０および第２絶縁層３４は、湾曲した側面３６Ａによって少なくとも部分的に囲まれた空洞３８を形成し、空洞３８の少なくとも一部は、ゲート電極３２と段差４０との間に位置することができる。ゲート電極３２と段差４０との間に位置する空洞３８の存在により、応力が大きくなりやすい段差４０近傍において半導体層１２の応力集中が緩和されて、半導体層１２中の欠陥の発生をより効果的に抑制することができる。
［変更例］
上記した実施形態は、以下のようにさらに変更して実施することができる。
・第１絶縁層３０および第２絶縁層３４は、図２に示すような空洞３８を形成していなくてもよい。図１３は、変更例による半導体装置２００の概略断面図である。図１３において、半導体装置１０（特に図２参照）と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
図１３に示される半導体装置２００においては、第１絶縁層３０および第２絶縁層３４が閉じた空洞を形成していないため、第１絶縁層３０と第２絶縁層３４とによって画定される間隙２０２には第３絶縁層４２が埋め込まれている。間隙２０２の少なくとも一部は、ゲート電極３２と半導体層１２との間に位置することができる。このとき、ゲート絶縁部３６の湾曲した側面３６Ａは、第３絶縁層４２と接することができる。
変更例による半導体装置２００においても、等方性エッチングの採用により、半導体装置１０のゲート絶縁部３６がゲート電極３２と半導体層１２との間に位置する湾曲した側面３６Ａを含んでいるため、製造工程の間に形成され得る段差４０は、ゲート電極３２の下方に位置することになる。これは、段差４０を比較的小さくすることを可能とし、その結果、ドレイン・ソース間リーク電流ＩＤＳＳの増加を抑制することができる。
・上記実施形態において、半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
例えば、本明細書で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
［付記］
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
（付記Ａ１）
スーパージャンクション構造を有する半導体装置（１０）の製造方法であって、
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を有する第１導電型の半導体層（１２）を形成すること、
前記半導体層（１２）内に第２導電型のピラー領域（２４）を形成すること、
前記半導体層（１２）の前記第２面（１２Ｂ）を覆う絶縁層（５０）を形成すること、
前記絶縁層（５０）上に金属層（５２）を形成すること、
前記金属層（５２）を選択的に除去して、前記金属層（５２）を貫通する第１開口（５４）を含むゲート電極（３２）を形成すること、
前記第１開口（５４）を介して前記絶縁層（５０）をエッチングすること
を含み、
前記絶縁層（５０）をエッチングすることは、等方性エッチングにより、前記絶縁層（５０）に湾曲した側壁（５８）を有する第２開口（６０）を形成して前記半導体層（１２）を部分的に露出させることを含み、前記半導体層（１２）の露出面（６２）は、前記絶縁層（５０）に覆われた前記半導体層（１２）の前記第２面（１２Ｂ）と連続する平坦面を形成している、
半導体装置（１０）の製造方法。
（付記Ａ２）
前記湾曲した側壁（５８）は、前記ゲート電極（３２）と前記半導体層（１２）との間に位置している、付記Ａ１に記載の半導体装置（１０）の製造方法。
（付記Ａ３）
前記第２開口（６０）は、前記ゲート電極（３２）よりも前記半導体層（１２）の前記第２面（１２Ｂ）に近いほど小さい寸法を有する、付記Ａ１またはＡ２に記載の半導体装置（１０）の製造方法。
（付記Ａ４）
前記ゲート電極（３２）、前記絶縁層（５０）、および前記半導体層（１２）上に熱酸化膜（６４）を形成すること
をさらに含む、付記Ａ１～Ａ３のうちのいずれか１つに記載の半導体装置（１０）の製造方法。
（付記Ａ５）
前記熱酸化膜（６４）を形成することは、前記平坦面（６２，１２Ｂ）に段差（４０）を形成することを含み、前記段差（４０）は、前記ゲート電極（３２）の下方に位置している、付記Ａ４に記載の半導体装置（１０）の製造方法。
（付記Ａ６）
前記段差（４０）は、前記第２面（１２Ｂ）と直交する方向において２５ｎｍ未満である、付記Ａ５に記載の半導体装置（１０）の製造方法。
（付記Ａ７）
前記熱酸化膜（６４）を形成することは、前記熱酸化膜（６４）によって囲まれた空洞（３８）を形成することを含み、前記空洞（３８）の少なくとも一部は、前記ゲート電極（３２）と前記半導体層（１２）との間に位置している、付記Ａ４～Ａ６のうちのいずれか１つに記載の半導体装置（１０）の製造方法。
（付記Ａ８）
前記熱酸化膜（６４）を形成することは、前記熱酸化膜（６４）によって囲まれた空洞（３８）を形成することを含み、前記空洞（３８）の少なくとも一部は、前記ゲート電極（３２）と前記段差（４０）との間に位置している、付記Ａ５またはＡ６に記載の半導体装置（１０）の製造方法。
（付記Ａ９）
前記熱酸化膜（６４）上にＣＶＤ膜（６６）を形成することをさらに含む、付記Ａ４～Ａ８のうちのいずれか１つに記載の半導体装置（１０）の製造方法。
（付記Ａ１０）
前記第１開口（５４）を介して不純物を前記半導体層（１２）に注入すること
をさらに含み、前記不純物（１２）は、前記熱酸化膜（６４）を形成する際に前記半導体層（１２）中に拡散される、付記Ａ４～Ａ９のうちのいずれか１つに記載の半導体装置（１０）の製造方法。
（付記Ｂ１）
スーパージャンクション構造を有する半導体装置（１０）であって、
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を有する半導体層（１２）と、
前記半導体層（１２）の第２面（１２Ｂ）上に形成された第１絶縁層（３０）と、
前記第１絶縁層（３０）上に形成されたゲート電極（３２）と、
前記ゲート電極（３２）上に形成された第２絶縁層（３４）と、
前記第１絶縁層（３０）および前記第２絶縁層（３４）を覆う第３絶縁層（４２）と、
前記第３絶縁層（４２）上に形成されたソース電極（４４）であって、前記第１絶縁層（３０）および前記第３絶縁層（４２）を貫通して前記半導体層（１２）と接するソースコンタクト部（４６）を含むソース電極（４４）と
を備え、
前記第１絶縁層（３０）は、前記ゲート電極（３２）と前記半導体層（１２）との間に介在するゲート絶縁部（３６）を含み、前記ゲート絶縁部（３６）は、前記ゲート電極（３２）と前記半導体層（１２）との間に位置する湾曲した側面（３６Ａ）を含む、
半導体装置（１０）。
（付記Ｂ２）
前記第１絶縁層（３０）および前記第２絶縁層（３４）は、熱酸化膜によって形成され、
前記第３絶縁層（４２）は、ＣＶＤ膜によって形成されている、
付記Ｂ１に記載の半導体装置（１０）。
（付記Ｂ３）
前記半導体層（１２）の前記第２面（１２Ｂ）は、前記ゲート電極（３２）の下方に位置する段差（４０）を含む、付記Ｂ１またはＢ２に記載の半導体装置（１０）。
（付記Ｂ４）
前記段差（４０）は、前記第２面（１２Ｂ）と直交する方向において２５ｎｍ未満である、付記Ｂ３に記載の半導体装置（１０）。
（付記Ｂ５）
前記第１絶縁層（３０）および前記第２絶縁層（３４）は、前記湾曲した側面（３６Ａ）によって少なくとも部分的に囲まれた空洞（３８）を形成し、前記空洞（３８）の少なくとも一部は、前記ゲート電極（３２）と前記半導体層（１２）との間に位置している、付記Ｂ１～Ｂ４のうちのいずれか１つに記載の半導体装置（１０）。
（付記Ｂ６）
前記第１絶縁層（３０）および前記第２絶縁層（３４）は、前記湾曲した側面（３６Ａ）によって少なくとも部分的に囲まれた空洞（３８）を形成し、前記空洞（３８）の少なくとも一部は、前記ゲート電極（３２）と前記段差（４０）との間に位置している、付記Ｂ３またはＢ４に記載の半導体装置（１０）。
（付記Ｂ７）
前記湾曲した側面（３６Ａ）は、前記第３絶縁層（４２）と接している、
付記Ｂ１～Ｂ４のうちのいずれか１つに記載の半導体装置（２００）。
（付記Ｂ８）
前記湾曲した側面（３６Ａ）は、等方性エッチングにより形成されたものである、付記Ｂ１～Ｂ７のうちのいずれか１つに記載の半導体装置（１０；２００）。
（付記Ｂ９）
前記半導体層（１２）は、
前記第１面（１２Ａ）を含む第１導電型のドレイン領域（１８）と、
前記ドレイン領域（１８）上に形成された第１導電型のドリフト領域（２０）と、
前記第２面（１２Ｂ）に形成された第２導電型のチャネル領域（２２）と、
前記チャネル領域（２２）に接続され、前記ドレイン領域（１８）に向かって延びる第２導電型のピラー領域（２４）と
を含む、付記Ｂ１～Ｂ８のうちのいずれか１つに記載の半導体装置（１０；２００）。
（付記Ｃ１）
スーパージャンクション構造を有する半導体装置（１０）であって、
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を有する半導体層（１２）と、
前記半導体層（１２）の第２面（１２Ｂ）上に形成された第１絶縁層（３０）と、
前記第１絶縁層（３０）上に形成されたゲート電極（３２）と、
前記ゲート電極（３２）上に形成された第２絶縁層（３４）と、
前記第１絶縁層（３０）および前記第２絶縁層（３４）を覆う第３絶縁層（４２）と、
前記第３絶縁層（４２）上に形成されたソース電極（４４）であって、前記第１絶縁層（３０）および前記第３絶縁層（４２）を貫通して前記半導体層（１２）と接するソースコンタクト部（４６）を含むソース電極（４４）と
を備え、
前記半導体層（１２）の前記第２面（１２Ｂ）は、前記ゲート電極（３２）の下方に位置する段差（４０）を含む、
半導体装置（１０）。
（付記Ｃ２）
前記段差（４０）は、前記第２面（１２Ｂ）と直交する方向において２５ｎｍ未満である、付記Ｃ１に記載の半導体装置（１０）。
（付記Ｃ３）
前記第１絶縁層（３０）は、前記ゲート電極（３２）と前記半導体層（１２）との間に介在するゲート絶縁部（３６）を含み、前記ゲート絶縁部（３６）は、前記ゲート電極（３２）と前記半導体層（１２）との間に位置する湾曲した側面（３６Ａ）を含む、
付記Ｃ１またはＣ２に記載の半導体装置（１０）。
（付記Ｃ４）
前記第１絶縁層（３０）および前記第２絶縁層（３４）は、前記湾曲した側面（３６Ａ）によって少なくとも部分的に囲まれた空洞（３８）を形成し、前記空洞（３８）の少なくとも一部は、前記ゲート電極（３２）と前記段差（４０）との間に位置している、付記Ｃ３に記載の半導体装置（１０）。
（付記Ｃ５）
前記湾曲した側面（３６Ａ）は、前記第３絶縁層（４２）と接している、
付記Ｃ３またはＣ４に記載の半導体装置（２００）。
（付記Ｃ６）
前記第１絶縁層（３０）および前記第２絶縁層（３４）は、熱酸化膜によって形成され、
前記第３絶縁層（４２）は、ＣＶＤ膜によって形成されている、
付記Ｃ１～Ｃ５のうちのいずれか１つに記載の半導体装置（１０；２００）。
（付記Ｃ７）
前記半導体層（１２）は、
前記第１面（１２Ａ）を含む第１導電型のドレイン領域（１８）と、
前記ドレイン領域（１８）上に形成された第１導電型のドリフト領域（２０）と、
前記第２面（１２Ｂ）に形成された第２導電型のチャネル領域（２２）と、
前記チャネル領域（２２）に接続され、前記ドレイン領域（１８）に向かって延びる第２導電型のピラー領域（２４）と
を含む、付記Ｃ１～Ｃ６のうちのいずれか１つに記載の半導体装置（１０；２００）。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
１０，１００，２００…半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…半導体基板
１６…エピタキシャル層
１８…ドレイン領域
２０…ドリフト領域
２２…チャネル領域
２４…ピラー領域
２６…ソース領域
２８…チャネルコンタクト領域
３０…第１絶縁層
３２…ゲート電極
３４…第２絶縁層
３６…ゲート絶縁部
３６Ａ…側面
３８…空洞
４０…段差
４２…第３絶縁層
４４…ソース電極
４６…ソースコンタクト部
４８…ドレイン電極
５０…絶縁層
５２…金属層
５４…第１開口
５６…第１領域
５８…側壁
６０…第２開口
６２…露出面
６４…熱酸化膜
６６…ＣＶＤ膜
６８…開口
１０２…第２開口
１０４…側壁
１０６…露出面
１０８…段差

Claims (19)

  1. スーパージャンクション構造を有する半導体装置の製造方法であって、
    第１面および前記第１面と反対側の第２面を有する第１導電型の半導体層を形成すること、
    前記半導体層内に第２導電型のピラー領域を形成すること、
    前記半導体層の前記第２面を覆う絶縁層を形成すること、
    前記絶縁層上に金属層を形成すること、
    前記金属層を選択的に除去して、前記金属層を貫通する第１開口を含むゲート電極を形成すること、
    前記第１開口を介して前記絶縁層をエッチングすること
    を含み、
    前記絶縁層をエッチングすることは、等方性エッチングにより、前記絶縁層に湾曲した側壁を有する第２開口を形成して前記半導体層を部分的に露出させることを含み、前記半導体層の露出面は、前記絶縁層に覆われた前記半導体層の前記第２面と連続する平坦面を形成しており、
    前記湾曲した側壁は、前記ゲート電極と前記半導体層との間に位置しており、
    前記製造方法は、前記平坦面に段差を形成することを含み、前記段差は、前記ゲート電極の下方に位置している、
    半導体装置の製造方法。
  2. 前記第２開口は、前記ゲート電極よりも前記半導体層の前記第２面に近いほど小さい寸法を有する、請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート電極、前記絶縁層、および前記半導体層上に熱酸化膜を形成すること
    をさらに含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記段差は、前記第２面と直交する方向において２５ｎｍ未満である、請求項１～３のうちのいずれか一項に記載の半導体装置の製造方法。
  5. 前記熱酸化膜を形成することは、前記熱酸化膜によって囲まれた空洞を形成することを含み、前記空洞の少なくとも一部は、前記ゲート電極と前記半導体層との間に位置している、請求項３に記載の半導体装置の製造方法。
  6. 前記熱酸化膜を形成することは、前記熱酸化膜によって囲まれた空洞を形成することを含み、前記空洞の少なくとも一部は、前記ゲート電極と前記段差との間に位置している、請求項３に記載の半導体装置の製造方法。
  7. スーパージャンクション構造を有する半導体装置であって、
    第１面および前記第１面と反対側の第２面を有する半導体層と、
    前記半導体層の第２面上に形成された第１絶縁層と、
    前記第１絶縁層上に形成されたゲート電極と、
    前記ゲート電極上に形成された第２絶縁層と、
    前記第１絶縁層および前記第２絶縁層を覆う第３絶縁層と、
    前記第３絶縁層上に形成されたソース電極であって、前記第１絶縁層および前記第３絶縁層を貫通して前記半導体層と接するソースコンタクト部を含むソース電極と
    を備え、
    前記第１絶縁層は、前記ゲート電極と前記半導体層との間に介在するゲート絶縁部を含み、前記ゲート絶縁部は、前記ゲート電極と前記半導体層との間に位置する湾曲した側面を含み、
    前記半導体層の前記第２面は、前記ゲート電極の下方に位置する段差を含む、
    半導体装置。
  8. 前記第１絶縁層および前記第２絶縁層は、熱酸化膜によって形成され、
    前記第３絶縁層は、ＣＶＤ膜によって形成されている、
    請求項７に記載の半導体装置。
  9. 前記段差は、前記第２面と直交する方向において２５ｎｍ未満である、請求項７または８に記載の半導体装置。
  10. 前記第１絶縁層および前記第２絶縁層は、前記湾曲した側面によって少なくとも部分的に囲まれた空洞を形成し、前記空洞の少なくとも一部は、前記ゲート電極と前記半導体層との間に位置している、請求項７～９のうちのいずれか一項に記載の半導体装置。
  11. 前記第１絶縁層および前記第２絶縁層は、前記湾曲した側面によって少なくとも部分的に囲まれた空洞を形成し、前記空洞の少なくとも一部は、前記ゲート電極と前記段差との間に位置している、請求項７～９のうちのいずれか一項に記載の半導体装置。
  12. 前記半導体層は、
    前記第１面を含む第１導電型のドレイン領域と、
    前記ドレイン領域上に形成された第１導電型のドリフト領域と、
    前記第２面に形成された第２導電型のチャネル領域と、
    前記チャネル領域に接続され、前記ドレイン領域に向かって延びる第２導電型のピラー領域と
    を含む、請求項７～１１のうちのいずれか一項に記載の半導体装置。
  13. スーパージャンクション構造を有する半導体装置であって、
    第１面および前記第１面と反対側の第２面を有する半導体層と、
    前記半導体層の第２面上に形成された第１絶縁層と、
    前記第１絶縁層上に形成されたゲート電極と、
    前記ゲート電極上に形成された第２絶縁層と、
    前記第１絶縁層および前記第２絶縁層を覆う第３絶縁層と、
    前記第３絶縁層上に形成されたソース電極であって、前記第１絶縁層および前記第３絶縁層を貫通して前記半導体層と接するソースコンタクト部を含むソース電極と
    を備え、
    前記第１絶縁層は、前記ゲート電極と前記半導体層との間に介在するゲート絶縁部を含み、前記ゲート絶縁部は、前記ゲート電極と前記半導体層との間に位置する湾曲した側面を含み、
    前記第１絶縁層および前記第２絶縁層は、前記湾曲した側面によって少なくとも部分的に囲まれた空洞を形成し、前記空洞の少なくとも一部は、前記ゲート電極と前記半導体層との間に位置している、
    半導体装置。
  14. 前記半導体層の前記第２面は、前記ゲート電極の下方に位置する段差を含む、請求項１３に記載の半導体装置。
  15. 前記段差は、前記第２面と直交する方向において２５ｎｍ未満である、請求項１４に記載の半導体装置。
  16. 前記半導体層は、
    前記第１面を含む第１導電型のドレイン領域と、
    前記ドレイン領域上に形成された第１導電型のドリフト領域と、
    前記第２面に形成された第２導電型のチャネル領域と、
    前記チャネル領域に接続され、前記ドレイン領域に向かって延びる第２導電型のピラー領域と
    を含む、請求項１３～１５のうちのいずれか一項に記載の半導体装置。
  17. スーパージャンクション構造を有する半導体装置であって、
    第１面および前記第１面と反対側の第２面を有する半導体層と、
    前記半導体層の第２面上に形成された第１絶縁層と、
    前記第１絶縁層上に形成されたゲート電極と、
    前記ゲート電極上に形成された第２絶縁層と、
    前記第１絶縁層および前記第２絶縁層を覆う第３絶縁層と、
    前記第３絶縁層上に形成されたソース電極であって、前記第１絶縁層および前記第３絶縁層を貫通して前記半導体層と接するソースコンタクト部を含むソース電極と
    を備え、
    前記第１絶縁層は、前記ゲート電極と前記半導体層との間に介在するゲート絶縁部を含み、前記ゲート絶縁部は、前記ゲート電極と前記半導体層との間に位置する湾曲した側面を含み、
    前記半導体層の前記第２面は、前記ゲート電極の下方に位置する段差を含み、
    前記第１絶縁層および前記第２絶縁層は、前記湾曲した側面によって少なくとも部分的に囲まれた空洞を形成し、前記空洞の少なくとも一部は、前記ゲート電極と前記段差との間に位置している、
    半導体装置。
  18. 前記段差は、前記第２面と直交する方向において２５ｎｍ未満である、請求項１７に記載の半導体装置。
  19. 前記半導体層は、
    前記第１面を含む第１導電型のドレイン領域と、
    前記ドレイン領域上に形成された第１導電型のドリフト領域と、
    前記第２面に形成された第２導電型のチャネル領域と、
    前記チャネル領域に接続され、前記ドレイン領域に向かって延びる第２導電型のピラー領域と
    を含む、請求項１７または１８に記載の半導体装置。
JP2022019439A 2022-02-10 2022-02-10 半導体装置および半導体装置の製造方法 Active JP7837737B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022019439A JP7837737B2 (ja) 2022-02-10 2022-02-10 半導体装置および半導体装置の製造方法
US18/150,212 US20230253473A1 (en) 2022-02-10 2023-01-05 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022019439A JP7837737B2 (ja) 2022-02-10 2022-02-10 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2023116996A JP2023116996A (ja) 2023-08-23
JP7837737B2 true JP7837737B2 (ja) 2026-03-31

Family

ID=87520328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022019439A Active JP7837737B2 (ja) 2022-02-10 2022-02-10 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20230253473A1 (ja)
JP (1) JP7837737B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207784A (ja) 2006-01-30 2007-08-16 Toshiba Corp 半導体装置
JP2009253072A (ja) 2008-04-08 2009-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2018139556A1 (ja) 2017-01-25 2018-08-02 ローム株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105496B2 (ja) * 1989-04-28 1995-11-13 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JPH1154746A (ja) * 1997-07-31 1999-02-26 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207784A (ja) 2006-01-30 2007-08-16 Toshiba Corp 半導体装置
JP2009253072A (ja) 2008-04-08 2009-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2018139556A1 (ja) 2017-01-25 2018-08-02 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20230253473A1 (en) 2023-08-10
JP2023116996A (ja) 2023-08-23

Similar Documents

Publication Publication Date Title
CN209747521U (zh) 高电子迁移率晶体管
US10283591B2 (en) Silicon carbide semiconductor device and method of manufacturing the silicon carbide semiconductor device
US20100258854A1 (en) Semiconductor device
CN102097378B (zh) 一种沟槽金属氧化物半导体场效应管的制造方法
US11769805B2 (en) Semiconductor device with field plate electrode
US11575039B2 (en) Semiconductor device
CN110828456B (zh) 用于在功率器件中减小衬底掺杂剂向外扩散的氧插入的Si层
CN110828561A (zh) 用于在垂直功率器件中减小接触注入物向外扩散的氧插入的Si层
CN111244164B (zh) 碳化硅器件、半导体器件及用于形成它们的方法
JP2014232798A (ja) 半導体装置
US20170077285A1 (en) Semiconductor device
US8222109B2 (en) Method of fabricating semiconductor device
JP2024107024A (ja) 炭化ケイ素体を有する半導体デバイスおよび製造方法
US20260026064A1 (en) Silicon carbide semiconductor device
JP2018206872A (ja) 半導体装置
CN111933529A (zh) 一种沟槽型mosfet的制造方法及其结构
CN113053752B (zh) 半导体器件及其制造方法
WO2026037080A1 (zh) 一种碳化硅器件、其制作方法及电子器件
JP7613670B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7837737B2 (ja) 半導体装置および半導体装置の製造方法
CN118263323A (zh) 半导体器件和半导体器件的制备方法
CN109309121B (zh) 半导体功率器件及其制备方法
US20140220758A1 (en) Method for Producing a Semiconductor Device with a Vertical Dielectric Layer
EP2518771B1 (en) Compound semiconductor device and method for manufacturing same
CN106783629A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20250129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20251016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20251021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20251212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20260217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20260318

R150 Certificate of patent or registration of utility model

Ref document number: 7837737

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150