JP7770331B2 - 半導体装置 - Google Patents

半導体装置

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Description

この出願は、２０２０年９月２５日に日本国特許庁に提出された特願２０２０－１６０８７５号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
特許文献１は、半導体基板、厚い酸化膜、薄い酸化膜およびポリシリコン層を含む半導体装置を開示している。厚い酸化膜は、半導体基板の上に局部的に形成されている。薄い酸化膜は、半導体基板の上で厚い酸化膜と高段差を形成している。厚い酸化膜の側壁角度は７０°～８０°である。ポリシリコン層は、厚い酸化膜および薄い酸化膜の上に形成されている。ポリシリコン層の形成工程後には、ポリシリコンスティックと称される残留物が、厚い酸化膜および薄い酸化膜の間の高段差に付着した状態で残存する。ポリシリコンスティックは、ドライエッチング法によって完全に除去される。
特開平１０－１１２４５６号公報
本発明の一実施形態は、信頼性を向上できる半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体チップと、前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体チップと、前記主面に形成された分離トレンチ、前記分離トレンチの内壁を被覆する分離絶縁膜、および、前記分離絶縁膜を挟んで前記分離トレンチに埋設された分離電極を含み、前記主面にデバイス領域を区画するトレンチ分離構造と、前記デバイス領域において前記主面に形成された機能デバイスと、前記デバイス領域において前記機能デバイスを露出させるように前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置を提供する。
図１は、本発明の一実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示す半導体チップの構造を示す平面図である。 図４は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図５は、図４に示すパワートランジスタの等価回路図である。 図６は、図５に示すパワートランジスタの更なる等価回路図である。 図７は、図１に示す半導体装置の一構成例を示すブロック回路図である。 図８Ａは、パワートランジスタの動作例を説明するための回路図である。 図８Ｂは、パワートランジスタの動作例を説明するための回路図である。 図８Ｃは、パワートランジスタの動作例を説明するための回路図である。 図９は、図３に示す領域IXの拡大図である。 図１０は、図９に示す領域Xの拡大図である。 図１１は、図９に示す領域XIを一部省略して示す拡大図である。 図１２は、図１０に示すXII-XII線に沿う断面図である。 図１３は、図１０に示すXIII-XIII線に沿う断面図である。 図１４Ａは、図１２に示す構造の要部の拡大断面図である。 図１４Ｂは、図１４Ａの要部を示す拡大断面図である。 図１５は、図９に示す第１デバイス領域の要部を示す断面斜視図である。 図１６Ａは、パワートランジスタの制御例を示す断面斜視図である。 図１６Ｂは、パワートランジスタの制御例を示す断面斜視図である。 図１６Ｃは、パワートランジスタの制御例を示す断面斜視図である。 図１７は、図３に示す領域XVIIの拡大図である。 図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１８に示す構造の要部の拡大断面図である。 図２０は、図１７に示すXX-XX線に沿う断面図である。 図２１は、図２０に示す構造の要部の拡大断面図である。 図２２Ａは、図１２に示す領域に対応し、半導体装置の製造方法の一例を説明するための断面図である。 図２２Ｂは、図２２Ａの後の工程を説明するための断面図である。 図２２Ｃは、図２２Ｂの後の工程を説明するための断面図である。 図２２Ｄは、図２２Ｃの後の工程を説明するための断面図である。 図２２Ｅは、図２２Ｄの後の工程を説明するための断面図である。 図２２Ｆは、図２２Ｅの後の工程を説明するための断面図である。 図２２Ｇは、図２２Ｆの後の工程を説明するための断面図である。 図２２Ｈは、図２２Ｇの後の工程を説明するための断面図である。 図２２Ｉは、図２２Ｈの後の工程を説明するための断面図である。 図２２Ｊは、図２２Ｉの後の工程を説明するための断面図である。 図２２Ｋは、図２２Ｊの後の工程を説明するための断面図である。 図２２Ｌは、図２２Ｋの後の工程を説明するための断面図である。 図２２Ｍは、図２２Ｌの後の工程を説明するための断面図である。 図２２Ｎは、図２２Ｍの後の工程を説明するための断面図である。 図２２Ｏは、図２２Ｎの後の工程を説明するための断面図である。 図２２Ｐは、図２２Ｏの後の工程を説明するための断面図である。 図２２Ｑは、図２２Ｐの後の工程を説明するための断面図である。 図２２Ｒは、図２２Ｑの後の工程を説明するための断面図である。 図２２Ｓは、図２２Ｒの後の工程を説明するための断面図である。 図２２Ｔは、図２２Ｓの後の工程を説明するための断面図である。 図２２Ｕは、図２２Ｔの後の工程を説明するための断面図である。 図２３Ａは、図１８に示す領域に対応し、半導体装置の製造方法の一例を説明するための断面図である。 図２３Ｂは、図２３Ａの後の工程を説明するための断面図である。 図２３Ｃは、図２３Ｂの後の工程を説明するための断面図である。 図２３Ｄは、図２３Ｃの後の工程を説明するための断面図である。 図２３Ｅは、図２３Ｄの後の工程を説明するための断面図である。 図２３Ｆは、図２３Ｅの後の工程を説明するための断面図である。 図２３Ｇは、図２３Ｆの後の工程を説明するための断面図である。 図２３Ｈは、図２３Ｇの後の工程を説明するための断面図である。 図２３Ｉは、図２３Ｈの後の工程を説明するための断面図である。 図２３Ｊは、図２３Ｉの後の工程を説明するための断面図である。 図２３Ｋは、図２３Ｊの後の工程を説明するための断面図である。 図２３Ｌは、図２３Ｋの後の工程を説明するための断面図である。 図２３Ｍは、図２３Ｌの後の工程を説明するための断面図である。 図２３Ｎは、図２３Ｍの後の工程を説明するための断面図である。 図２３Ｏは、図２３Ｎの後の工程を説明するための断面図である。 図２３Ｐは、図２３Ｏの後の工程を説明するための断面図である。 図２３Ｑは、図２３Ｐの後の工程を説明するための断面図である。 図２３Ｒは、図２３Ｑの後の工程を説明するための断面図である。 図２３Ｓは、図２３Ｒの後の工程を説明するための断面図である。 図２３Ｔは、図２３Ｓの後の工程を説明するための断面図である。 図２３Ｕは、図２３Ｔの後の工程を説明するための断面図である。 図２４は、図１２に対応し、第１トレンチ分離構造の変形例を示す断面図である。
図１は、本発明の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ２の構造を示す平面図である。図４は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。図５は、図４に示すパワートランジスタ８の等価回路図である。図６は、図５に示すパワートランジスタ８の更なる等価回路図である。
以下では、半導体装置１がハイサイド側のスイッチングデバイスからなる形態例について説明するが、半導体装置１は、各種構造の電気的な接続形態や機能が調整されることにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
図１および図２を参照して、半導体装置１は、この形態（this embodiment）では、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、具体的には、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
第１主面３は、機能デバイスが形成されたデバイス面である。第２主面４は、実装面であり、研削痕を有する研削面からなっていてもよい。第１～第４側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
図３を参照して、半導体装置１は、第１主面３に区画された第１デバイス領域６を含む。第１デバイス領域６は、外部に出力される出力信号が生成される出力領域である。第１デバイス領域６は、この形態では、第１主面３において第３側面５Ｃ側の領域に区画されている。第１デバイス領域６の配置および平面形状は任意であり、特定の形態に限定されない。ただし、良好な出力特性を得る観点から、第１デバイス領域６は、第１主面３の２分の１以上の面積を占めていることが好ましい。
半導体装置１は、第１主面３において第１デバイス領域６とは異なる領域に区画された第２デバイス領域７を含む。第２デバイス領域７は、外部からの電気信号が入力される入力領域である。第２デバイス領域７は、この形態では、第１デバイス領域６に対して第４側面５Ｄ側の領域に区画されている。第２デバイス領域７の配置および平面形状は任意であり、特定の形態に限定されない。
第２デバイス領域７は、第１デバイス領域６の平面積以下の平面積を有していることが好ましい。第２デバイス領域７は、第１デバイス領域６に対して０．１以上１以下の面積比で形成されていることが好ましい。面積比は、第１デバイス領域６の平面積に対する第２デバイス領域７の平面積の比である。面積比は、０．１以上０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、または、０．７５以上１以下であってもよい。面積比は、１未満であることが好ましい。むろん、第１デバイス領域６の平面積を超える平面積を有する第２デバイス領域７が採用されてもよい。
図３～図６を参照して、半導体装置１は、第１デバイス領域６に形成された絶縁ゲート型のゲート分割トランジスタの一例としてのｎ系統（ｎ≧２）のパワートランジスタ８を含む。パワートランジスタ８は、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と称されてもよい。パワートランジスタ８は、１つのメインドレインＤＭ、１つのメインソースＳＭおよびｎ個（ｎ≧２）のメインゲートＧＭを含む。
ｎ個のメインゲートＧＭには、同一のまたは異なるｎ個のゲート信号Ｇが任意のタイミングで入力される。ゲート信号Ｇは、パワートランジスタ８をオン状態に制御するオン信号、および、パワートランジスタ８をオフ状態に制御するオフ信号を含む。パワートランジスタ８は、ｎ個のメインゲートＧＭに入力されたｎ個のゲート信号Ｇに応答して、メインドレインＤＭおよびメインソースＳＭから単一の出力電流ＩＯＵＴ（出力信号）を出力する。つまり、パワートランジスタ８は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流ＩＯＵＴは、具体的には、メインドレインＤＭおよびメインソースＳＭの間を流れるドレイン・ソース電流である。
図５を参照して、パワートランジスタ８は、具体的には、個別制御対象としてのｎ個（ｎ≧２）の系統トランジスタ９を含む。パワートランジスタ８は、さらに具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、この形態では、単一の第１デバイス領域６に集約して形成されている。ｎ個の系統トランジスタ９は、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。つまり、ｎ系統のパワートランジスタ８は、オン状態の系統トランジスタ９およびオフ状態の系統トランジスタ９が任意のタイミングで併存するように構成されている。
ｎ個の系統トランジスタ９は、システムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳをそれぞれ含む。ｎ個の系統トランジスタ９のシステムドレインＤＳは、メインドレインＤＭにそれぞれ接続されている。ｎ個の系統トランジスタ９のシステムソースＳＳは、メインソースＳＭにそれぞれ接続されている。ｎ個の系統トランジスタ９のシステムゲートＧＳは、一対一の対応関係でメインゲートＧＭにそれぞれ接続されている。
つまり、パワートランジスタ８のメインドレインＤＭ、メインソースＳＭおよびｎ個のメインゲートＧＭは、ｎ個の系統トランジスタ９のシステムドレインＤＳ、システムソースＳＳおよびｎ個のシステムゲートＧＳによってそれぞれ構成されている。ｎ個のメインゲートＧＭは、実質的には、ｎ個のシステムゲートＧＳからなる。
ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成し、メインドレインＤＭおよびメインソースＳＭに出力する。系統毎の電気信号は、具体的には、各系統トランジスタ９のシステムドレインＤＳおよびシステムソースＳＳの間を流れるドレイン・ソース電流である。系統毎の電気信号は、メインドレインＤＭおよびメインソースＳＭの間で加算される。これにより、単一の出力電流ＩＯＵＴが生成される。
ｎ個の系統トランジスタ９は、互いにほぼ等しいゲート閾値電圧を有していることが好ましい。以下、この明細書に係る「ほぼ等しい」の文言は、測定対象の数値（ここでは１つの系統トランジスタ９のゲート閾値電圧）が比較対象の数値（ここでは他の系統トランジスタ９のゲート閾値電圧）と完全に一致している場合を含む他、測定対象の数値が比較対象の数値の０．９倍以上１．１倍以下の範囲に収まっている場合も含む。ｎ個の系統トランジスタ９は、互いにほぼ等しいチャネル面積を有していてもよいし、互いに異なるチャネル面積を有していてもよい。つまり、ｎ個の系統トランジスタ９は、互いにほぼ等しいオン抵抗特性を有していてもよいし、互いに異なるオン抵抗特性を有していてもよい。
図６を参照して、ｎ個の系統トランジスタ９は、個別制御対象として系統化（グループ化）された１つまたは複数の単位トランジスタ１０をそれぞれ含む。ｎ個の系統トランジスタ９は、具体的には、１つまたは複数の単位トランジスタ１０の並列回路によってそれぞれ構成されている。系統トランジスタ９が単一の単位トランジスタ１０からなる場合も、ここに言う「並列回路」に含まれるものとする。
各系統トランジスタ９に含まれる単位トランジスタ１０の個数は任意であるが、ｎ個の系統トランジスタ９のうちの少なくとも１つの系統トランジスタ９は、複数の単位トランジスタ１０を含むことが好ましい。ｎ個の系統トランジスタ９は、同一個数の単位トランジスタ１０によって構成されていてもよいし、異なる個数の単位トランジスタ１０によって構成されていてもよい。
各単位トランジスタ１０は、ユニットドレインＤＵ、ユニットソースＳＵおよびユニットゲートＧＵを含む。各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットドレインＤＵは、システムドレインＤＳに電気的に接続されている。また、各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットソースＳＵは、システムソースＳＳに電気的に接続されている。また、各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットゲートＧＵは、システムゲートＧＳに電気的に接続されている。
つまり、各系統トランジスタ９のシステムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳは、１つまたは複数の単位トランジスタ１０のユニットドレインＤＵ、ユニットソースＳＵおよびユニットゲートＧＵによってそれぞれ構成されている。
複数の単位トランジスタ１０は、トレンチゲート型からなっていてもよいし、プレーナゲート型からなっていてもよい。複数の単位トランジスタ１０は、互いにほぼ等しいゲート閾値電圧を有していることが好ましい。また、複数の単位トランジスタ１０は、互いにほぼ等しいチャネル面積を有していてもよいし、互いに異なるチャネル面積を有していてもよい。つまり、複数の単位トランジスタ１０は、互いにほぼ等しいオン抵抗特性を有していてもよいし、互いに異なるオン抵抗特性を有していてもよい。
複数の単位トランジスタ１０の個数、ゲート閾値電圧、チャネル面積等を調整することによって、各系統トランジスタ９のゲート閾値電圧やオン抵抗特性（チャネル面積）を精密に調整できる。各系統トランジスタ９の電気的特性は、達成すべきパワートランジスタ８の電気的仕様に応じて調整される。パワートランジスタ８の電気的仕様としては、チャネル利用率、オン抵抗Ｒｏｎ、スイッチング波形等が例示される。
図３および図４を参照して、半導体装置１は、第２デバイス領域７に形成された制御回路の一例としてのコントロールＩＣ１１（Control Integrated Circuit）を含む。コントロールＩＣ１１は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に応答してパワートランジスタ８を駆動制御するゲート制御回路１２を含む。ゲート制御回路１２は、具体的には、ｎ個の系統トランジスタ９を個別制御するｎ個のゲート信号Ｇを生成するように構成されている。コントロールＩＣ１１は、パワートランジスタ８と共に、所謂ＩＰＤ（Intelligent Power Device）を形成している。ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。
図２を参照して、半導体装置１は、第１主面３を被覆する層間絶縁層１３を含む。層間絶縁層１３は、第１デバイス領域６および第２デバイス領域７を一括して被覆している。層間絶縁層１３は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、ＳｉＯ２膜およびＳｉＮ膜のうちの少なくとも１つを含む。各配線層は、Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
図３を参照して、半導体装置１は、第１主面３の上（anywhere above）に形成された制御配線の一例としてのｎ個のゲート配線１４を含む。ｎ個のゲート配線１４は、層間絶縁層１３内に形成されたｎ個の配線層からなる。ｎ個のゲート配線１４は、層間絶縁層１３内に選択的に引き回され、パワートランジスタ８のｎ個のメインゲートＧＭおよびコントロールＩＣ１１（ゲート制御回路１２）にそれぞれ電気的に接続されている。
ｎ個のゲート配線１４は、具体的には、互いに電気的に独立した状態でパワートランジスタ８のｎ個のメインゲートＧＭ（ｎ個のシステムゲートＧＳ）に一対一の対応関係で電気的に接続されている。これにより、ｎ個のゲート配線１４は、コントロールＩＣ１１（ゲート制御回路１２）によって生成されたｎ個のゲート信号Ｇをパワートランジスタ８のｎ個のメインゲートＧＭに個別的に伝達する。
つまり、ｎ個のゲート配線１４は、複数の単位トランジスタ１０からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位トランジスタ１０のユニットゲートＧＵにそれぞれ電気的に接続されている。ｎ個のゲート配線１４は、個別制御対象として系統化すべき１つの単位トランジスタ１０に電気的に接続された１つまたは複数のゲート配線１４を含んでいてもよい。また、ｎ個のゲート配線１４は、個別制御対象として系統化すべき複数の単位トランジスタ１０を並列接続させる１つまたは複数のゲート配線１４を含んでいてもよい。
半導体装置１は、複数（この形態では６個）の端子電極１５～２０を含む。図１では、複数の端子電極１５～２０がハッチングによって示されている。複数の端子電極１５～２０の個数、配置および平面形状は、パワートランジスタ８の仕様やコントロールＩＣ１１の仕様に応じて任意の形態に調整され、図１に示される形態に限定されない。複数の端子電極１５～２０は、この形態では、ドレイン端子１５（電源端子ＶＢＢ）、ソース端子１６（出力端子ＯＵＴ）、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０を含む。
ドレイン端子１５は、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８のメインドレインＤＭおよびコントロールＩＣ１１に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８のメインドレインＤＭや、コントロールＩＣ１１の各種回路に電源電圧ＶＢを伝達する。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０は、層間絶縁層１３の上に形成されている。ソース端子１６は、第１主面３において第１デバイス領域６の上（above）に形成されている。ソース端子１６は、パワートランジスタ８のメインソースＳＭおよびコントロールＩＣ１１に電気的に接続されている。ソース端子１６は、パワートランジスタ８によって生成された出力電流ＩＯＵＴを外部に伝達する。
入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０は、第１主面３において第１デバイス領域６外の領域（具体的には第２デバイス領域７）の上（above）にそれぞれ形成されている。入力端子１７は、コントロールＩＣ１１を駆動する入力電圧を伝達する。基準端子１８は、パワートランジスタ８およびコントロールＩＣ１１に基準電圧（たとえばグランド電圧ＧＮＤ）を伝達する。イネーブル端子１９は、コントロールＩＣ１１の一部または全部の機能を有効または無効にするための電気信号を伝達する。センス端子２０は、コントロールＩＣ１１の異常を検出するための電気信号を伝達する。
ドレイン端子１５を除く端子電極１６～２０は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。端子電極１６～２０の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１種を含んでいてもよい。
図７は、図１に示す半導体装置１の一構成例を示すブロック回路図である。以下では、半導体装置１が車に搭載される場合を例にとって説明する。半導体装置１は、ドレイン端子１５、ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９、センス端子２０、パワートランジスタ８およびコントロールＩＣ１１を含む。
ドレイン端子１５は、電源に接続される。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース端子１６は、誘導性負荷Ｌに接続される。誘導性負荷Ｌは、コイル、ソレノイド、ハーネスのインダクタンス成分等であってもよい。入力端子１７は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータまたはＬＤＯ（Low Drop Out）に外部接続される。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準端子１８は、グランド接地される。イネーブル端子１９は、ＭＣＵに接続されてもよい。イネーブル端子１９には、コントロールＩＣ１１の一部または全部の機能を有効または無効にするための電気信号が入力される。センス端子２０は、抵抗器に接続されてもよい。
パワートランジスタ８のメインドレインＤＭは、ドレイン端子１５に電気的に接続されている。パワートランジスタ８のメインソースＳＭは、コントロールＩＣ１１（後述する電流検出回路２６）およびソース端子１６に電気的に接続されている。パワートランジスタ８のｎ個のメインゲートＧＭは、ｎ個のゲート配線１４を介してコントロールＩＣ１１（具体的にはゲート制御回路１２）に電気的に接続されている。図７では、ｎ個のゲート配線１４が１つのラインによって簡略化して示されている。
コントロールＩＣ１１は、ゲート制御回路１２、センストランジスタ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、アクティブクランプ回路２５、電流検出回路２６、電源逆接続保護回路２７および異常検出回路２８を含む。センストランジスタ２１は、ドレイン、ソースおよびゲートを含む。センストランジスタ２１のゲートは、ゲート制御回路１２に電気的に接続されている。センストランジスタ２１のドレインは、ドレイン端子１５に電気的に接続されている。センストランジスタ２１のソースは、電流検出回路２６に電気的に接続されている。
入力回路２２は、入力端子１７および電流・電圧制御回路２３に電気的に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力端子１７に印加された電気信号の波形を整形する。入力回路２２によって生成された信号は、電流・電圧制御回路２３に入力される。
電流・電圧制御回路２３は、保護回路２４、ゲート制御回路１２、電源逆接続保護回路２７および異常検出回路２８に電気的に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応答して、種々の電圧および電流を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路２９、第１定電圧生成回路３０、第２定電圧生成回路３１および基準電圧・電流生成回路３２を含む。
駆動電圧生成回路２９は、ゲート制御回路１２を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路２９は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路１２に入力される。
第１定電圧生成回路３０は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３０は、ツェナダイオードやレギュレータ回路（ここではツェナダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（具体的には、後述する負荷オープン検出回路３４等）に入力される。
第２定電圧生成回路３１は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３１は、ツェナダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（具体的には、後述する過熱保護回路３５や低電圧誤動作抑制回路３６）に入力される。
基準電圧・電流生成回路３２は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
保護回路２４は、電流・電圧制御回路２３、ゲート制御回路１２、異常検出回路２８、パワートランジスタ８のソースおよびセンストランジスタ２１のソースに電気的に接続されている。保護回路２４は、過電流保護回路３３、負荷オープン検出回路３４、過熱保護回路３５および低電圧誤動作抑制回路３６を含む。
過電流保護回路３３は、ゲート制御回路１２およびセンストランジスタ２１のソースに電気的に接続されている。過電流保護回路３３は、パワートランジスタ８を流れる出力電流を検出して一定値以下に制限することによって、過電流からパワートランジスタ８を保護する。過電流保護回路３３は、電流モニタ回路を含んでいてもよい。過電流保護回路３３によって生成された信号は、ゲート制御回路１２（具体的には、後述する駆動信号出力回路）に入力される。
負荷オープン検出回路３４は、電流・電圧制御回路２３およびパワートランジスタ８のメインソースＳＭに電気的に接続されている。負荷オープン検出回路３４は、負荷のオープン状態を検出する。負荷オープン検出回路３４によって生成された信号は、電流・電圧制御回路２３に入力される。
過熱保護回路３５は、電流・電圧制御回路２３に電気的に接続されている。過熱保護回路３５は、パワートランジスタ８の温度を監視し、過度な温度上昇からパワートランジスタ８を保護する。過熱保護回路３５は、パワートランジスタ８の温度が所定の閾値に達したとき、または、パワートランジスタ８および他の回路の温度差が所定の閾値に達したときに、パワートランジスタ８を強制的にオフ状態に制御する。過熱保護回路３５は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。
低電圧誤動作抑制回路３６は、電流・電圧制御回路２３に電気的に接続されている。低電圧誤動作抑制回路３６は、電源電圧ＶＢが所定値未満である場合にパワートランジスタ８が誤動作するのを抑制する。低電圧誤動作抑制回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路１２は、電流・電圧制御回路２３、保護回路２４、パワートランジスタ８のｎ個のメインゲートＧＭ、および、センストランジスタ２１のゲートに電気的に接続されている。ゲート制御回路１２は、発振回路やチャージポンプ回路を含んでいてもよい。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答して、パワートランジスタ８のオンオフを制御する。
ゲート制御回路１２は、ｎ個のゲート配線１４に出力すべきｎ個のゲート信号Ｇを生成する。ｎ個のゲート信号Ｇは、ｎ個のゲート配線１４を介してパワートランジスタ８に入力される。これにより、パワートランジスタ８のオンオフが制御される。また、ゲート制御回路１２は、センストランジスタ２１のオンオフを制御する。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答して、センストランジスタ２１のゲートに出力すべきゲート信号を生成する。これにより、センストランジスタ２１のオンオフが制御される。センストランジスタ２１は、パワートランジスタ８と同時に制御されることが好ましい。
アクティブクランプ回路２５は、ドレイン端子１５、パワートランジスタ８のメインゲートＧＭおよびセンストランジスタ２１のゲートに電気的に接続されている。アクティブクランプ回路２５は、逆起電力からパワートランジスタ８を保護する。アクティブクランプ回路２５は、複数のダイオードを含んでいてもよい。アクティブクランプ回路２５は、逆バイアス接続された第１ダイオード列および第２ダイオード列を含むダイオード対を有していてもよい。
第１ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含む。第２ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含み、第１ダイオード列に逆バイアス接続されている。第１ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。第２ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。
電流検出回路２６は、保護回路２４、異常検出回路２８、パワートランジスタ８のソースおよびセンストランジスタ２１のソースに電気的に接続されている。電流検出回路２６は、パワートランジスタ８およびセンストランジスタ２１を流れる電流を検出し、電流検出信号を生成する。電流検出信号は、異常検出回路２８に入力される。
電源逆接続保護回路２７は、基準端子１８および電流・電圧制御回路２３に電気的に接続されている。電源逆接続保護回路２７は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワートランジスタ８等を保護する。
異常検出回路２８は、電流・電圧制御回路２３、保護回路２４および電流検出回路２６に電気的に接続されている。異常検出回路２８は、保護回路２４の電圧を監視する。過電流保護回路３３、負荷オープン検出回路３４、過熱保護回路３５および低電圧誤動作抑制回路３６のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２８は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
異常検出回路２８は、具体的には、第１マルチプレクサ回路３７および第２マルチプレクサ回路３８を含む。第１マルチプレクサ回路３７は、２つの入力部、１つの出力部および１つの選択入力部を含む。第１マルチプレクサ回路３７の入力部には、保護回路２４および電流検出回路２６がそれぞれ接続されている。第１マルチプレクサ回路３７の出力部には、第２マルチプレクサ回路３８が接続されている。第１マルチプレクサ回路３７の選択入力部には、電流・電圧制御回路２３が接続されている。
第１マルチプレクサ回路３７は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２６からの電流検出信号に応答して、異常検出信号を生成する。第１マルチプレクサ回路３７によって生成された異常検出信号は、第２マルチプレクサ回路３８に入力される。第２マルチプレクサ回路３８は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路３８の入力部には、第１マルチプレクサ回路３７の出力部およびイネーブル端子１９がそれぞれ接続されている。第２マルチプレクサ回路３８の出力部には、センス端子２０が接続されている。
イネーブル端子１９にＭＣＵが接続され、センス端子２０に抵抗器が接続されている場合、ＭＣＵからイネーブル端子１９にオン信号が入力され、センス端子２０から異常検出信号が取り出される。異常検出信号は、センス端子２０に電気的に接続された抵抗器によって電圧信号に変換される。半導体装置１の状態異常は、この電圧信号に基づいて検出される。
図８Ａ～図８Ｃは、図５にそれぞれ対応し、パワートランジスタ８の動作例を説明するための回路図である。図８Ａを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力されると、全ての系統トランジスタ９がオン状態になる。この場合、パワートランジスタ８は、全ての電流経路が解放された状態でオン状態になる。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。
図８Ｂを参照して、ｘ個（１≦ｘ＜ｎ）のゲート配線１４にゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力され、（ｎ－ｘ）個のゲート配線１４にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力されると、ｘ個の系統トランジスタ９がオン状態になり、（ｎ－ｘ）個の系統トランジスタ９がオフ状態になる。この場合、パワートランジスタ８は、一部の電流経路が閉じた状態でオン状態になる。したがって、パワートランジスタ８のチャネル利用率が相対的に減少し、オン抵抗Ｒｏｎが相対的に増加する。
図８Ｃを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力されると、全ての電流経路が閉じた状態になる。これにより、全ての系統トランジスタ９がオフ状態になり、パワートランジスタ８がオフ状態になる。
次に、図９～図１５を参照して、第１デバイス領域６（パワートランジスタ８）の具体的な構造を説明する。図９は、図３に示す領域IXの拡大図である。図１０は、図９に示す領域Xの拡大図である。図１１は、図９に示す領域XIを一部省略して示す拡大図である。図１２は、図１０に示すXII-XII線に沿う断面図である。図１３は、図１０に示すXIII-XIII線に沿う断面図である。図１４Ａは、図１２に示す構造の要部の拡大断面図である。図１４Ｂは、図１４Ａの要部を示す拡大断面図である。図１５は、図９に示す第１デバイス領域６の要部を示す断面斜視図である。図１４Ｂでは、便宜上、ハッチングを省略している。図１５では、便宜上、第１主面３の上の構造を省略し、ゲート配線１４等を簡略化している。
図９～図１５（特に図１２および図１３）を参照して、半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｎ型（第１導電型）の第１半導体領域４１を含む。第１半導体領域４１は、パワートランジスタ８のメインドレインＤＭを形成している。第１半導体領域４１は、ドレイン領域と称されてもよい。第１半導体領域４１は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域４１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１半導体領域４１は、この形態では、半導体基板（Ｓｉ基板）によって形成されている。
第１半導体領域４１の厚さは、１０μｍ以上４５０μｍ以下であってもよい。第１半導体領域４１の厚さは、１０μｍ以上５０μｍ以下、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、３５０μｍ以上４５０μｍ以下であってもよい。第１半導体領域４１の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。
半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域４２を含む。第２半導体領域４２は、第１半導体領域４１と共にパワートランジスタ８のメインドレインＤＭを形成している。第２半導体領域４２は、ドリフト領域またはドレインドリフト領域と称されてもよい。第２半導体領域４２は、第１半導体領域４１に電気的に接続されるように第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
第２半導体領域４２は、第１半導体領域４１のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域４２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第２半導体領域４２は、この形態では、エピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
第２半導体領域４２は、第１半導体領域４１の厚さ未満の厚さを有している。第２半導体領域４２の厚さは、５μｍ以上２０μｍ以下であってもよい。第２半導体領域４２の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。第２半導体領域４２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
半導体装置１は、第１主面３において第１デバイス領域６を区画する領域分離構造の一例としての第１トレンチ分離構造４３（first trench separation structure）を含む。第１トレンチ分離構造４３は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
第１トレンチ分離構造４３は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１デバイス領域６を区画している。第１トレンチ分離構造４３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角環状に形成され、四角形状の第１デバイス領域６を区画している。第１トレンチ分離構造４３の平面形状は任意であり、多角環状に形成されていてもよい。第１デバイス領域６は、第１トレンチ分離構造４３の平面形状に応じて多角形状に区画されていてもよい。
第１トレンチ分離構造４３は、分離幅ＷＩを有している。分離幅ＷＩは、第１トレンチ分離構造４３が延びる方向に直交する方向の幅である。分離幅ＷＩは、０．５μｍ以上２．５μｍ以下であってもよい。分離幅ＷＩは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、または、２μｍ以上２．５μｍ以下であってもよい。分離幅ＷＩは、１．２μｍ以上２μｍ以下であることが好ましい。
第１トレンチ分離構造４３は、分離深さＤＩを有している。分離深さＤＩは、１μｍ以上１０μｍ以下であってもよい。分離深さＤＩは、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。分離深さＤＩは、２μｍ以上６μｍ以下であることが好ましい。
第１トレンチ分離構造４３のアスペクト比ＤＩ／ＷＩは、１を超えて５以下であってもよい。アスペクト比ＤＩ／ＷＩは、分離幅ＷＩに対する分離深さＤＩの比である。アスペクト比ＤＩ／ＷＩは、２以上であることが好ましい。第１トレンチ分離構造４３の底壁は、第２半導体領域４２の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。第１トレンチ分離構造４３の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
第１トレンチ分離構造４３は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第１トレンチ分離構造４３の四隅が、円弧状に形成されている。つまり、第１デバイス領域６は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第１トレンチ分離構造４３の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
第１トレンチ分離構造４３は、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。分離トレンチ４４は、第１主面３から第２主面４に向けて掘り下がっている。分離トレンチ４４は、第２半導体領域４２の底部から第１主面３側に間隔を空けて形成されている。
分離トレンチ４４は、側壁および底壁を含む。分離トレンチ４４の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。分離トレンチ４４は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。分離トレンチ４４の底壁角部は、湾曲状に形成されていることが好ましい。分離トレンチ４４の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
分離絶縁膜４５は、分離トレンチ４４の壁面に形成されている。分離絶縁膜４５は、具体的には、分離トレンチ４４の壁面の全域に膜状に形成され、分離トレンチ４４内においてＵ字状のリセス空間を区画している。分離絶縁膜４５は、この形態では、酸化シリコン膜を含む。分離絶縁膜４５は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
分離絶縁膜４５は、分離厚さＴＩを有している。分離厚さＴＩは、分離トレンチ４４の壁面の法線方向に沿う分離絶縁膜４５の厚さである。分離厚さＴＩは、０．１μｍ以上１μｍ以下であってもよい。分離厚さＴＩは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。分離厚さＴＩは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
分離絶縁膜４５は、具体的には、第１部分４５ａおよび第２部分４５ｂを含む。第１部分４５ａは、分離トレンチ４４の側壁を被覆する部分である。第２部分４５ｂは、分離トレンチ４４の底壁を被覆する部分である。第１部分４５ａは、第１分離厚さＴＩ１を有している。第１分離厚さＴＩ１は、分離トレンチ４４の側壁の法線方向に沿う第１部分４５ａの厚さである。分離絶縁膜４５の分離厚さＴＩは、第１分離厚さＴＩ１によって定義されている。
第２部分４５ｂは、第１分離厚さＴＩ１とは異なる第２分離厚さＴＩ２（ＴＩ１≠ＴＩ２）を有している。第２分離厚さＴＩ２は、分離トレンチ４４の底壁の法線方向に沿う第２部分４５ｂの厚さである。第２分離厚さＴＩ２は、第１分離厚さＴＩ１未満（ＴＩ２＜ＴＩ１）であることが好ましい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１の０．６倍以上１倍未満であってもよい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１の０．７倍以上０．９倍以下であることが好ましい。
分離電極４６は、分離絶縁膜４５を挟んで分離トレンチ４４に一体物として埋設されている。分離電極４６は、この形態では、導電性ポリシリコンを含む。分離電極４６には、基準電圧としてのソース電圧（たとえばグランド電圧）が印加されてもよい。
半導体装置１は、第１デバイス領域６において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域４７を含む。ボディ領域４７のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域４７は、第１デバイス領域６において第１主面３の表層部の全域に形成され、第１トレンチ分離構造４３に接している。ボディ領域４７は、第１トレンチ分離構造４３の底壁に対して第１主面３側の領域に形成されている。ボディ領域４７は、具体的には、第１トレンチ分離構造４３の中間部に対して第１主面３側の領域に形成されている。
半導体装置１は、第１デバイス領域６において第１トレンチ分離構造４３の内周壁に沿って形成されたボディスペース４８を含む。ボディスペース４８は、ボディ領域４７の一部からなる。ボディスペース４８は、平面視において第１トレンチ分離構造４３の内周壁に沿う環状に形成され、第１デバイス領域６の内方を取り囲んでいる。
ボディスペース４８は、スペース幅ＷＳＰを有している。スペース幅ＷＳＰは、分離幅ＷＩ以上（ＷＩ≦ＷＳＰ）であってもよいし、分離幅ＷＩ未満（ＷＳＰ＜ＷＩ）であってもよい。ボディスペース４８は、第１トレンチ分離構造４３の内周壁に沿って一定のスペース幅ＷＳＰを有していることが好ましい。スペース幅ＷＳＰは、１μｍ以上２．５μｍ以下であってもよい。スペース幅ＷＳＰは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、または、２μｍ以上２．５μｍ以下であってもよい。スペース幅ＷＳＰは、１．２μｍ以上２μｍ以下であることが好ましい。
半導体装置１は、第１デバイス領域６において第１主面３に形成されたパワートランジスタ８を含む。パワートランジスタ８は、第１トレンチ分離構造４３からスペース幅ＷＳＰだけ間隔を空けて第１主面３に形成されている。これにより、パワートランジスタ８は、ボディスペース４８を挟んで第１トレンチ分離構造４３に対向している。
パワートランジスタ８は、具体的には、第１デバイス領域６の第１主面３に集約して形成された複数の単位トランジスタ１０を含む。図９では、１６個の単位トランジスタ１０が形成された例が示されているが、単位トランジスタ１０の個数は任意である。複数の単位トランジスタ１０は、平面視において第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成され、第２方向Ｙに一列に並んで配列されている。これにより、複数の単位トランジスタ１０は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
図１０および図１１を参照して、複数の単位トランジスタ１０は、具体的には、単位セル５０によってそれぞれ構成されている。各単位セル５０は、１つのトレンチゲート構造５１、および、当該トレンチゲート構造５１によって制御されるチャネルセル５２を含む。チャネルセル５２は、トレンチゲート構造５１によって電流経路の開閉が制御される領域である。単位セル５０は、この形態では、１つのトレンチゲート構造５１の両サイドに形成された一対のチャネルセル５２を含む。
単位セル５０のセル幅は、１μｍ以上５μｍ以下であってもよい。セル幅は、単位セル５０が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。単位セル５０の第１方向Ｘの長さは任意であり、トレンチゲート構造５１の長さによって調整される。以下、１つの単位トランジスタ１０（単位セル５０）の構造について説明した後、複数の単位トランジスタ１０（単位セル５０）の配置について説明する。
トレンチゲート構造５１は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。トレンチゲート構造５１は、第１方向Ｘ（長手方向）に関して、一方側の第１端部５１Ａおよび他方側の第２端部５１Ｂを有している。
トレンチゲート構造５１は、第１幅Ｗ１を有している。第１幅Ｗ１は、トレンチゲート構造５１の短手方向（第２方向Ｙ）の幅である。第１幅Ｗ１は、第１トレンチ分離構造４３の分離幅ＷＩとほぼ等しくてもよい（Ｗ１≒ＷＩ）。第１幅Ｗ１は、分離幅ＷＩ未満（Ｗ１＜ＷＩ）であることが好ましい。第１幅Ｗ１は、スペース幅ＷＳＰ未満（Ｗ１＜ＷＳＰ）であることが好ましい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
トレンチゲート構造５１は、第１深さＤ１を有している。第１深さＤ１は、この形態では、第１トレンチ分離構造４３の分離深さＤＩとほぼ等しい（Ｄ１≒ＤＩ）。第１深さＤ１は、分離深さＤＩ未満（Ｄ１＜ＤＩ）であることが好ましい。第１深さＤ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、２μｍ以上６μｍ以下であることが好ましい。
トレンチゲート構造５１のアスペクト比Ｄ１／Ｗ１は、１を超えて５以下であってもよい。アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。アスペクト比Ｄ１／Ｗ１は、２以上であることが特に好ましい。トレンチゲート構造５１の底壁は、第２半導体領域４２の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。トレンチゲート構造５１の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
トレンチゲート構造５１は、ゲートトレンチ５３、上絶縁膜５４、下絶縁膜５５、上電極５６、下電極５７および中間絶縁膜５８を含むマルチ電極構造を有している。上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８は、第１絶縁体を構成している。これにより、上電極５６および下電極５７は、第１絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設されている。
ゲートトレンチ５３は、第１主面３から第２主面４に向けて掘り下がっている。ゲートトレンチ５３は、ボディ領域４７を貫通し、第２半導体領域４２の底部から第１主面３側に間隔を空けて形成されている。ゲートトレンチ５３は、側壁および底壁を含む。ゲートトレンチ５３の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。
ゲートトレンチ５３は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。ゲートトレンチ５３の底壁角部は、湾曲状に形成されていることが好ましい。ゲートトレンチ５３の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
上絶縁膜５４は、ゲートトレンチ５３の上壁面を被覆している。上絶縁膜５４は、具体的には、ボディ領域４７の底部に対してゲートトレンチ５３の開口側の領域に位置する上壁面を被覆している。上絶縁膜５４の下方部は、第２半導体領域４２およびボディ領域４７の境界を横切っている。
上絶縁膜５４は、ボディ領域４７を被覆する部分、および、第２半導体領域４２を被覆する部分を有している。ボディ領域４７に対する上絶縁膜５４の被覆面積は、第２半導体領域４２に対する上絶縁膜５４の被覆面積よりも大きい。上絶縁膜５４は、この形態では、酸化シリコンを含む。上絶縁膜５４は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。上絶縁膜５４は、ゲート絶縁膜として形成されている。
上絶縁膜５４は、分離絶縁膜４５の分離厚さＴＩ未満の第１厚さＴ１（Ｔ１＜ＴＩ）を有している。第１厚さＴ１は、ゲートトレンチ５３の壁面の法線方向に沿う上絶縁膜５４の厚さである。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
下絶縁膜５５は、ゲートトレンチ５３の下壁面を被覆している。下絶縁膜５５は、具体的には、ボディ領域４７の底部に対してゲートトレンチ５３の底壁側の領域に位置する下壁面を被覆している。下絶縁膜５５は、ゲートトレンチ５３の底壁側の領域においてＵ字状のリセス空間を区画している。下絶縁膜５５は、第２半導体領域４２に接している。下絶縁膜５５は、この形態では、酸化シリコンを含む。下絶縁膜５５は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。下絶縁膜５５は、フィールド絶縁膜として形成されている。
下絶縁膜５５は、上絶縁膜５４の第１厚さＴ１を超える第２厚さＴ２（Ｔ１＜Ｔ２）を有している。第２厚さＴ２は、分離絶縁膜４５の分離厚さＴＩとほぼ等しくてもよい（Ｔ２≒ＴＩ）。第２厚さＴ２は、ゲートトレンチ５３の壁面の法線方向に沿う下絶縁膜５５の厚さである。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
下絶縁膜５５は、具体的には、第１部分５５ａおよび第２部分５５ｂを含む。第１部分５５ａは、ゲートトレンチ５３の側壁を被覆する部分である。第２部分５５ｂは、ゲートトレンチ５３の底壁を被覆する部分である。第１部分５５ａは、第１下厚さＴ２１を有している。第１下厚さＴ２１は、ゲートトレンチ５３の側壁の法線方向に沿う第１部分５５ａの厚さである。下絶縁膜５５の第２厚さＴ２は、第１下厚さＴ２１によって定義されている。
第２部分４５ｂは、第１下厚さＴ２１とは異なる第２下厚さＴ２２（Ｔ２１≠Ｔ２２）を有している。第２下厚さＴ２２は、ゲートトレンチ５３の底壁の法線方向に沿う第２部分４５ｂの厚さである。第２下厚さＴ２２は、第１下厚さＴ２１未満（Ｔ２２＜Ｔ２１）であることが好ましい。第２下厚さＴ２２は、第１下厚さＴ２１の０．６倍以上１倍未満であってもよい。第２下厚さＴ２２は、第１下厚さＴ２１の０．７倍以上０．９倍以下であることが好ましい。第２下厚さＴ２２は、分離絶縁膜４５の第２分離厚さＴＩ２とほぼ等しくてもよい（Ｔ２２≒ＴＩ２）。
上電極５６は、上絶縁膜５４を挟んでゲートトレンチ５３内の上側（開口側）に埋設されている。上電極５６は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。上電極５６は、上絶縁膜５４を挟んでボディ領域４７および第２半導体領域４２に対向している。ボディ領域４７に対する上電極５６の対向面積は、第２半導体領域４２に対する上電極５６の対向面積よりも大きい。上電極５６は、この形態では、導電性ポリシリコンを含む。上電極５６は、ゲート電極として形成されている。上電極５６には、ゲート信号Ｇが印加される。
下電極５７は、下絶縁膜５５を挟んでゲートトレンチ５３内の下側（底壁側）に埋設されている。下電極５７は、下絶縁膜５５を挟んで第２半導体領域４２に対向している。下電極５７は、下絶縁膜５５から第１主面３側に突出した上端部を有している。下電極５７の上端部は、上電極５６の底部に咬合するように上電極５６に向けて延びている。これにより、下電極５７の上端部は、第２方向Ｙに関して、上電極５６の底部を挟んで上絶縁膜５４に対向している。
下電極５７は、この形態では、導電性ポリシリコンを含む。下電極５７は、この形態では、ゲート電極として形成されている。したがって、下電極５７には、上電極５６と同時にゲート信号Ｇが印加される。共通のゲートトレンチ５３内に配置された上電極５６および下電極５７は、同時に制御される。これにより、上電極５６および下電極５７の間の電圧降下を抑制できるから、上電極５６および下電極５７の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域４２）のオン抵抗Ｒｏｎを削減できる。この構造は、半導体装置１が車載用のデバイスとして提供される場合に特に有効である。
中間絶縁膜５８は、上電極５６および下電極５７の間に介在し、上電極５６および下電極５７を電気的に絶縁させている。中間絶縁膜５８は、具体的には、上電極５６および下電極５７の間の領域において下絶縁膜５５から露出する下電極５７（上端部）を被覆している。中間絶縁膜５８は、上絶縁膜５４および下絶縁膜５５に連なっている。中間絶縁膜５８は、この形態では、酸化シリコンを含む。中間絶縁膜５８は、具体的には、下電極５７の酸化物からなる酸化シリコン膜を含む。
中間絶縁膜５８は、法線方向Ｚに関して、下絶縁膜５５の第２厚さＴ２未満の中間厚さＴＭ（ＴＭ＜Ｔ２）を有している。中間厚さＴＭは、０．０１μｍ以上０．０５μｍ以下であってもよい。中間厚さＴＭは、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。中間厚さＴＭは、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
一対のチャネルセル５２は、トレンチゲート構造５１の両サイドにおいて、第１方向Ｘに延びる帯状にそれぞれ形成されている。一対のチャネルセル５２は、チャネル幅ＷＣをそれぞれ有している。チャネル幅ＷＣは、０．１μｍ以上１μｍ以下であってもよい。
一対のチャネルセル５２は、ボディ領域４７の表層部に形成されたｎ型のソース領域６０をそれぞれ含む。一対のチャネルセル５２に含まれるソース領域６０の個数は任意である。一対のチャネルセル５２は、この形態では、複数のソース領域６０をそれぞれ含む。単位セル５０に含まれる１つまたは複数のソース領域６０は、単位トランジスタ１０のユニットソースＳＵ（パワートランジスタ８のメインソースＳＭの一部）を形成している。
ソース領域６０のｎ型不純物濃度は、第２半導体領域４２のｎ型不純物濃度を超えている。ソース領域６０のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数のソース領域６０は、各チャネルセル５２において第１方向Ｘに間隔を空けて形成されている。複数のソース領域６０の底部は、ボディ領域４７の底部に対して第１主面３側の領域に位置している。
一対のチャネルセル５２は、ボディ領域４７の表層部においてソース領域６０とは異なる領域に形成されたｐ型のコンタクト領域６１をそれぞれ含む。一対のチャネルセル５２に含まれるコンタクト領域６１の個数は任意である。一対のチャネルセル５２は、この形態では、複数のコンタクト領域６１をそれぞれ含む。コンタクト領域６１のｐ型不純物濃度は、ボディ領域４７のｐ型不純物濃度を超えている。コンタクト領域６１のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
複数のコンタクト領域６１は、各チャネルセル５２において第１方向Ｘに間隔を空けて形成されている。複数のコンタクト領域６１は、具体的には、１つのソース領域６０を挟み込む態様で、第１方向Ｘに複数のソース領域６０と交互に形成されている。複数のコンタクト領域６１の底部は、ボディ領域４７の底部に対して第１主面３側の領域に位置している。
一対のチャネルセル５２は、ボディ領域４７内において複数のソース領域６０および第２半導体領域４２の間に画定された複数のチャネル領域６２を含む。複数のチャネル領域６２のオンオフは、トレンチゲート構造５１によって同時に制御される。したがって、複数のチャネル領域６２は、単位トランジスタ１０の１つのチャネルを形成している。
複数の単位セル５０は、複数のトレンチゲート構造５１が第２方向Ｙに第１間隔Ｉ１を空けて一列に並んで配列されるように形成されている。つまり、複数のトレンチゲート構造５１は、平面視において第１デバイス領域６において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに第１間隔Ｉ１を空けて形成されている。つまり、複数の単位セル５０（複数のトレンチゲート構造５１）は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
近接する一対のトレンチゲート構造５１の間の領域には、第１方向Ｘに延びる台地状のメサ部６３がそれぞれ区画されている。つまり、複数のトレンチゲート構造５１は、１つのメサ部６３を挟み込む態様で、第２方向Ｙに複数のメサ部６３と交互に形成されている。
複数の単位セル５０は、この形態では、近接する一対の単位セル５０の間に位置するメサ部６３においてチャネルセル５２同士が一体化するようにそれぞれ形成されている。各メサ部６３においてボディ領域４７の表層部には、複数のソース領域６０および複数のコンタクト領域６１が第１方向Ｘに沿って交互に形成されている。複数の単位セル５０は、この形態では、近接する一対のメサ部６３の中央部の間の領域によってそれぞれ形成されている。
このような構造においても、各単位セル５０のチャネル領域６２のオンオフは、単位セル５０毎に制御される。近接する一対の単位セル５０について見ると、一方の単位セル５０（トレンチゲート構造５１）がオン状態に制御された場合、当該一方の単位セル５０のチャネル領域６２はオン状態になるが、他方の単位セル５０のチャネル領域６２はオン状態にならない。したがって、外部からの電気的な接続がない限り、複数の単位セル５０（トレンチゲート構造５１）は電気的に独立している。これにより、各単位セル５０が、１つの単位トランジスタ１０として機能している。
第２方向Ｙに関して、両サイドに配置された２つの単位セル５０のトレンチゲート構造５１は、第１トレンチ分離構造４３から第１方向Ｘにスペース幅ＷＳＰを空けてそれぞれ形成されている。両サイドに配置された２つの単位セル５０は、この形態では、第１トレンチ分離構造４３側のチャネルセル５２においてソース領域６０を含まない。このような構造によれば、主要な電流経路をメサ部６３に制限できると同時に、トレンチゲート構造５１および第１トレンチ分離構造４３の間におけるリーク電流を抑制できる。
両サイドに配置された２つの単位セル５０は、この形態では、第１トレンチ分離構造４３側のチャネルセル５２においてコンタクト領域６１（以下、「最外のコンタクト領域６１」という。）のみを含む。最外のコンタクト領域６１は、第１トレンチ分離構造４３からトレンチゲート構造５１側に間隔を空けて形成されていることが好ましい。最外のコンタクト領域６１は、対応するトレンチゲート構造５１の側壁に接続されている。最外のコンタクト領域６１は、対応するトレンチゲート構造５１の側壁に沿って延びる帯状に形成されていてもよい。
図１０および図１１を参照して、第１間隔Ｉ１は、この形態では、チャネル幅ＷＣを２倍した値に相当する。第１間隔Ｉ１は、複数のトレンチゲート構造５１から拡がる空乏層が、複数のトレンチゲート構造５１の底壁よりも下方で一体化する値に設定されることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１の０．２５倍以上、かつ、第１幅Ｗ１の１．５倍以下であってもよい。第１間隔Ｉ１は、第１幅Ｗ１以下（Ｉ１≦Ｗ１）であることが好ましい。第１間隔Ｉ１は、スペース幅ＷＳＰ未満（Ｉ１≦ＷＳＰ）であることが好ましい。
第１間隔Ｉ１は、０．５μｍ以上２μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第１間隔Ｉ１は、０．４μｍ以上１．６μｍ以下であることが好ましい。
図９～図１１を参照して、半導体装置１は、第１デバイス領域６において第１主面３に形成された複数（この形態では３２個）のトレンチコンタクト構造７１を含む。複数のトレンチコンタクト構造７１は、パワートランジスタ８の構成要素でもある。複数のトレンチコンタクト構造７１は、具体的には、複数（この形態では１６個）の第１トレンチコンタクト構造７１Ａ、および、複数（この形態では１６個）の第２トレンチコンタクト構造７１Ｂを含む。
複数の第１トレンチコンタクト構造７１Ａは、複数のトレンチゲート構造５１の第１端部５１Ａおよび第１トレンチ分離構造４３の間の領域にそれぞれ形成されている。複数の第１トレンチコンタクト構造７１Ａは、複数のトレンチゲート構造５１の第１端部５１Ａにそれぞれ接続され、第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成されている。複数の第１トレンチコンタクト構造７１Ａは、第１方向Ｘに関して、第１トレンチ分離構造４３からスペース幅ＷＳＰ分だけ間隔を空けて形成されている。複数の第１トレンチコンタクト構造７１Ａの第１方向Ｘの長さは任意である。
複数の第２トレンチコンタクト構造７１Ｂは、複数のトレンチゲート構造５１の第２端部５１Ｂおよび第１トレンチ分離構造４３の間の領域にそれぞれ形成されている。複数の第２トレンチコンタクト構造７１Ｂは、複数のトレンチゲート構造５１の第２端部５１Ｂにそれぞれ接続され、第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成されている。複数の第２トレンチコンタクト構造７１Ｂは、第１方向Ｘに関して、第１トレンチ分離構造４３からスペース幅ＷＳＰ分だけ間隔を空けて形成されている。複数の第２トレンチコンタクト構造７１Ｂの第１方向Ｘの長さは任意である。
複数のトレンチコンタクト構造７１は、第２幅Ｗ２および第２深さＤ２をそれぞれ有している。第２幅Ｗ２は、トレンチコンタクト構造７１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。第２幅Ｗ２は、この形態では、トレンチゲート構造５１の第１幅Ｗ１とほぼ等しい（Ｗ２≒Ｗ１）。また、第２深さＤ２は、この形態では、トレンチゲート構造５１の第１深さＤ１とほぼ等しい（Ｄ２≒Ｄ１）。したがって、複数のトレンチコンタクト構造７１のアスペクト比Ｄ２／Ｗ２は、トレンチゲート構造５１のアスペクト比Ｄ１／Ｗ１（Ｄ２／Ｗ２≒Ｄ１／Ｗ１）とほぼ等しい。
複数のトレンチコンタクト構造７１は、具体的には、コンタクトトレンチ７２、コンタクト絶縁膜７３（第２絶縁体）およびコンタクト電極７４を含むシングル電極構造をそれぞれ有している。コンタクトトレンチ７２は、ゲートトレンチ５３に連通するように第１主面３から第２主面４に向けて掘り下がっている。コンタクトトレンチ７２は、第２半導体領域４２の底部から第１主面３側に間隔を空けて形成されている。
コンタクトトレンチ７２は、側壁および底壁を含む。コンタクトトレンチ７２の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。コンタクトトレンチ７２は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。コンタクトトレンチ７２の底壁角部は、湾曲状に形成されていることが好ましい。コンタクトトレンチ７２の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。コンタクトトレンチ７２の底壁は、ゲートトレンチ５３の底壁に滑らかに接続されている。
コンタクト絶縁膜７３は、コンタクトトレンチ７２の壁面に形成されている。コンタクト絶縁膜７３は、具体的には、コンタクトトレンチ７２の壁面の全域に膜状に形成され、コンタクトトレンチ７２内においてＵ字状のリセス空間を区画している。コンタクト絶縁膜７３は、この形態では、酸化シリコン膜を含む。コンタクト絶縁膜７３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
コンタクト絶縁膜７３は、上絶縁膜５４の第１厚さＴ１を超える第３厚さＴ３（Ｔ１＜Ｔ３）を有している。第３厚さＴ３は、コンタクトトレンチ７２の壁面の法線方向に沿うコンタクト絶縁膜７３の厚さである。第３厚さＴ３は、分離絶縁膜４５の分離厚さＴＩとほぼ等しくてもよい（Ｔ３≒ＴＩ）。第３厚さＴ３は、下絶縁膜５５の第２厚さＴ２とほぼ等しくてもよい（Ｔ３≒Ｔ２）。
第３厚さＴ３は、０．１μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
コンタクト絶縁膜７３は、具体的には、第１部分７３ａおよび第２部分７３ｂを含む。第１部分７３ａは、コンタクトトレンチ７２の側壁を被覆する部分である。第２部分７３ｂは、コンタクトトレンチ７２の底壁を被覆する部分である。第１部分７３ａは、第１コンタクト厚さＴ３１を有している。第１コンタクト厚さＴ３１は、コンタクトトレンチ７２の側壁の法線方向に沿う第１部分７３ａの厚さである。コンタクト絶縁膜７３の第３厚さＴ３は、第１コンタクト厚さＴ３１によって定義されている。
第２部分７３ｂは、第１コンタクト厚さＴ３１とは異なる第２コンタクト厚さＴ３２（Ｔ３１≠Ｔ３２）を有している。第２コンタクト厚さＴ３２は、コンタクトトレンチ７２の底壁の法線方向に沿う第２部分７３ｂの厚さである。第２コンタクト厚さＴ３２は、第１コンタクト厚さＴ３１未満（Ｔ３２＜Ｔ３１）であることが好ましい。第２コンタクト厚さＴ３２は、第１コンタクト厚さＴ３１の０．６倍以上１倍未満であってもよい。第２コンタクト厚さＴ３２は、第１コンタクト厚さＴ３１の０．７倍以上０．９倍以下であることが好ましい。第２コンタクト厚さＴ３２は、分離絶縁膜４５の第２分離厚さＴＩ２とほぼ等しくてもよい（Ｔ３２≒ＴＩ２）。
コンタクト電極７４は、コンタクト絶縁膜７３を挟んでコンタクトトレンチ７２に一体物として埋設されている。コンタクト電極７４は、この形態では、導電性ポリシリコンを含む。コンタクト電極７４は、トレンチゲート構造５１の下電極５７と同電位に固定されている。つまり、コンタクト電極７４はゲート電極として形成され、ゲート信号Ｇがコンタクト電極７４に印加される。
コンタクト電極７４は、具体的には、コンタクトトレンチ７２およびゲートトレンチ５３の連通部においてトレンチゲート構造５１の下電極５７に接続されている。また、コンタクト電極７４は、中間絶縁膜５８を挟んでトレンチゲート構造５１の上電極５６から電気的に絶縁されている。つまり、コンタクト電極７４は、下電極５７においてコンタクト絶縁膜７３および中間絶縁膜５８を挟んでゲートトレンチ５３からコンタクトトレンチ７２に引き出された引き出し部からなる。
トレンチコンタクト構造７１は、下電極５７と同電位に固定されたコンタクト電極７４を含む構造上、接続されたトレンチゲート構造５１と同時に制御される。したがって、系統トランジスタ９として系統化可能なトレンチゲート構造５１（単位セル５０）の総数（つまり、パワートランジスタ８の最大系統数）は、トレンチコンタクト構造７１によって定まっている。
この形態では、各トレンチゲート構造５１の両端部（第１端部５１Ａおよび第２端部５１Ｂ）にトレンチコンタクト構造７１が１つずつ接続されている。したがって、各トレンチゲート構造５１は、両端部の２つのトレンチコンタクト構造７１と同時に制御される。つまり、この形態では、１６個のトレンチゲート構造５１が電気的に独立して制御されるように構成されている。
したがって、この形態では、系統トランジスタ９として系統化可能な単位トランジスタ１０の総数は「１６」であり、パワートランジスタ８の最大系統数は「１６」となる。複数のトレンチゲート構造５１に接続されるゲート配線１４の本数が調整されることにより、最大で１６個のゲート信号Ｇが１６個のトレンチゲート構造５１に一対一の対応関係で個別入力され得る。系統数を増加させることにより、ｎ個の系統トランジスタ９に入力されるゲート信号Ｇの組み合わせパターンを増加させることができる。
図１２～図１４Ｂを参照して、半導体装置１は、第１デバイス領域６において第１主面３を部分的に被覆する第１フィールド絶縁膜８０を含む。第１フィールド絶縁膜８０は、この形態では、酸化シリコン膜を含む。第１フィールド絶縁膜８０は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
第１フィールド絶縁膜８０は、平面視においてパワートランジスタ８（複数のトレンチゲート構造５１および複数のトレンチコンタクト構造７１）から第１トレンチ分離構造４３側に間隔を空けて形成され、第１トレンチ分離構造４３の周囲を被覆している。第１フィールド絶縁膜８０は、ボディ領域４７（ボディスペース４８）を被覆している。つまり、第１フィールド絶縁膜８０は、第１デバイス領域６の周縁部においてボディ領域４７（ボディスペース４８）を挟んで第２半導体領域４２（第１半導体領域４１）に対向している。
第１フィールド絶縁膜８０は、平面視において第１トレンチ分離構造４３の内側の壁面に沿って帯状に延びている。第１フィールド絶縁膜８０は、この形態では、平面視において第１トレンチ分離構造４３の内周壁に沿って延びる環状に形成され、第１デバイス領域６の内方部を全周に亘って取り囲んでいる。つまり、第１フィールド絶縁膜８０は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺を有している。
第１フィールド絶縁膜８０は、第１トレンチ分離構造４３の内周壁から露出した分離絶縁膜４５に連なっている。つまり、第１デバイス領域６は、半導体チップ２内において第１トレンチ分離構造４３によって区画され、半導体チップ２の上において第１フィールド絶縁膜８０によって区画されている。
第１フィールド絶縁膜８０は、第１デバイス領域６の内方部を区画する第１絶縁側壁８０ａを有している。第１絶縁側壁８０ａは、第１フィールド絶縁膜８０の内周縁の全周に亘って形成されている。つまり、第１絶縁側壁８０ａは、第１フィールド絶縁膜８０において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺に形成されている。
第１絶縁側壁８０ａは、ボディ領域４７（ボディスペース４８）の上に位置している。第１絶縁側壁８０ａは、第１主面３に対して鋭角を成すように斜め下り傾斜している。第１絶縁側壁８０ａは、具体的には、第１フィールド絶縁膜８０の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
第１絶縁側壁８０ａは、第１主面３との間で２０°以上４０°以下の第１傾斜角度θ１（２０°≦θ１≦４０°）を成している。第１傾斜角度θ１は、断面視において第１絶縁側壁８０ａの上端部および下端部を結ぶ直線を設定した場合に、当該直線が第１フィールド絶縁膜８０内部において第１主面３に対して成す角度（絶対値）である。第１傾斜角度θ１は、４０°未満（θ１＜４０°）であることが好ましい。
第１傾斜角度θ１は、３０°±６°の範囲（２４°≦θ１≦３６°）に収まることが特に好ましい。第１傾斜角度θ１は、典型的には、２８°以上３６°以下の範囲（２８°≦θ１≦３６°）に収まる。第１絶縁側壁８０ａは、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、第１傾斜角度θ１は、断面視において第１絶縁側壁８０ａの上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
第１フィールド絶縁膜８０は、第１フィールド厚さＴＦ１を有している。第１フィールド厚さＴＦ１は、第１フィールド絶縁膜８０のうち第１絶縁側壁８０ａを形成する部分以外の部分の法線方向Ｚに沿う厚さである。第１フィールド厚さＴＦ１は、分離絶縁膜４５の第１分離厚さＴＩ１（＝分離厚さＴＩ）とほぼ等しくてもよい（ＴＦ１≒ＴＩ１）。第１フィールド厚さＴＦ１は、分離絶縁膜４５の第２分離厚さＴＩ２を超えている（ＴＩ２＜ＴＦ１）ことが好ましい。
第１フィールド厚さＴＦ１は、上絶縁膜５４の第１厚さＴ１以上（Ｔ１≦ＴＦ１）であることが好ましい。第１フィールド厚さＴＦ１は、第１厚さＴ１を超えている（Ｔ１＜ＴＦ１）ことが特に好ましい。第１フィールド厚さＴＦ１は、下絶縁膜５５の第１下厚さＴ２１（＝第２厚さＴ２）とほぼ等しくてもよい（ＴＦ１≒Ｔ２１）。第１フィールド厚さＴＦ１は、下絶縁膜５５の第２下厚さＴ２２を超えている（Ｔ２２＜ＴＦ１）ことが好ましい。
第１フィールド厚さＴＦ１は、中間厚さＴＭを超えている（ＴＭ＜ＴＦ１）ことが好ましい。第１フィールド厚さＴＦ１は、コンタクト絶縁膜７３の第１コンタクト厚さＴ３１（＝第３厚さＴ３）とほぼ等しくてもよい（ＴＦ１≒Ｔ３１）。第１フィールド厚さＴＦ１は、コンタクト絶縁膜７３の第２コンタクト厚さＴ３２を超えている（Ｔ３２＜ＴＦ１）ことが好ましい。
第１フィールド厚さＴＦ１は、０．１μｍ以上１μｍ以下であってもよい。第１フィールド厚さＴＦ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第１フィールド厚さＴＦ１は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
図１２～図１４Ｂ（特に図１４Ａおよび図１４Ｂ）を参照して、半導体装置１は、第１デバイス領域６において第１主面３に形成された第１隠蔽面８１（hidden surface）および第１露出面８２（exposed surface）を含む。第１隠蔽面８１は、第１主面３において第１フィールド絶縁膜８０によって被覆された部分に形成されている。
第１露出面８２は、第１主面３において第１フィールド絶縁膜８０から露出した部分に形成されている。換言すると、第１主面３は、第１デバイス領域６において第１フィールド絶縁膜８０によって区画された第１隠蔽面８１および第１露出面８２を含み、パワートランジスタ８（複数の単位セル５０）は第１露出面８２に形成されている。
第１露出面８２は、この形態では、第１隠蔽面８１に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第１露出面８２は、具体的には、第１フィールド絶縁膜８０の第１絶縁側壁８０ａを起点に第１隠蔽面８１に対して半導体チップ２の厚さ方向に一段窪んでいる。第１露出面８２は、法線方向Ｚに関して、ボディ領域４７の底部および第１隠蔽面８１の間の深さ位置に形成されている。第１露出面８２は、法線方向Ｚに関して第１隠蔽面８１に対して０μｍを超えて０．５μｍ以下（好ましくは０．２μｍ以下）の範囲で窪んでいることが好ましい。
図１２～図１４Ｂ（特に図１４Ａおよび図１４Ｂ）を参照して、半導体装置１は、第１デバイス領域６において第１主面３を選択的に被覆する第１主面絶縁膜８３を含む。第１主面絶縁膜８３は、この形態では、酸化シリコン膜を含む。第１主面絶縁膜８３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。第１主面絶縁膜８３は、第１主面３においてゲートトレンチ５３、コンタクトトレンチ７２および第１フィールド絶縁膜８０外の領域を被覆している。
第１主面絶縁膜８３は、第１露出面８２を被覆し、上絶縁膜５４、コンタクト絶縁膜７３および第１フィールド絶縁膜８０の第１絶縁側壁８０ａに連なっている。第１主面絶縁膜８３は、第１フィールド絶縁膜８０の厚さ方向中間部から半導体チップ２側（第１露出面８２側）に間隔を空けて形成されている。第１主面絶縁膜８３は、具体的には、断面視において第１フィールド絶縁膜８０の厚さ方向中間部を第１露出面８２（第１主面３）に沿って通過するラインを設定した場合、当該ラインから半導体チップ２側に間隔を空けて形成されている。
第１主面絶縁膜８３は、第１領域８３ａおよび第２領域８３ｂを含む。第１領域８３ａは、第１隠蔽面８１に対して半導体チップ２側に位置している。第２領域８３ｂは、第１隠蔽面８１に対して半導体チップ２とは反対側（第１フィールド絶縁膜８０の主面側）に位置している。第１領域８３ａは、具体的には、断面視において第１隠蔽面８１の上から第１隠蔽面８１に平行に延びる延長線を設定した場合、当該延長線に対して半導体チップ２側に位置している。第２領域８３ｂは、前記延長線を挟んで第１領域８３ａとは反対側（つまり半導体チップ２とは反対側）に位置している。
第１主面絶縁膜８３は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１未満の第１絶縁厚さＴＭＩ１（ＴＭＩ１＜ＴＦ１）を有している。第１絶縁厚さＴＭＩ１は、第１フィールド厚さＴＦ１の５分の１以下（ＴＭＩ１≦１／５×ＴＦ１）であることが好ましい。第１絶縁厚さＴＭＩ１は、上絶縁膜５４の第１厚さＴ１とほぼ等しくてもよい（ＴＭＩ１≒Ｔ１）。
第１絶縁厚さＴＭＩ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１絶縁厚さＴＭＩ１は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第１絶縁厚さＴＭＩ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
半導体装置１は、第１デバイス領域６外の領域を被覆する外側フィールド絶縁膜８４を含む。外側フィールド絶縁膜８４は、第１デバイス領域６外の領域において第１トレンチ分離構造４３の周囲を被覆している。外側フィールド絶縁膜８４は、第１デバイス領域６外の領域では、平面視において第１トレンチ分離構造４３を取り囲んでおり、第１トレンチ分離構造４３の外周壁から露出した分離絶縁膜４５に連なっている。外側フィールド絶縁膜８４は、第１フィールド絶縁膜８０と同様に、第１フィールド厚さＴＦ１を有している。
半導体装置１は、第１主面３を被覆する前述の層間絶縁層１３を含む。層間絶縁層１３は、第１デバイス領域６において第１トレンチ分離構造４３、複数のトレンチゲート構造５１、第１フィールド絶縁膜８０および第１主面絶縁膜８３を被覆している。層間絶縁層１３は、第１主面絶縁膜８３の上から第１絶縁側壁８０ａを通過して第１フィールド絶縁膜８０を被覆している。層間絶縁層１３は、第１デバイス領域６では第１絶縁側壁８０ａの全周に亘って当該第１絶縁側壁８０ａを被覆している。
半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極９１～９５を含む。複数のプラグ電極９１～９５は、複数の第１プラグ電極９１、複数の第２プラグ電極９２、複数の第３プラグ電極９３、複数の第４プラグ電極９４および複数の第５プラグ電極９５を含む。複数のプラグ電極９１～９５は、チタン系金属膜およびタングステン膜を含む積層構造を有するタングステンプラグ電極からそれぞれなっていてもよい。図９～図１１では、複数のプラグ電極９１～９５が、Ｘ印によって示されている。また、図１５では、第１プラグ電極９１および第５プラグ電極９５が、ラインによって簡略化して示されている。
複数の第１プラグ電極９１は、分離電極４６用のソースプラグ電極からそれぞれなる。複数の第１プラグ電極９１は、層間絶縁層１３において第１トレンチ分離構造４３を被覆する部分にそれぞれ埋設されている。複数の第１プラグ電極９１は、分離電極４６に沿って間隔を空けて埋設され、分離電極４６にそれぞれ電気的に接続されている。複数の第１プラグ電極９１の配置や形状は任意である。平面視において帯状または環状に延びる１つまたは複数の第１プラグ電極９１が分離電極４６の上に形成されていてもよい。
複数の第２プラグ電極９２は、上電極５６用のゲートプラグ電極からそれぞれなる。複数の第２プラグ電極９２は、層間絶縁層１３において複数のトレンチゲート構造５１を被覆する部分にそれぞれ埋設されている。複数の第２プラグ電極９２は、各上電極５６に沿って間隔を空けて埋設され、各上電極５６にそれぞれ電気的に接続されている。複数の第２プラグ電極９２は、この形態では、各上電極５６の両端部にそれぞれ電気的に接続されている。複数の第２プラグ電極９２の配置や形状は任意である。平面視において上電極５６に沿って帯状に延びる１つまたは複数の第２プラグ電極９２が各上電極５６の上に形成されていてもよい。
複数の第３プラグ電極９３は、ソース領域６０（コンタクト領域６１）用のソースプラグ電極からそれぞれなる。複数の第３プラグ電極９３は、層間絶縁層１３において複数のメサ部６３を被覆する部分にそれぞれ埋設されている。複数の第３プラグ電極９３は、平面視において複数のメサ部６３に沿って延びる帯状にそれぞれ埋設されている。各第３プラグ電極９３は、各メサ部６３において複数のソース領域６０および複数のコンタクト領域６１にそれぞれ電気的に接続されている。複数の第３プラグ電極９３の配置や形状は任意である。複数の第３プラグ電極９３が、各メサ部６３の上に形成されていてもよい。
複数の第４プラグ電極９４は、最外のコンタクト領域６１用のソースプラグ電極からそれぞれなる。複数の第４プラグ電極９４は、層間絶縁層１３において複数の最外のコンタクト領域６１を被覆する部分にそれぞれ埋設されている。複数の第４プラグ電極９４は、各最外のコンタクト領域６１に沿って間隔を空けて埋設され、各最外のコンタクト領域６１にそれぞれ電気的に接続されている。複数の第４プラグ電極９４の配置や形状は任意である。平面視において最外のコンタクト領域６１に沿って帯状に延びる１つまたは複数の第４プラグ電極９４が各最外のコンタクト領域６１の上に形成されていてもよい。
複数の第５プラグ電極９５は、コンタクト電極７４用のゲートプラグ電極からそれぞれなる。複数の第５プラグ電極９５は、層間絶縁層１３において複数のコンタクト電極７４を被覆する部分にそれぞれ埋設されている。各第５プラグ電極９５は、各コンタクト電極７４に電気的に接続されている。複数の第５プラグ電極９５の配置や形状は任意である。平面視においてコンタクト電極７４に沿って帯状に延びる１つまたは複数の第５プラグ電極９５が各コンタクト電極７４の上に形成されていてもよい。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数のソース配線９６を含む。１つまたは複数のソース配線９６は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数のソース配線９６は、層間絶縁層１３内に選択的に引き回され、複数の第１プラグ電極９１、複数の第３プラグ電極９３および複数の第４プラグ電極９４を介して、分離電極４６、ソース領域６０およびコンタクト領域６１に電気的に接続されている。１つまたは複数のソース配線９６は、前述のソース端子１６に電気的に接続されている。
半導体装置１は、層間絶縁層１３内に形成された前述のｎ個のゲート配線１４を含む。ｎ個のゲート配線１４は、この形態では、平面視において第２デバイス領域７から第１トレンチ分離構造４３および第１フィールド絶縁膜８０を横切って第１デバイス領域６内に引き回されている。
ｎ個のゲート配線１４は、第２デバイス領域７においてコントロールＩＣ１１（ゲート制御回路１２）に電気的に接続されている。ｎ個のゲート配線１４は、第１デバイス領域６において、複数の第２プラグ電極９２および複数の第５プラグ電極９５に電気的に接続されている。つまり、ｎ個のゲート配線１４は、第１デバイス領域６において上電極５６、下電極５７およびコンタクト電極７４にそれぞれ電気的に接続されている。
ｎ個のゲート配線１４は、具体的には、個別制御対象として系統化すべき１つまたは複数のトレンチゲート構造５１（単位トランジスタ１０）にそれぞれ電気的に接続されている。ｎ個のゲート配線１４は、個別制御対象として系統化すべき１つのトレンチゲート構造５１に電気的に接続された１つまたは複数のゲート配線１４を含んでいてもよい。また、ｎ個のゲート配線１４は、個別制御対象として系統化すべき複数のトレンチゲート構造５１を並列接続させる１つまたは複数のゲート配線１４を含んでいてもよい。
ｎ個のゲート配線１４は、トレンチゲート構造５１の上電極５６および下電極５７にそれぞれ電気的に接続されている。つまり、ｎ個のゲート配線１４は、１つまたは複数のトレンチゲート構造５１、および、当該１つまたは複数のトレンチゲート構造５１に接続された１つまたは複数のトレンチコンタクト構造７１にそれぞれ電気的にされている。１つのゲート配線１４に電気的に接続された１つまたは複数のトレンチゲート構造５１（単位トランジスタ１０）の並列回路によって１つの系統トランジスタ９が構成される。
複数の単位トランジスタ１０（単位セル５０）は、所定のチャネル割合ＲＣをそれぞれ有している。チャネル割合ＲＣは、各単位トランジスタ１０において一対のチャネルセル５２の平面積を１００％としたとき、当該平面積に占めるチャネル領域６２のチャネル面積の割合によって定義される。チャネル面積は、各単位トランジスタ１０における１つまたは複数のソース領域６０の平面積の総和によって定義される。
複数の単位トランジスタ１０は、この形態では、５０％のチャネル割合ＲＣをそれぞれ有している。したがって、複数の単位トランジスタ１０の総チャネル割合ＲＴは５０％である。総チャネル割合ＲＴは、チャネルセル５２の総平面積を１００％としたとき、当該総平面積に占める全てのチャネル領域６２の総チャネル面積の割合によって定義される。
ｎ系統のパワートランジスタ８では、総チャネル割合ＲＴが、ｎ個の系統トランジスタ９によって同一のまたは異なる値からそれぞれなるｎ個に系統チャネル割合ＲＳに分割される。つまり、ｎ個の系統チャネル割合ＲＳの総和が、総チャネル割合ＲＴとなる。
各単位トランジスタ１０のチャネル割合ＲＣは、０％以上１００％以下の範囲で調整可能である。チャネル割合ＲＣが０％の場合、一対のチャネルセル５２にソース領域６０は形成されない。この場合、一対のチャネルセル５２にボディ領域４７およびコンタクト領域６１のいずれか一方または双方が形成される。チャネル割合ＲＣが１００％の場合、一対のチャネルセル５２にソース領域６０のみが形成され、コンタクト領域６１およびボディ領域４７は形成されない。単位トランジスタ１０の電気的特性を鑑みると、チャネル割合ＲＣは、０％を超えて１００％未満の範囲で調整されることが好ましい。
チャネル割合ＲＣは、単位トランジスタ１０毎に調整されてもよい。つまり、複数の単位トランジスタ１０は、互いに異なるチャネル割合ＲＣを有していてもよいし、互いにほぼ等しいチャネル割合ＲＣを有していてもよい。この場合、ｎ個の系統トランジスタ９は、同一のまたは異なるチャネル割合ＲＣをそれぞれ有する複数の単位トランジスタ１０の集合体から個別制御対象として系統化された１つまたは複数の単位トランジスタ１０を含んでいてもよい。また、ｎ個の系統トランジスタ９は、同一のまたは異なる系統チャネル割合ＲＳをそれぞれ有していてもよい。
チャネル割合ＲＣは、第１デバイス領域６（半導体チップ２）の温度上昇に関係する。たとえば、チャネル割合ＲＣを増加させると、第１デバイス領域６の温度が上昇し易くなる。一方で、チャネル割合ＲＣを減少させると、第１デバイス領域６の温度が上昇し難くなる。したがって、チャネル割合ＲＣは、第１デバイス領域６の温度分布に基づいて単位トランジスタ１０毎に調整されてもよい。
比較的小さい値のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０が温度の高まり易い領域に配置され、比較的大きい値のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０が温度の高まり難い領域に配置されてもよい。第１デバイス領域６の中央部が、温度の高まり易い領域として例示される。第１デバイス領域６の周縁部が、温度の高まり難い領域として例示される。
比較的低い第１のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０を、温度の高まり易い領域（たとえば中央部）に配置してもよい。第１のチャネル割合ＲＣは、一例として、２０％以上４０％以下（たとえば２５％）であってもよい。第１のチャネル割合ＲＣを超える第２のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０を、温度の高まり難い領域（たとえば周縁部）に配置してもよい。第２のチャネル割合ＲＣは、一例として、６０％以上８０％以下（たとえば７５％）であってもよい。
第１のチャネル割合ＲＣを超えて第２のチャネル割合ＲＣ未満の第３のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０を温度の高まり易い領域および温度の高まり難い領域の間に配置してもよい。第３のチャネル割合ＲＣは、４０％を超えて６０％未満（たとえば５０％）であってもよい。第１～第３のチャネル割合ＲＣの総チャネル割合ＲＴは、５０％に調整されてもよい。つまり、第１デバイス領域６の温度分布に基づいて単位トランジスタ１０毎にチャネル割合ＲＣを調整しながら、総チャネル割合ＲＴが調整されてもよい。
また、第１のチャネル割合ＲＣを有する単位トランジスタ１０、第２のチャネル割合ＲＣを有する単位トランジスタ１０、および、第３のチャネル割合ＲＣを有する単位トランジスタ１０が、規則的な順序で繰り返し配列されていてもよい。複数種の単位トランジスタ１０は、第２方向Ｙに繰り返しこの順で配列されていてもよい。この場合、総チャネル割合ＲＴは、５０％に調整されてもよい。このような構造によれば、比較的簡単な設計で、第１デバイス領域６の温度分布に偏りが形成されるのを抑制できる。
図１６Ａ～図１６Ｃは、パワートランジスタ８の制御例を示す断面斜視図である。図１６Ａ～図１６Ｃでは、オフ状態のチャネル（ソース領域６０）が塗りつぶしハッチングによって示されている。
図１６Ａを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力された場合、全ての単位トランジスタ１０（ｎ個の系統トランジスタ９）が同時にオン状態に制御される。これにより、パワートランジスタ８は、総チャネル割合ＲＴ（つまりｎ個の系統チャネル割合ＲＳ）で駆動する。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。総チャネル割合ＲＴは、オン抵抗Ｒｏｎの最小値を決定付ける。
図１６Ｂを参照して、ｘ個（１≦ｘ＜ｎ）のゲート配線１４にゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力され、（ｎ－ｘ）個のゲート配線１４にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力された場合、ｘ個の系統トランジスタ９がオン状態になる一方、（ｎ－ｘ）個の系統トランジスタ９がオフ状態になる。この場合、パワートランジスタ８は、ｘ個の系統チャネル割合ＲＳ（つまり総チャネル割合ＲＴ未満）で駆動する。したがって、パワートランジスタ８のチャネル利用率が相対的に減少し、オン抵抗Ｒｏｎが相対的に増加する。
図１６Ｃを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力された場合、全ての単位トランジスタ１０（ｎ個の系統トランジスタ９）が同時にオフ状態になる。したがって、パワートランジスタ８は停止する。
パワートランジスタ８は、たとえば、誘導性負荷Ｌに電気的に接続される。この場合、パワートランジスタ８にゲート閾値電圧を超えるゲート信号Ｇが入力されると、パワートランジスタ８は停止状態からオン遷移動作を経て通常動作に至る。
一方、通常動作時のパワートランジスタ８にゲート閾値電圧未満のゲート信号Ｇが入力されると、パワートランジスタ８は通常動作からオフ遷移動作を経てアクティブクランプ動作に至る。アクティブクランプ動作とは、誘導性負荷Ｌの誘導性エネルギに起因する逆起電力をパワートランジスタ８によって消費（吸収）させる動作のことを言う。パワートランジスタ８は、アクティブクランプ動作を経て停止状態になる。
パワートランジスタ８は、少なくとも２系統（つまりｎ≧２）からなり、少なくとも２つの系統トランジスタ９を含んでいてもよい。少なくとも２つの系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含む。少なくとも２つの系統トランジスタ９は、少なくとも２つのゲート配線１４にそれぞれ電気的に接続され、少なくとも２つのゲート信号Ｇによって個別制御される。したがって、２系統以上のパワートランジスタ８によれば、異なるオン抵抗Ｒｏｎからそれぞれなる少なくとも２つの動作モードを実現できる。
第１～第２の系統トランジスタ９を含む２系統のパワートランジスタ８は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１～第２の系統トランジスタ９が同時にオン状態に制御される。第２動作モードでは、第１～第２の系統トランジスタ９のいずれか一方がオン状態に制御され、他方がオフ状態に制御される。第３動作モードでは、第１～第２の系統トランジスタ９が同時にオフ状態に制御される。
つまり、パワートランジスタ８は、第１動作モードにおいて総チャネル割合ＲＴ（たとえば５０％）で駆動される。また、パワートランジスタ８は、第２動作モードにおいて第１～第２の系統トランジスタ９のいずれか一方の系統チャネル割合ＲＳ（たとえば総チャネル割合ＲＴ未満の２５％）で駆動される。また、パワートランジスタ８は、第３動作モードにおいて停止状態になる。
パワートランジスタ８は、オン遷移動作時、通常動作時およびオフ遷移動作時において第１動作モードで駆動されてもよい。この場合、第１～第２の系統トランジスタ９を利用して電流を流すことができる。つまり、パワートランジスタ８は、オン遷移動作時、通常動作時およびオフ遷移動作時において総チャネル割合ＲＴ（＝５０％）で駆動される。
一方、パワートランジスタ８は、アクティブクランプ動作時において第２動作モードで駆動されてもよい。この場合、第１～第２の系統トランジスタ９のいずれか一方のみを利用して電流を流すことができる。つまり、パワートランジスタ８は、アクティブクランプ動作時において総チャネル割合ＲＴ（＝５０％）未満のチャネル割合（＝２５％）で駆動される。
つまり、パワートランジスタ８は、アクティブクランプ動作時において通常動作時のオン抵抗Ｒｏｎを超えるオン抵抗Ｒｏｎによって駆動される。これにより、急激な温度上昇を抑制しながら、逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量を向上できる。誘導性負荷Ｌに起因する逆起電力の全てが消費されると、パワートランジスタ８は、第３動作モード（＝停止状態）になる。
パワートランジスタ８は、少なくとも３系統（つまりｎ≧３）からなり、少なくとも３つの系統トランジスタ９を含むことが好ましい。少なくとも３つの系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含む。少なくとも３つの系統トランジスタ９は、少なくとも３つのゲート配線１４にそれぞれ電気的に接続され、少なくとも３つのゲート信号Ｇによって個別制御される。したがって、３系統以上のパワートランジスタ８によれば、異なるオン抵抗Ｒｏｎからそれぞれなる少なくとも３つの動作モードを実現できる。
第１～第３の系統トランジスタ９を含む３系統のパワートランジスタ８は、第１動作モード、第２動作モード、第３動作モードおよび第４動作モードで制御される。第１動作モードでは、第１～第３の系統トランジスタ９が同時にオン状態に制御される。第２動作モードでは、第１～第３の系統トランジスタ９のいずれか２つのみが同時にオン状態に制御される。第３動作モードでは、第１～第３の系統トランジスタ９のいずれか１つのみがオン状態に制御される。第４動作モードでは、第１～第３の系統トランジスタ９が同時にオフ状態に制御される。
つまり、パワートランジスタ８は、第１動作モードにおいて総チャネル割合ＲＴ（たとえば７５％）で駆動される。また、パワートランジスタ８は、第２動作モードにおいて第１～第３の系統トランジスタ９の系統チャネル割合ＲＳのいずれか２つの和（たとえば５０％）で駆動される。また、パワートランジスタ８は、第３動作モードにおいて第１～第３の系統トランジスタ９の系統チャネル割合ＲＳのいずれか１つ（たとえば２５％）で駆動される。また、パワートランジスタ８は、第４動作モードにおいて停止状態になる。
パワートランジスタ８は、オン遷移動作時において第１動作モードで駆動されてもよい。この場合、第１～第３系統のトランジスタ９を利用して電流を流すことができる。つまり、パワートランジスタ８は、オン遷移動作時において総チャネル割合ＲＴ（＝７５％）で駆動される。これにより、オン抵抗Ｒｏｎを低減できる。したがって、オン遷移動作時に過大なラッシュ電流が流れ得る状況でも、消費電力を抑制できる。
パワートランジスタ８は、通常動作時において第２動作モードで駆動されてもよい。この場合、第１～第３の系統トランジスタ９のいずれか２つのみを利用して電流を流すことができる。これにより、パワートランジスタ８は、通常動作時においてオン遷移動作時のチャネル割合（＝７５％）未満のチャネル割合（＝５０％）で駆動される。
パワートランジスタ８は、オフ遷移動作時において第１動作モードで駆動されてもよい。この場合、第１～第３系統のトランジスタ９を利用して電流を流すことができる。つまり、パワートランジスタ８は、オフ遷移動作時において通常動作時のチャネル割合（＝５０％）を超える総チャネル割合ＲＴ（＝７５％）で駆動される。
パワートランジスタ８は、アクティブクランプ動作時において第３動作モードで駆動されてもよい。この場合、第１～第３の系統トランジスタ９のいずれか１つのみを利用して電流を流すことができる。つまり、パワートランジスタ８は、アクティブクランプ動作時において通常動作時のチャネル割合（＝５０％）未満のチャネル割合（＝２５％）で駆動される。
つまり、パワートランジスタ８は、アクティブクランプ動作時において通常動作時のオン抵抗Ｒｏｎを超えるオン抵抗Ｒｏｎによって駆動される。これにより、急激な温度上昇を抑制しながら、逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量を向上できる。誘導性負荷Ｌに起因する逆起電力の全てが消費されると、パワートランジスタ８は、第４動作モード（＝停止状態）になる。
図１７は、図３に示す領域XVIIの拡大図である。図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。図１９は、図１８に示す構造の要部の拡大断面図である。図２０は、図１７に示すXX-XX線に沿う断面図である。図２１は、図２０に示す構造の要部の拡大断面図である。
図１７～図２１を参照して、半導体装置１は、第２デバイス領域７において第１主面３に区画されたＣＭＩＳ領域１００（Complementary Metal Insulator Semiconductor region）を含む。ＣＭＩＳ領域１００は、第１デバイス領域６とは異なる電圧（電位）が印加される領域であり、コントロールＩＣ１１のうちの一つの回路を構成するＣＭＩＳ１００ａが形成された領域である。つまり、コントロールＩＣ１１は、第２デバイス領域７の第１主面３において任意の領域に形成されたＣＭＩＳ１００ａを含む。
ＣＭＩＳ１００ａは、具体的には、相補的に接続されたｎ型の第１ＭＩＳＦＥＴ１０１およびｐ型の第２ＭＩＳＦＥＴ１０２を含む。第１ＭＩＳＦＥＴ１０１は、パワートランジスタ８とは異なる電圧印加条件で駆動制御される。第２ＭＩＳＦＥＴ１０２は、パワートランジスタ８および第１ＭＩＳＦＥＴ１０１とは異なる電圧印加条件で駆動制御される。以下、ＣＭＩＳ領域１００内の具体的な構造について説明する。
図１７～図１９を参照して、半導体装置１は、ＣＭＩＳ領域１００の第１主面３において第１ＭＩＳ領域１０３を区画する領域分離構造の一例としての第２トレンチ分離構造１０４（second trench separation structure）を含む。第１ＭＩＳ領域１０３は、第１デバイス領域６とは異なる電圧印加条件で制御されるデバイス領域である。第２トレンチ分離構造１０４は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
第２トレンチ分離構造１０４は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１ＭＩＳ領域１０３を区画している。第２トレンチ分離構造１０４は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第１ＭＩＳ領域１０３を区画している。第２トレンチ分離構造１０４の平面形状は任意であり、多角環状に形成されていてもよい。第１ＭＩＳ領域１０３は、第２トレンチ分離構造１０４の平面形状に応じて多角形状に区画されていてもよい。
第２トレンチ分離構造１０４は、第１トレンチ分離構造４３と同様に、分離幅ＷＩおよび分離深さＤＩ（つまりアスペクト比ＤＩ／ＷＩ）を有している。第２トレンチ分離構造１０４の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
第２トレンチ分離構造１０４は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第２トレンチ分離構造１０４の四隅が、円弧状に形成されている。つまり、第１ＭＩＳ領域１０３は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第２トレンチ分離構造１０４の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
第２トレンチ分離構造１０４は、第１トレンチ分離構造４３と同様に、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。第２トレンチ分離構造１０４の「分離トレンチ４４」、「分離絶縁膜４５」および「分離電極４６」は、それぞれ「第２分離トレンチ」、「第２分離絶縁膜」および「第２分離電極」と称されてもよい。第２トレンチ分離構造１０４の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明は、第１トレンチ分離構造４３の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明が適用されるため、省略する。
半導体装置１は、第１ＭＩＳ領域１０３において第１主面３の表層部に形成されたｐ型の第１ウェル領域１０５を含む。第１ウェル領域１０５は、第１ＭＩＳ領域１０３において第１主面３の表層部の全域に形成され、第２トレンチ分離構造１０４に接している。第１ウェル領域１０５は、第２トレンチ分離構造１０４の底壁に対して第１主面３側の領域に形成されている。第１ウェル領域１０５の底部は、第２トレンチ分離構造１０４の中間部に対して第２トレンチ分離構造１０４の底壁側の領域に形成されている。つまり、第１ウェル領域１０５の底部は、ボディ領域４７の底部の深さ位置に対して第２トレンチ分離構造１０４の底壁側の領域に形成されている。
半導体装置１は、第１ウェル領域１０５の表層部に形成されたｎ型の第１ドリフト領域１０７を含む。第１ドリフト領域１０７は、第２トレンチ分離構造１０４から間隔を空けて第１ウェル領域１０５の表層部に形成されている。第１ドリフト領域１０７は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第１ドリフト領域１０７は、第１ウェル領域１０５の底部から第１主面３側に間隔を空けて形成されている。第１ドリフト領域１０７は、第１ウェル領域１０５の一部を挟んで第２半導体領域４２に対向している。
半導体装置１は、第１ドリフト領域１０７の表層部に形成されたｎ型の第１ドレイン領域１０８を含む。第１ドレイン領域１０８は、第１ドリフト領域１０７のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第１ドレイン領域１０８は、第１ドリフト領域１０７の周縁から間隔を空けて第１ドリフト領域１０７の表層部に形成されている。第１ドレイン領域１０８は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第１ドレイン領域１０８は、第１ドリフト領域１０７の底部から第１主面３側に間隔を空けて形成されている。第１ドレイン領域１０８は、第１ドリフト領域１０７の一部を挟んで第１ウェル領域１０５に対向している。
半導体装置１は、第１ドリフト領域１０７から間隔を空けて第１ウェル領域１０５の表層部に形成されたｎ型の第１ソース領域１０９を含む。第１ソース領域１０９は、第１ドレイン領域１０８のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。第１ソース領域１０９は、第２トレンチ分離構造１０４から間隔を空けて形成されている。第１ソース領域１０９は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第１ソース領域１０９は、第１ドリフト領域１０７の底部の深さ位置から第１主面３側に間隔を空けて形成されている。
半導体装置１は、第１ウェル領域１０５の表層部において第１ドリフト領域１０７および第１ソース領域１０９の間の領域に形成された第１チャネル領域１１０を含む。第１チャネル領域１１０は、第１ＭＩＳＦＥＴ１０１のチャネルを形成している。
半導体装置１は、第１ウェル領域１０５の表層部に形成されたｐ型の第１コンタクト領域１１１を含む。第１コンタクト領域１１１は、第１ウェル領域１０５のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１コンタクト領域１１１は、第２トレンチ分離構造１０４から間隔を空けて形成されている。第１コンタクト領域１１１は、平面視において第２トレンチ分離構造１０４に沿って延びる帯状に形成されている。第１コンタクト領域１１１は、第１ドリフト領域１０７、第１ソース領域１０９を取り囲む環状に形成されていることが好ましい。第１コンタクト領域１１１は、第２トレンチ分離構造１０４に接していてもよい。
半導体装置１は、第１ＭＩＳ領域１０３において第１主面３を部分的に被覆する第２フィールド絶縁膜１２０を含む。第２フィールド絶縁膜１２０は、この形態では、酸化シリコン膜を含む。第２フィールド絶縁膜１２０は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
第２フィールド絶縁膜１２０は、第１ドリフト領域１０７を被覆している。第２フィールド絶縁膜１２０は、第１ドレイン領域１０８および第１コンタクト領域１１１の間の領域を被覆している。第２フィールド絶縁膜１２０は、第１ソース領域１０９および第１コンタクト領域１１１の間の領域を被覆している。第２フィールド絶縁膜１２０は、第２トレンチ分離構造１０４および第１コンタクト領域１１１の間の領域を被覆している。第２フィールド絶縁膜１２０は、第１ＭＩＳ領域１０３の周縁部において第２トレンチ分離構造１０４の内周壁から露出した分離絶縁膜４５に連なっている。
第２フィールド絶縁膜１２０は、第１主面３をそれぞれ露出させる複数の第１開口１２１を含む。複数の第１開口１２１は、少なくとも１つの第１ドレイン開口１２１Ａ、少なくとも１つの第１チャネル開口１２１Ｂ、および、少なくとも１つの第１コンタクト開口１２１Ｃを含む。
第１ドレイン開口１２１Ａは、第１ドレイン領域１０８を露出させている。第１ドレイン開口１２１Ａの個数は任意である。１つの第１ドレイン開口１２１Ａが形成されていてもよいし、複数の第１ドレイン開口１２１Ａが形成されていてもよい。第１チャネル開口１２１Ｂは、第１ソース領域１０９および第１チャネル領域１１０を露出させている。第１チャネル開口１２１Ｂは、第１ドリフト領域１０７を露出させていてもよい。第１チャネル開口１２１Ｂの個数は任意である。１つの第１チャネル開口１２１Ｂが形成されていてもよいし、複数の第１チャネル開口１２１Ｂが形成されていてもよい。
第１コンタクト開口１２１Ｃは、第１コンタクト領域１１１を露出させている。第１コンタクト開口１２１Ｃの個数は任意である。１つの第１コンタクト開口１２１Ｃが形成されていてもよいし、複数の第１コンタクト開口１２１Ｃが形成されていてもよい。この場合、複数の第１コンタクト開口１２１Ｃが第１コンタクト領域１１１に沿って間隔を空けて形成されていることが好ましい。
複数の第１開口１２１は、平面視において四角形状にそれぞれ形成されていてもよい。つまり、複数の第１開口１２１は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺をそれぞれ有していてもよい。
第２フィールド絶縁膜１２０は、複数の第１開口１２１をそれぞれ区画する複数の第２絶縁側壁１２０ａを有している。複数の第２絶縁側壁１２０ａは、複数の第１開口１２１の内壁の全周に亘ってそれぞれ形成されている。つまり、複数の第２絶縁側壁１２０ａは、複数の第１開口１２１において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺にそれぞれ形成されている。各第２絶縁側壁１２０ａは、第１主面３に対して鋭角を成すように斜め下り傾斜している。各第２絶縁側壁１２０ａは、具体的には、第２フィールド絶縁膜１２０の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
各第２絶縁側壁１２０ａは、第１主面３との間で２０°以上４０°以下の第２傾斜角度θ２（２０°≦θ２≦４０°）を成している。第２傾斜角度θ２は、断面視において各第２絶縁側壁１２０ａの上端部および下端部を結ぶ直線を設定した場合に、当該直線が第２フィールド絶縁膜１２０の内部において第１主面３に対して成す角度（絶対値）である。
第２傾斜角度θ２は、４０°未満（θ２＜４０°）であることが好ましい。第２傾斜角度θ２は、３０°±６°の範囲（２４°≦θ２≦３６°）に収まることが特に好ましい。第２傾斜角度θ２は、典型的には、２８°以上３６°以下の範囲（２８°≦θ２≦３６°）に収まる。第２傾斜角度θ２は、第１フィールド絶縁膜８０の第１傾斜角度θ１とほぼ等しい（θ１≒θ２）ことが好ましい。
各第２絶縁側壁１２０ａは、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、第２傾斜角度θ２は、断面視において各第２絶縁側壁１２０ａの上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
第２フィールド絶縁膜１２０は、第２フィールド厚さＴＦ２を有している。第２フィールド厚さＴＦ２は、第２フィールド絶縁膜１２０のうち第２絶縁側壁１２０ａを形成する部分以外の部分の法線方向Ｚに沿う厚さである。第２フィールド厚さＴＦ２は、分離絶縁膜４５の第１分離厚さＴＩ１とほぼ等しくてもよい（ＴＦ２≒ＴＩ１）。第２フィールド厚さＴＦ２は、分離絶縁膜４５の第２分離厚さＴＩ２を超えている（ＴＩ２＜ＴＦ２）であることが好ましい。
第２フィールド厚さＴＦ２は、上絶縁膜５４の第１厚さＴ１以上（Ｔ１≦ＴＦ２）であることが好ましい。第２フィールド厚さＴＦ２は、第１厚さＴ１を超えている（Ｔ１＜ＴＦ２）ことが特に好ましい。第２フィールド厚さＴＦ２は、下絶縁膜５５の第１下厚さＴ２１（＝第２厚さＴ２）とほぼ等しくてもよい（ＴＦ２≒Ｔ２１）。第２フィールド厚さＴＦ２は、下絶縁膜５５の第２下厚さＴ２２を超えている（Ｔ２２＜ＴＦ２）ことが好ましい。
第２フィールド厚さＴＦ２は、中間厚さＴＭを超えている（ＴＭ＜ＴＦ２）ことが好ましい。第２フィールド厚さＴＦ２は、コンタクト絶縁膜７３の第１コンタクト厚さＴ３１（＝第３厚さＴ３）とほぼ等しくてもよい（ＴＦ２≒Ｔ３１）。第２フィールド厚さＴＦ２は、コンタクト絶縁膜７３の第２コンタクト厚さＴ３２を超えている（Ｔ３２＜ＴＦ２）ことが好ましい。第２フィールド厚さＴＦ２は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１とほぼ等しい（ＴＦ１≒ＴＦ２）ことが好ましい。
第２フィールド厚さＴＦ２は、０．１μｍ以上１μｍ以下であってもよい。第２フィールド厚さＴＦ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２フィールド厚さＴＦ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
半導体装置１は、第１ＭＩＳ領域１０３において第１主面３に形成された第２隠蔽面１３１（hidden surface）および第２露出面１３２（exposed surface）を含む。第２隠蔽面１３１は、第１主面３において第２フィールド絶縁膜１２０によって被覆された部分に形成されている。第２露出面１３２は、第１主面３において第２フィールド絶縁膜１２０から露出した部分に形成されている。換言すると、第１主面３は、第１ＭＩＳ領域１０３において第２フィールド絶縁膜１２０によって区画された第２隠蔽面１３１および第２露出面１３２を含む。
第２露出面１３２は、この形態では、第２隠蔽面１３１に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第２露出面１３２は、具体的には、第２フィールド絶縁膜１２０の各第２絶縁側壁１２０ａを起点に第２隠蔽面１３１に対して半導体チップ２の厚さ方向に一段窪んでいる。
第２露出面１３２は、法線方向Ｚに関して、第１ソース領域１０９の底部（第１ドレイン領域１０８の底部および第１コンタクト領域１１１の底部）および第２隠蔽面１３１の間の深さ位置に形成されている。第２露出面１３２は、法線方向Ｚに関して第２隠蔽面１３１に対して０μｍを超えて０．５μｍ以下（好ましくは０．２μｍ以下）の範囲で窪んでいることが好ましい。
半導体装置１は、第１ＭＩＳ領域１０３において第１主面３を選択的に被覆する第２主面絶縁膜１３３を含む。第２主面絶縁膜１３３は、この形態では、酸化シリコン膜を含む。第２主面絶縁膜１３３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。第２主面絶縁膜１３３は、第１主面３において複数の第１開口１２１から露出した部分を被覆している。つまり、第２主面絶縁膜１３３は、少なくとも第１ドレイン領域１０８、第１ソース領域１０９、第１チャネル領域１１０および第１コンタクト領域１１１を被覆している。
第２主面絶縁膜１３３は、第２露出面１３２を被覆し、第２フィールド絶縁膜１２０の各第２絶縁側壁１２０ａに連なっている。第２主面絶縁膜１３３は、第２フィールド絶縁膜１２０の厚さ方向中間部から半導体チップ２側（第２露出面１３２側）に間隔を空けて形成されている。第２主面絶縁膜１３３は、具体的には、断面視において第２フィールド絶縁膜１２０の厚さ方向中間部を第２露出面１３２（第１主面３）に沿って通過するラインを設定した場合、当該ラインから半導体チップ２側に間隔を空けて形成されている。
第２主面絶縁膜１３３は、第１領域１３３ａおよび第２領域１３３ｂを含む。第１領域１３３ａは、第２隠蔽面１３１に対して半導体チップ２側に位置している。第２領域１３３ｂは、第２隠蔽面１３１に対して半導体チップ２とは反対側（第２フィールド絶縁膜１２０の主面側）に位置している。第１領域１３３ａは、具体的には、断面視において第２隠蔽面１３１の上から第２隠蔽面１３１に平行に延びる延長線を設定した場合、当該延長線に対して半導体チップ２側に位置している。第２領域１３３ｂは、前記延長線を挟んで第１領域１３３ａとは反対側（つまり半導体チップ２とは反対側）に位置している。
第２主面絶縁膜１３３は、第２フィールド絶縁膜１２０の第２フィールド厚さＴＦ２未満の第２絶縁厚さＴＭＩ２（ＴＭＩ２＜ＴＦ２）を有している。第２絶縁厚さＴＭＩ２は、第２フィールド厚さＴＦ２の５分の１以下（ＴＭＩ２≦１／５×ＴＦ２）であることが好ましい。第２絶縁厚さＴＭＩ２は、第１主面絶縁膜８３の第１絶縁厚さＴＭＩ１とほぼ等しくてもよい（ＴＭＩ２≒ＴＭＩ１）。
半導体装置１は、第１ＭＩＳ領域１０３外の領域を被覆する前述の外側フィールド絶縁膜８４を含む。外側フィールド絶縁膜８４は、第１ＭＩＳ領域１０３外の領域において第２トレンチ分離構造１０４の周囲を被覆している。外側フィールド絶縁膜８４は、第１ＭＩＳ領域１０３外の領域では、平面視において第２トレンチ分離構造１０４を取り囲んでおり、第２トレンチ分離構造１０４の外周壁から露出した分離絶縁膜４５に連なっている。
半導体装置１は、第１チャネル開口１２１Ｂ内において第２主面絶縁膜１３３を挟んで第１チャネル領域１１０に対向する第１ゲート電極１３４（主面電極）を含む。第１ゲート電極１３４は、この形態では、導電性ポリシリコンを含む。第１ゲート電極１３４には、ゲート電位が印加される。第１ゲート電極１３４は、第１チャネル領域１１０のオンオフを制御する。第１ゲート電極１３４は、具体的には、平面視において第１ドリフト領域１０７、第１ソース領域１０９および第１チャネル領域１１０に対向している。
第１ゲート電極１３４は、平面視において第１チャネル領域１１０に沿って延びる帯状に形成されている。第１ゲート電極１３４は、第２主面絶縁膜１３３の上から第２絶縁側壁１２０ａを通って第１ドレイン領域１０８側に位置する第２フィールド絶縁膜１２０の上に引き出された第１引き出し部１３５を有している。第１引き出し部１３５は、第１ドレイン領域１０８から第１ソース領域１０９側に間隔を空けて形成され、第２フィールド絶縁膜１２０を挟んで第１ドリフト領域１０７に対向している。
第１ゲート電極１３４は、第２フィールド絶縁膜１２０の第２絶縁側壁１２０ａよりも急峻な傾斜角度を有する側壁を有している。第１ゲート電極１３４の側壁の傾斜角度は、第１ゲート電極１３４の側壁の上端部および下端部を結ぶ直線を設定した場合に、当該直線が第１ゲート電極１３４の内部において第１主面３に対して成す角度（絶対値）である。第１ゲート電極１３４の側壁の傾斜角度は、４５°以上９０°以下であってもよい。第１ゲート電極１３４の側壁の傾斜角度は、６０°以上９０°以下であることが好ましい。
半導体装置１は、第１ゲート電極１３４の側壁を被覆する第１サイドウォール構造１３６を含む。第１サイドウォール構造１３６は、第２フィールド絶縁膜１２０および第２主面絶縁膜１３３の上に位置している。第１サイドウォール構造１３６は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第１サイドウォール構造１３６は、この形態では、酸化シリコンを含む。第１サイドウォール構造１３６は、窒化シリコンを含んでいてもよい。つまり、第１サイドウォール構造１３６は、第２フィールド絶縁膜１２０および第２主面絶縁膜１３３とは異なる絶縁体を含んでいてもよい。
半導体装置１は、第１ＭＩＳ領域１０３において第１主面３を被覆する前述の層間絶縁層１３を含む。半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極１４１～１４５を含む。複数のプラグ電極１４１～１４５は、チタン系金属膜およびタングステン膜を含む積層構造を有するタングステンプラグ電極からそれぞれなっていてもよい。複数のプラグ電極１４１～１４５は、少なくとも１つの第６プラグ電極１４１、少なくとも１つの第７プラグ電極１４２、少なくとも１つの第８プラグ電極１４３、少なくとも１つの第９プラグ電極１４４、および、少なくとも１つの第１０プラグ電極１４５を含む。
第６プラグ電極１４１は、分離電極４６用のソースプラグ電極からなる。第６プラグ電極１４１は、層間絶縁層１３において第２トレンチ分離構造１０４を被覆する部分に埋設され、分離電極４６に電気的に接続されている。第７プラグ電極１４２は、第１ドレイン領域１０８用のドレインプラグ電極からなる。
第７プラグ電極１４２は、層間絶縁層１３において第１ドレイン領域１０８を被覆する部分に埋設され、第１ドレイン領域１０８に電気的に接続されている。第８プラグ電極１４３は、第１ソース領域１０９用のソースプラグ電極からなる。第８プラグ電極１４３は、層間絶縁層１３において第１ソース領域１０９を被覆する部分に埋設され、第１ソース領域１０９に電気的に接続されている。
第９プラグ電極１４４は、第１コンタクト領域１１１用のソースプラグ電極からなる。第９プラグ電極１４４は、層間絶縁層１３において第１コンタクト領域１１１を被覆する部分に埋設され、第１コンタクト領域１１１に電気的に接続されている。第１０プラグ電極１４５は、第１ゲート電極１３４用のゲートプラグ電極からなる。第１０プラグ電極１４５は、層間絶縁層１３において第１ゲート電極１３４を被覆する部分に埋設され、第１ゲート電極１３４に電気的に接続されている。第１０プラグ電極１４５は、第１ゲート電極１３４の第１引き出し部１３５に接続されていてもよい。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第１ドレイン配線１４６を含む。１つまたは複数の第１ドレイン配線１４６は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第１ドレイン配線１４６は、層間絶縁層１３内に選択的に引き回され、第７プラグ電極１４２を介して第１ドレイン領域１０８に電気的に接続されている。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第１ソース配線１４７を含む。１つまたは複数の第１ソース配線１４７は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第１ソース配線１４７は、層間絶縁層１３内に選択的に引き回され、第６プラグ電極１４１、第８プラグ電極１４３および第９プラグ電極１４４を介して、分離電極４６、第１ソース領域１０９および第１コンタクト領域１１１に電気的に接続されている。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第１ゲート配線１４８を含む。１つまたは複数の第１ゲート配線１４８は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第１ゲート配線１４８は、層間絶縁層１３内に選択的に引き回され、第１０プラグ電極１４５を介して、第１ゲート電極１３４に電気的に接続されている。
図１７、図２０および図２１を参照して、半導体装置１は、ＣＭＩＳ領域１００の第１主面３において第２ＭＩＳ領域１５３を区画する領域分離構造の一例としての第３トレンチ分離構造１５４（third trench separation structure）を含む。第２ＭＩＳ領域１５３は、第１デバイス領域６および第１ＭＩＳ領域１０３とは異なる電圧印加条件で制御されるデバイス領域である。第３トレンチ分離構造１５４は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
第３トレンチ分離構造１５４は、平面視において第２トレンチ分離構造１０４から間隔を空けて第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第２ＭＩＳ領域１５３を区画している。第３トレンチ分離構造１５４は、第１ＭＩＳ領域１０３および第２ＭＩＳ領域１５３の間の領域において第２トレンチ分離構造１０４と一体的に形成されていてもよい。
第３トレンチ分離構造１５４は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第２ＭＩＳ領域１５３を区画している。第３トレンチ分離構造１５４の平面形状は任意であり、多角環状に形成されていてもよい。第２ＭＩＳ領域１５３は、第３トレンチ分離構造１５４の平面形状に応じて多角形状に区画されていてもよい。
第３トレンチ分離構造１５４は、第１トレンチ分離構造４３と同様に、分離幅ＷＩおよび分離深さＤＩ（つまりアスペクト比ＤＩ／ＷＩ）を有している。第３トレンチ分離構造１５４の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
第３トレンチ分離構造１５４は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第３トレンチ分離構造１５４の四隅が、円弧状に形成されている。つまり、第２ＭＩＳ領域１５３は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第３トレンチ分離構造１５４の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
第３トレンチ分離構造１５４は、第１トレンチ分離構造４３と同様に、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。第３トレンチ分離構造１５４の「分離トレンチ４４」、「分離絶縁膜４５」および「分離電極４６」は、それぞれ「第３分離トレンチ」、「第３分離絶縁膜」および「第３分離電極」と称されてもよい。第３トレンチ分離構造１５４の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明は、第１トレンチ分離構造４３の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明が適用されるため、省略する。
半導体装置１は、第２ＭＩＳ領域１５３において第１主面３の表層部に形成されたｐ型の第２ウェル領域１５５を含む。第２ウェル領域１５５は、第２ＭＩＳ領域１５３において第１主面３の表層部の全域に形成され、第３トレンチ分離構造１５４に接している。第２ウェル領域１５５は、第３トレンチ分離構造１５４の底壁に対して第１主面３側の領域に形成されている。第２ウェル領域１５５の底部は、第３トレンチ分離構造１５４の中間部に対して第３トレンチ分離構造１５４の底壁側の領域に形成されている。つまり、第２ウェル領域１５５の底部は、ボディ領域４７の底部の深さ位置に対して第３トレンチ分離構造１５４の底壁側の領域に形成されている。
半導体装置１は、第３トレンチ分離構造１５４から間隔を空けて第２ウェル領域１５５の表層部に形成されたｎ型の第３ウェル領域１５６を含む。第３ウェル領域１５６は、平面視において第３トレンチ分離構造１５４に平行な４辺を有する四角形状に形成されていてもよい。第３ウェル領域１５６は、第２ウェル領域１５５の底部に対して第１主面３側の領域に形成されている。第３ウェル領域１５６は、第２ウェル領域１５５の一部を挟んで第２半導体領域４２に対向している。
半導体装置１は、第３ウェル領域１５６の表層部に形成されたｐ型の第２ドリフト領域１５７を含む。第２ドリフト領域１５７は、第３ウェル領域１５６の周縁から間隔を空けて第３ウェル領域１５６の表層部に形成されている。第２ドリフト領域１５７は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第２ドリフト領域１５７は、第３ウェル領域１５６の底部から第１主面３側に間隔を空けて形成されている。第２ドリフト領域１５７は、第３ウェル領域１５６の一部を挟んで第２ウェル領域１５５に対向している。
半導体装置１は、第２ドリフト領域１５７の表層部に形成されたｐ型の第２ドレイン領域１５８を含む。第２ドレイン領域１５８は、第２ドリフト領域１５７のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２ドレイン領域１５８は、第２ドリフト領域１５７の周縁から間隔を空けて第２ドリフト領域１５７の表層部に形成されている。第２ドレイン領域１５８は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第２ドレイン領域１５８は、第２ドリフト領域１５７の底部から第１主面３側に間隔を空けて形成されている。第２ドレイン領域１５８は、第２ドリフト領域１５７の一部を挟んで第２ウェル領域１５５に対向している。
半導体装置１は、第２ドリフト領域１５７から間隔を空けて第３ウェル領域１５６の表層部に形成されたｐ型の第２ソース領域１５９を含む。第２ソース領域１５９は、第２ドレイン領域１５８のｐ型不純物濃度から第２ドリフト領域１５７のｐ型不純物濃度を差し引いたｐ型不純物濃度を有している。第２ソース領域１５９は、第３トレンチ分離構造１５４から間隔を空けて形成されている。第２ソース領域１５９は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第２ソース領域１５９は、第２ドリフト領域１５７の底部の深さ位置から第１主面３側に間隔を空けて形成されている。
半導体装置１は、第２ウェル領域１５５の表層部において第２ドリフト領域１５７および第２ソース領域１５９の間の領域に形成された第２チャネル領域１６０を含む。第２チャネル領域１６０は、第２ＭＩＳＦＥＴ１０２のチャネルを形成している。
半導体装置１は、第２ウェル領域１５５の表層部に形成されたｐ型の第２コンタクト領域１６１を含む。第２コンタクト領域１６１は、第２ウェル領域１５５のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２コンタクト領域１６１は、第３トレンチ分離構造１５４および第３ウェル領域１５６から間隔を空けて第３トレンチ分離構造１５４および第３ウェル領域１５６の間の領域に形成されている。第２コンタクト領域１６１は、平面視において第３トレンチ分離構造１５４に沿って延びる帯状に形成されている。第２コンタクト領域１６１は、第３ウェル領域１５６を取り囲む環状に形成されていることが好ましい。第２コンタクト領域１６１は、第３トレンチ分離構造１５４に接していてもよい。
半導体装置１は、第２ＭＩＳ領域１５３において第１主面３を部分的に被覆する第３フィールド絶縁膜１７０を含む。第３フィールド絶縁膜１７０は、この形態では、酸化シリコン膜を含む。第３フィールド絶縁膜１７０は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
第３フィールド絶縁膜１７０は、第２ドリフト領域１５７を被覆している。第３フィールド絶縁膜１７０は、第２ドレイン領域１５８および第２コンタクト領域１６１の間の領域を被覆している。第３フィールド絶縁膜１７０は、第２ソース領域１５９および第２コンタクト領域１６１の間の領域を被覆している。第３フィールド絶縁膜１７０は、第３トレンチ分離構造１５４および第２コンタクト領域１６１の間の領域を被覆している。第３フィールド絶縁膜１７０は、第２ＭＩＳ領域１５３の周縁部において第３トレンチ分離構造１５４の内周壁から露出した分離絶縁膜４５に連なっている。
第３フィールド絶縁膜１７０は、第１主面３をそれぞれ露出させる複数の第２開口１７１を含む。複数の第２開口１７１は、少なくとも１つの第２ドレイン開口１７１Ａ、少なくとも１つの第２チャネル開口１７１Ｂ、および、少なくとも１つの第２コンタクト開口１７１Ｃを含む。
第２ドレイン開口１７１Ａは、第２ドレイン領域１５８を露出させている。第２ドレイン開口１７１Ａの個数は任意である。１つの第２ドレイン開口１７１Ａが形成されていてもよいし、複数の第２ドレイン開口１７１Ａが形成されていてもよい。第２チャネル開口１７１Ｂは、第２ソース領域１５９および第２チャネル領域１６０を露出させている。第２チャネル開口１７１Ｂの個数は任意である。１つの第２チャネル開口１７１Ｂが形成されていてもよいし、複数の第２チャネル開口１７１Ｂが形成されていてもよい。
第２コンタクト開口１７１Ｃは、第２コンタクト領域１６１を露出させている。第２コンタクト開口１７１Ｃの個数は任意である。１つの第２コンタクト開口１７１Ｃが形成されていてもよいし、複数の第２コンタクト開口１７１Ｃが形成されていてもよい。この場合、複数の第２コンタクト開口１７１Ｃが第２コンタクト領域１６１に沿って間隔を空けて形成されていることが好ましい。
複数の第２開口１７１は、平面視において四角形状にそれぞれ形成されていてもよい。つまり、複数の第２開口１７１は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺をそれぞれ有していてもよい。
第３フィールド絶縁膜１７０は、複数の第２開口１７１をそれぞれ区画する複数の第３絶縁側壁１７０ａを有している。複数の第３絶縁側壁１７０ａは、複数の第２開口１７１の内壁の全周に亘ってそれぞれ形成されている。つまり、複数の第３絶縁側壁１７０ａは、複数の第２開口１７１において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺にそれぞれ形成されている。各第３絶縁側壁１７０ａは、第１主面３に対して鋭角を成すように斜め下り傾斜している。各第３絶縁側壁１７０ａは、具体的には、第３フィールド絶縁膜１７０の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
各第３絶縁側壁１７０ａは、第１主面３との間で２０°以上４０°以下の第３傾斜角度θ３（２０°≦θ３≦４０°）を成している。第３傾斜角度θ３は、断面視において各第３絶縁側壁１７０ａの上端部および下端部を結ぶ直線を設定した場合に、当該直線が第３フィールド絶縁膜１７０の内部において第１主面３に対して成す角度（絶対値）である。第３傾斜角度θ３は、４０°未満（θ３＜４０°）であることが好ましい。
第３傾斜角度θ３は、３０°±６°の範囲（２４°≦θ３≦３６°）に収まることが特に好ましい。第３傾斜角度θ３は、典型的には、２８°以上３６°以下の範囲（２８°≦θ３≦３６°）に収まる。第３傾斜角度θ３は、第１フィールド絶縁膜８０の第１傾斜角度θ１とほぼ等しい（θ１≒θ３）ことが好ましい。第３傾斜角度θ３は、第２フィールド絶縁膜１２０の第２傾斜角度θ２とほぼ等しい（θ２≒θ３）ことが好ましい。
各第３絶縁側壁１７０ａは、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、第３傾斜角度θ３は、断面視において各第３絶縁側壁１７０ａの上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
第３フィールド絶縁膜１７０は、第３フィールド厚さＴＦ３を有している。第３フィールド厚さＴＦ３は、第３フィールド絶縁膜１７０のうち第３絶縁側壁１７０ａを形成する部分以外の部分の法線方向Ｚに沿う厚さである。第３フィールド厚さＴＦ３は、分離絶縁膜４５の第１分離厚さＴＩ１とほぼ等しくてもよい（ＴＦ３≒ＴＩ１）。第３フィールド厚さＴＦ３は、分離絶縁膜４５の第２分離厚さＴＩ２を超えている（ＴＩ２＜ＴＦ３）であることが好ましい。
第３フィールド厚さＴＦ３は、上絶縁膜５４の第１厚さＴ１以上（Ｔ１≦ＴＦ３）であることが好ましい。第３フィールド厚さＴＦ３は、第１厚さＴ１を超えている（Ｔ１＜ＴＦ３）ことが特に好ましい。第３フィールド厚さＴＦ３は、下絶縁膜５５の第１下厚さＴ２１（＝第２厚さＴ２）とほぼ等しくてもよい（ＴＦ３≒Ｔ２１）。第３フィールド厚さＴＦ３は、下絶縁膜５５の第２下厚さＴ２２を超えている（Ｔ２２＜ＴＦ３）ことが好ましい。
第３フィールド厚さＴＦ３は、中間厚さＴＭを超えている（ＴＭ＜ＴＦ３）ことが好ましい。第３フィールド厚さＴＦ３は、コンタクト絶縁膜７３の第１コンタクト厚さＴ３１（＝第３厚さＴ３）とほぼ等しくてもよい（ＴＦ３≒Ｔ３１）。第３フィールド厚さＴＦ３は、コンタクト絶縁膜７３の第２コンタクト厚さＴ３２を超えている（Ｔ３２＜ＴＦ３）ことが好ましい。第３フィールド厚さＴＦ３は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１とほぼ等しい（ＴＦ１≒ＴＦ３）ことが好ましい。第３フィールド厚さＴＦ３は、第２フィールド絶縁膜１２０の第２フィールド厚さＴＦ２とほぼ等しい（ＴＦ２≒ＴＦ３）ことが好ましい。
第３フィールド厚さＴＦ３は、０．１μｍ以上１μｍ以下であってもよい。第３フィールド厚さＴＦ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第３フィールド厚さＴＦ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
半導体装置１は、第２ＭＩＳ領域１５３外の領域を被覆する前述の外側フィールド絶縁膜８４を含む。外側フィールド絶縁膜８４は、第２ＭＩＳ領域１５３外の領域において第３トレンチ分離構造１５４の周囲を被覆している。外側フィールド絶縁膜８４は、第２ＭＩＳ領域１５３外の領域では、平面視において第３トレンチ分離構造１５４を取り囲んでおり、第３トレンチ分離構造１５４の外周壁から露出した分離絶縁膜４５に連なっている。
半導体装置１は、第２ＭＩＳ領域１５３において第１主面３に形成された第３隠蔽面１８１（hidden surface）および第３露出面１８２（exposed surface）を含む。第３隠蔽面１８１は、第１主面３において第３フィールド絶縁膜１７０によって被覆された部分に形成されている。第３露出面１８２は、第１主面３において第３フィールド絶縁膜１７０から露出した部分に形成されている。換言すると、第１主面３は、第２ＭＩＳ領域１５３において第３フィールド絶縁膜１７０によって区画された第３隠蔽面１８１および第３露出面１８２を含む。
第３露出面１８２は、この形態では、第３隠蔽面１８１に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第３露出面１８２は、具体的には、第３フィールド絶縁膜１７０の各第３絶縁側壁１７０ａを起点に第３隠蔽面１８１に対して半導体チップ２の厚さ方向に一段窪んでいる。
第３露出面１８２は、法線方向Ｚに関して、第２ソース領域１５９の底部（第２ドレイン領域１５８の底部および第２コンタクト領域１６１の底部）および第３隠蔽面１８１の間の深さ位置に形成されている。第３露出面１８２は、法線方向Ｚに関して第３隠蔽面１８１に対して０μｍを超えて０．５μｍ以下（好ましくは０．２μｍ以下）の範囲で窪んでいることが好ましい。
半導体装置１は、第２ＭＩＳ領域１５３において第１主面３を選択的に被覆する第３主面絶縁膜１８３を含む。第３主面絶縁膜１８３は、この形態では、酸化シリコン膜を含む。第３主面絶縁膜１８３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。第３主面絶縁膜１８３は、第１主面３において第３フィールド絶縁膜１７０外の領域を被覆している。
第３主面絶縁膜１８３は、第３露出面１８２を被覆し、第３フィールド絶縁膜１７０の各第３絶縁側壁１７０ａに連なっている。第３主面絶縁膜１８３は、第３フィールド絶縁膜１７０の厚さ方向中間部から半導体チップ２側（第３露出面１８２側）に間隔を空けて形成されている。第３主面絶縁膜１８３は、具体的には、断面視において第３フィールド絶縁膜１７０の厚さ方向中間部を第３露出面１８２（第１主面３）に沿って通過するラインを設定した場合、当該ラインから半導体チップ２側に間隔を空けて形成されている。
第３主面絶縁膜１８３は、第１領域１８３ａおよび第２領域１８３ｂを含む。第１領域１８３ａは、第３隠蔽面１８１に対して半導体チップ２側に位置している。第２領域１８３ｂは、第３隠蔽面１８１に対して半導体チップ２とは反対側（第３フィールド絶縁膜１７０の主面側）に位置している。第１領域１８３ａは、具体的には、断面視において第３隠蔽面１８１の上から第３隠蔽面１８１に平行に延びる延長線を設定した場合、当該延長線に対して半導体チップ２側に位置している。第２領域１８３ｂは、前記延長線を挟んで第１領域１８３ａとは反対側（つまり半導体チップ２とは反対側）に位置している。
第３主面絶縁膜１８３は、第３フィールド絶縁膜１７０の第３フィールド厚さＴＦ３未満の第３絶縁厚さＴＭＩ３（ＴＭＩ３＜ＴＦ３）を有している。第３絶縁厚さＴＭＩ３は、第３フィールド厚さＴＦ３の５分の１以下（ＴＭＩ３≦１／５×ＴＦ３）であることが好ましい。第３絶縁厚さＴＭＩ３は、第１主面絶縁膜８３の第１絶縁厚さＴＭＩ１とほぼ等しくてもよい（ＴＭＩ３≒ＴＭＩ１）。
半導体装置１は、第１チャネル開口１２１Ｂ内において第３主面絶縁膜１８３を挟んで第２チャネル領域１６０に対向する第２ゲート電極１８４（主面電極）を含む。第２ゲート電極１８４は、この形態では、導電性ポリシリコンを含む。第２ゲート電極１８４には、ゲート電位が印加される。第２ゲート電極１８４は、第２チャネル領域１６０のオンオフを制御する。第２ゲート電極１８４は、具体的には、平面視において第２ドリフト領域１５７、第２ソース領域１５９および第２チャネル領域１６０に対向している。
第２ゲート電極１８４は、平面視において第２チャネル領域１６０に沿って延びる帯状に形成されている。第２ゲート電極１８４は、第３主面絶縁膜１８３の上から第２絶縁側壁１２０ａを通って第２ドレイン領域１５８側に位置する第３フィールド絶縁膜１７０の上に引き出された第２引き出し部１８５を有している。第２引き出し部１８５は、第２ドレイン領域１５８から第２ソース領域１５９側に間隔を空けて形成され、第３フィールド絶縁膜１７０を挟んで第２ドリフト領域１５７に対向している。
第２ゲート電極１８４は、第３フィールド絶縁膜１７０の第３絶縁側壁１７０ａよりも急峻な傾斜角度を有する側壁を有している。第２ゲート電極１８４の側壁の傾斜角度は、第２ゲート電極１８４の側壁の上端部および下端部を結ぶ直線を設定した場合に、当該直線が第２ゲート電極１８４の内部において第１主面３に対して成す角度（絶対値）である。第２ゲート電極１８４の側壁の傾斜角度は、４５°以上９０°以下であってもよい。第２ゲート電極１８４の側壁の傾斜角度は、６０°以上９０°以下であることが好ましい。
半導体装置１は、第２ゲート電極１８４の側壁を被覆する第２サイドウォール構造１８６を含む。第２サイドウォール構造１８６は、第３フィールド絶縁膜１７０および第３主面絶縁膜１８３の上に位置している。第２サイドウォール構造１８６は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第２サイドウォール構造１８６は、この形態では、酸化シリコンを含む。第２サイドウォール構造１８６は、窒化シリコンを含んでいてもよい。つまり、第２サイドウォール構造１８６は、第３フィールド絶縁膜１７０および第３主面絶縁膜１８３とは異なる絶縁体を含んでいてもよい。
半導体装置１は、第２ＭＩＳ領域１５３において第１主面３を被覆する前述の層間絶縁層１３を含む。半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極１９１～１９５を含む。複数のプラグ電極１９１～１９５は、チタン系金属膜およびタングステン膜を含む積層構造を有するタングステンプラグ電極からそれぞれなっていてもよい。複数のプラグ電極１９１～１９５は、少なくとも１つの第１１プラグ電極１９１、少なくとも１つの第１２プラグ電極１９２、少なくとも１つの第１３プラグ電極１９３、少なくとも１つの第１４プラグ電極１９４、および、少なくとも１つの第１５プラグ電極１９５を含む。
第１１プラグ電極１９１は、分離電極４６用のソースプラグ電極からなる。第１１プラグ電極１９１は、層間絶縁層１３において第３トレンチ分離構造１５４を被覆する部分に埋設され、分離電極４６に電気的に接続されている。第１２プラグ電極１９２は、第２ドレイン領域１５８用のドレインプラグ電極からなる。第１２プラグ電極１９２は、層間絶縁層１３において第２ドレイン領域１５８を被覆する部分に埋設され、第２ドレイン領域１５８に電気的に接続されている。第１３プラグ電極１９３は、第２ソース領域１５９用のソースプラグ電極からなる。第１３プラグ電極１９３は、層間絶縁層１３において第２ソース領域１５９を被覆する部分に埋設され、第２ソース領域１５９に電気的に接続されている。
第１４プラグ電極１９４は、第２コンタクト領域１６１用のソースプラグ電極からなる。第１４プラグ電極１９４は、層間絶縁層１３において第２コンタクト領域１６１を被覆する部分に埋設され、第２コンタクト領域１６１に電気的に接続されている。第１５プラグ電極１９５は、第２ゲート電極１８４用のゲートプラグ電極からなる。第１５プラグ電極１９５は、層間絶縁層１３において第２ゲート電極１８４を被覆する部分に埋設され、第２ゲート電極１８４に電気的に接続されている。第１０プラグ電極１４５は、第２ゲート電極１８４の第２引き出し部１８５に接続されていてもよい。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第２ドレイン配線１９６を含む。１つまたは複数の第２ドレイン配線１９６は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第２ドレイン配線１９６は、層間絶縁層１３内に選択的に引き回され、第１２プラグ電極１９２を介して第２ドレイン領域１５８に電気的に接続されている。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第２ソース配線１９７を含む。１つまたは複数の第２ソース配線１９７は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第２ソース配線１９７は、層間絶縁層１３内に選択的に引き回され、第１１プラグ電極１９１、第１３プラグ電極１９３および第１４プラグ電極１９４を介して、分離電極４６、第２ソース領域１５９および第２コンタクト領域１６１に電気的に接続されている。
半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第２ゲート配線１９８を含む。１つまたは複数の第２ゲート配線１９８は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第２ゲート配線１９８は、層間絶縁層１３内に選択的に引き回され、第１５プラグ電極１９５を介して、第２ゲート電極１８４に電気的に接続されている。
図２２Ａ～図２２Ｕは、図１２に示す領域（パワートランジスタ８が形成された領域）に対応し、半導体装置１の製造方法の一例を説明するための断面図である。図２３Ａ～図２３Ｕは、図１８に示す領域（ｎ型ＭＩＳＦＥＴ１０２が形成された領域）に対応し、半導体装置１の製造方法の一例を説明するための断面図である。
図２２Ａおよび図２３Ａを参照して、半導体チップ２のベースとなる円盤状の半導体ウエハ２０１が用意される。半導体ウエハ２０１は、一方側の第１ウエハ主面２０３および他方側の第２ウエハ主面２０４を有している。第１ウエハ主面２０３および第２ウエハ主面２０４は、半導体チップ２の第１主面３および第２主面４にそれぞれ対応している。
半導体ウエハ２０１は、第２ウエハ主面２０４の表層部にｎ型の第１半導体領域４１を有している。第１半導体領域４１は、この形態では、円盤状の半導体基板からなる。半導体ウエハ２０１は、第１ウエハ主面２０３の表層部にｎ型の第２半導体領域４２を有している。第２半導体領域４２は、この形態では、半導体基板の主面の上に形成されたエピタキシャル層からなる。
次に、半導体装置１にそれぞれ対応した複数のデバイス形成領域２０５が、第１ウエハ主面２０３に設定される。図２２Ａ～図２２Ｕでは、１つのデバイス形成領域２０５において図１２に対応する領域が示され、図２３Ａ～図２３Ｕでは、１つのデバイス形成領域２０５において図１８に対応する領域が示されている。複数のデバイス形成領域２０５は、たとえば、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に設定される。
次に、第１ＭＩＳ領域１０３において、ｐ型の第１ウェル領域１０５およびｎ型の第１ドリフト領域１０７が、第１ウエハ主面２０３の表層部に形成される。第１ウェル領域１０５は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第１ドリフト領域１０７は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３（具体的には第１ウェル領域１０５）にｎ型不純物を導入することによって形成される。
また、第２ＭＩＳ領域１５３において、ｐ型の第２ウェル領域１５５、ｎ型の第３ウェル領域１５６およびｐ型の第２ドリフト領域１５７が、第１ウエハ主面２０３の表層部に形成される。第２ウェル領域１５５は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第３ウェル領域１５６は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３（具体的には第２ウェル領域１５５）にｎ型不純物を導入することによって形成される。
第２ドリフト領域１５７は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３（具体的には第３ウェル領域１５６）にｐ型不純物を導入することによって形成される。第１ウェル領域１０５、第１ドリフト領域１０７、第２ウェル領域１５５、第３ウェル領域１５６および第２ドリフト領域１５７の形成工程は、必ずしもこのタイミングで実施される必要はなく、任意のタイミングで実施される。
次に、図２２Ｂおよび図２３Ｂを参照して、第１ウエハ主面２０３の上に所定パターンを有するハードマスク２０６が形成される。ハードマスク２０６は、この形態では、酸化シリコン膜からなる。ハードマスク２０６は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。ハードマスク２０６は、この形態では、熱酸化処理法によって形成され、マスク（図示せず）を介するエッチング法によって所定パターンに成形されている。
ハードマスク２０６は、具体的には、第１ウエハ主面２０３において複数のトレンチ２０７を形成すべき領域を露出させ、それら以外の領域を被覆している。複数のトレンチ２０７は、第１～第３トレンチ分離構造４３、１０４、１５４の分離トレンチ４４、トレンチゲート構造５１のゲートトレンチ５３、および、トレンチコンタクト構造７１のコンタクトトレンチ７２を含む。
次に、半導体ウエハ２０１の不要な部分が、ハードマスク２０６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング（たとえばＲＩＥ（Reactive Ion Etching））法であることが好ましい。これにより、複数のトレンチ２０７が形成される。ハードマスク２０６は、その後、除去される。
次に、図２２Ｃおよび図２３Ｃを参照して、第１ベース絶縁膜２０８（第１絶縁膜）が、第１ウエハ主面２０３および複数のトレンチ２０７の内壁に形成される。第１ベース絶縁膜２０８は、分離絶縁膜４５、下絶縁膜５５、コンタクト絶縁膜７３、第１～第３フィールド絶縁膜８０、１２０、１７０および外側フィールド絶縁膜８４のベースとなる。第１ベース絶縁膜２０８は、この形態では、比較的低い第１エッチングレートを有する絶縁膜からなる。
第１ベース絶縁膜２０８は、具体的には、酸化シリコン膜からなる。第１ベース絶縁膜２０８は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ法によって形成されてもよい。第１ベース絶縁膜２０８は、この形態では、熱酸化処理法によって形成される。つまり、第１ベース絶縁膜２０８は、半導体ウエハ２０１の酸化物からなり、比較的高い緻密度を有する酸化シリコン膜からなる。
第１ベース絶縁膜２０８の厚さは、０．１μｍ以上１μｍ以下であってもよい。第１ベース絶縁膜２０８の厚さは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第１ベース絶縁膜２０８の厚さは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
次に、図２２Ｄおよび図２３Ｄを参照して、第１ベース電極膜２０９が、第１ベース絶縁膜２０８の上に形成される。第１ベース電極膜２０９は、第１ベース絶縁膜２０８を挟んで複数のトレンチ２０７を埋め、第１ベース絶縁膜２０８を挟んで第１ウエハ主面２０３を被覆する。第１ベース電極膜２０９は、分離電極４６、下電極５７およびコンタクト電極７４のベースとなる。第１ベース絶縁膜２０８は、この形態では、導電性ポリシリコンからなる。第１ベース電極膜２０９は、ＣＶＤ法によって形成されてもよい。
次に、図２２Ｅおよび図２３Ｅを参照して、第１ベース電極膜２０９の不要な部分が、第１ベース絶縁膜２０８が露出するまで除去される。第１ベース電極膜２０９の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１ベース電極膜２０９の一部が、第１ベース絶縁膜２０８を挟んで複数のトレンチ２０７に埋設される。
次に、図２２Ｆおよび図２３Ｆを参照して、所定パターンを有する第１レジストマスク２１０が、第１ウエハ主面２０３の上に形成される。第１レジストマスク２１０は、下電極５７を形成すべき領域を露出させ、それ以外の領域を被覆している。次に、第１ベース電極膜２０９の不要な部分が、第１レジストマスク２１０を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、分離電極４６、下電極５７およびコンタクト電極７４が形成される。第１レジストマスク２１０は、その後、除去される。
次に、図２２Ｇおよび図２３Ｇを参照して、第２ベース絶縁膜２１１（第２絶縁膜）が、第１ベース絶縁膜２０８、分離電極４６、下電極５７およびコンタクト電極７４の上に形成される。第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８と共に第１～第３フィールド絶縁膜８０、１２０、１７０および外側フィールド絶縁膜８４のベースとなる積層絶縁膜２１２を形成する。第２ベース絶縁膜２１１は、この形態では、第１エッチングレートよりも高い第２エッチングレートを有する絶縁膜からなる。
第２ベース絶縁膜２１１は、具体的には、第１ベース絶縁膜２０８とは異なる性質を有する酸化シリコン膜からなる。第２ベース絶縁膜２１１は、さらに具体的には、ＴＥＯＳ（Tetraethyl orthosilicate）膜からなる。つまり、第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８等に外部から付着された酸化物（半導体ウエハ２０１の酸化物とは別の酸化物）からなり、第１ベース絶縁膜２０８よりも低い緻密度を有する酸化シリコン膜からなる。第２ベース絶縁膜２１１は、ＣＶＤ法によって形成される。
第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８の厚さ未満の厚さを有している。第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８の厚さの１／２以下の厚さを有していることが好ましい。第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８の厚さの１／３以下の厚さを有していることが特に好ましい。
第２ベース絶縁膜２１１の厚さは、０．０１μｍ以上０．５μｍ以下であってもよい。第２ベース絶縁膜２１１の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。第２ベース絶縁膜２１１の厚さは、０．０１μｍ以上０．２μｍ以下であることが好ましい。
次に、第２ベース絶縁膜２１１が、加熱処理法によって焼成される。これにより、第２ベース絶縁膜２１１の緻密度が高められる。焼成後の第２ベース絶縁膜２１１の緻密度は、第１ベース絶縁膜２０８の緻密度よりも小さい。したがって、焼成後の第２ベース絶縁膜２１１の第２エッチングレートは、第１ベース絶縁膜２０８の第１エッチングレートよりも高い。第２ベース絶縁膜２１１に対する加熱工程は、必要に応じて省略されてもよい。ウエットエッチング法によって第２ベース絶縁膜２１１を除去する場合、第２ベース絶縁膜２１１に対する加熱工程は、第２エッチングレートを調整する上で有効である。
次に、図２２Ｈおよび図２３Ｈを参照して、所定パターンを有する第２レジストマスク２１３が、第２ベース絶縁膜２１１の上に形成される。第２レジストマスク２１３は、具体的には、積層絶縁膜２１２（第２ベース絶縁膜２１１）において第１～第３フィールド絶縁膜８０、１２０、１７０を形成すべき領域、外側フィールド絶縁膜８４を形成すべき領域、分離電極４６を形成すべき領域、および、コンタクト電極７４を形成すべき領域を被覆し、下絶縁膜５５を形成すべき領域（つまりゲートトレンチ５３の一部）を露出させている。
次に、積層絶縁膜２１２の不要な部分が、第２レジストマスク２１３を介するエッチング法によって除去される。この工程では、まず、第２ベース絶縁膜２１１が、第２レジストマスク２１３を介するエッチング法によって除去される。第２ベース絶縁膜２１１は、酸性エッチャント（たとえばフッ酸）を用いた等方性のウエットエッチング法によって除去されることが好ましい。次に、第１ベース絶縁膜２０８が、第２レジストマスク２１３を介するエッチング法によって除去される。第１ベース絶縁膜２０８は、酸性エッチャント（たとえばフッ酸）を用いた等方性のウエットエッチング法によって除去されることが好ましい。第１ベース絶縁膜２０８の除去工程は、第２ベース絶縁膜２１１の除去工程と同時に同一条件で実施されることが特に好ましい。
第１ベース絶縁膜２０８の除去速度は、第２ベース絶縁膜２１１の除去速度よりも低い。したがって、第１ベース絶縁膜２０８の除去工程時では、第２ベース絶縁膜２１１が第１ベース絶縁膜２０８よりも先に第１ウエハ主面２０３の面方向に拡がるように除去される。これにより、第１ベース絶縁膜２０８において第２ベース絶縁膜２１１（第２レジストマスク２１３）から露出する面積が増加する。
その結果、第２ベース絶縁膜２１１が存在しない場合と比較して、第１ベース絶縁膜２０８の主面を起点とする第１ベース絶縁膜２０８の除去量が増加する。これにより、比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａをそれぞれ有する第１～第３フィールド絶縁膜８０、１２０、１７０が、第１ウエハ主面２０３の上に形成される。また、これにより、下絶縁膜５５が、ゲートトレンチ５３の内壁の上に形成される。第２レジストマスク２１３は、その後、除去される。
次に、図２２Ｉおよび図２３Ｉを参照して、第２ベース絶縁膜２１１が除去される。第２ベース絶縁膜２１１は、実際には、第１～第３フィールド絶縁膜８０、１２０、１７０の形成工程後に、任意のタイミングで除去される。第２ベース絶縁膜２１１は、第２レジストマスク２１３の剥離工程、他の構造物（たとえば、コントロールＩＣ１１側の構造物）を部分的に除去する際に使用される薬液、半導体ウエハ２０１の洗浄工程に使用される薬液等によって自然に除去されてもよい。この場合、第２ベース絶縁膜２１１の厚さは、自然に完全に除去される値に予め設定されていることが好ましい。
第２ベース絶縁膜２１１は、第１～第３フィールド絶縁膜８０、１２０、１７０等が薬液に起因して薄化されることを抑制する。むろん、第２ベース絶縁膜２１１の一部が、第１～第３フィールド絶縁膜８０、１２０、１７０の一部として残存してもよい。つまり、第１～第３フィールド絶縁膜８０、１２０、１７０は、第１絶縁膜（酸化シリコン膜）、および、第１絶縁膜とは異なる物性を有する第２絶縁膜（ＴＥＯＳ膜）を含む積層構造をそれぞれ有していてもよい。
次に、図２２Ｊおよび図２３Ｊを参照して、第３ベース絶縁膜２１４が、第１ウエハ主面２０３、分離電極４６、下電極５７、および、ゲートトレンチ５３の内壁の上に形成される。第３ベース絶縁膜２１４は、上絶縁膜５４、中間絶縁膜５８、および、第１～第３主面絶縁膜８３、１３３、１８３のベースとなる。第２ベース絶縁膜２１１は、この形態では、酸化シリコン膜からなる。第３ベース絶縁膜２１４は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ法によって形成されてもよい。第３ベース絶縁膜２１４は、この形態では、熱酸化処理法によって形成される。これにより、上絶縁膜５４、中間絶縁膜５８、および、第１～第３主面絶縁膜８３、１３３、１８３が形成される。
酸化処理法では、第１ウエハ主面２０３の酸化が半導体ウエハ２０１の厚さ方向に進行する。これにより、第１～第３フィールド絶縁膜８０、１２０、１７０によって隠蔽された第１～第３隠蔽面８１、１３１、１８１、および、第１～第３隠蔽面８１、１３１、１８１に対して半導体ウエハ２０１の厚さ方向に窪んだ第１～第３露出面８２、１３２、１８２が第１ウエハ主面２０３に形成される（図１４Ａ、図１４Ｂ、図１９および図２１も併せて参照）。第１～第３露出面８２、１３２、１８２は、第１ウエハ主面２０３において第１～第３主面絶縁膜８３、１３３、１８３によって隠蔽された部分でもある。
次に、図２２Ｋおよび図２３Ｋを参照して、第２ベース電極膜２１５が、第１ウエハ主面２０３の上に形成される。第２ベース電極膜２１５は、上絶縁膜５４および中間絶縁膜５８を挟んで複数のゲートトレンチ５３を埋め、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３を挟んで第１ウエハ主面２０３を被覆する。第２ベース電極膜２１５は、上電極５６、第１ゲート電極１３４および第２ゲート電極１８４のベースとなる。第２ベース絶縁膜２１１は、この形態では、導電性ポリシリコンからなる。第２ベース電極膜２１５は、ＣＶＤ法によって形成されてもよい。
次に、図２２Ｌおよび図２３Ｌを参照して、所定パターンを有する第３レジストマスク２１６が、第２ベース電極膜２１５の上に形成される。第３レジストマスク２１６は、第１ゲート電極１３４および第２ゲート電極１８４を形成すべき領域を被覆し、それら以外の領域を露出させている。次に、第３レジストマスク２１６を介するエッチング法によって、第２ベース電極膜２１５の不要な部分が、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、上電極５６、第１ゲート電極１３４および第２ゲート電極１８４が形成される。
第１～第３フィールド絶縁膜８０、１２０、１７０は、比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａをそれぞれ有している。したがって、この工程では、第２ベース電極膜２１５の残渣物（残留物）が第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａに付着した状態で残存することが抑制される。これにより、残渣物に起因する電気的特性の変動を抑制できる。また、第２ベース電極膜２１５の除去工程後、第２ベース電極膜２１５の残渣物の除去工程を省略できる。つまり、第２ベース電極膜２１５のオーバーエッチング工程を省略できる。これにより、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３等が薄化することを抑制できる。
次に、図２２Ｍおよび図２３Ｍを参照して、第４ベース絶縁膜２１７が、第１ウエハ主面２０３の上に形成される。第４ベース絶縁膜２１７は、第１～第２サイドウォール構造１３６、１８６のベースとなる。第４ベース絶縁膜２１７は、この形態では、窒化シリコン膜からなる。第４ベース絶縁膜２１７は、ＣＶＤ法によって形成されてもよい。
次に、図２２Ｎおよび図２３Ｎを参照して、第４ベース絶縁膜２１７の不要な部分が、エッチング法によって除去される。第４ベース絶縁膜２１７は、第１～第２ゲート電極１３４、１８４の側壁に第４ベース絶縁膜２１７の一部が残存するように除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング法であることが好ましい。これにより、第１～第２サイドウォール構造１３６、１８６が、第１～第２ゲート電極１３４、１８４に対して自己整合的に形成される。
第１～第２ゲート電極１３４、１８４は、第１～第３フィールド絶縁膜８０、１２０、１７０の第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａよりも急峻な傾斜角度を有する側壁を有している。したがって、この工程では、第４ベース絶縁膜２１７の一部が第１～第２ゲート電極１３４、１８４の側壁に付着した状態で残存する一方で、第４ベース絶縁膜２１７の一部が第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａに付着した状態で残存することが抑制される。
したがって、第４ベース絶縁膜２１７の除去工程後、第４ベース絶縁膜２１７の残渣物の除去工程を省略できる。つまり、第４ベース絶縁膜２１７のオーバーエッチング工程を省略できる。これにより、第１～第２サイドウォール構造１３６、１８６を形成できる一方で、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３等の薄化を抑制できる。
次に、図２２Ｏおよび図２３Ｏを参照して、第１デバイス領域６において、ボディ領域４７、ソース領域６０およびコンタクト領域６１が、第１ウエハ主面２０３の表層部に形成される。ボディ領域４７、ソース領域６０およびコンタクト領域６１は、ゲートトレンチ５３の側壁を介して第１ウエハ主面２０３の表層部にそれぞれ形成される。ボディ領域４７、ソース領域６０およびコンタクト領域６１の形成工程は、任意の順序で実施される。ボディ領域４７は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。
ソース領域６０は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｎ型不純物を導入することによって形成される。ソース領域６０は、ボディ領域４７の表層部に位置するように形成される。コンタクト領域６１は、第１ウエハ主面２０３の表層部に形成される。コンタクト領域６１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。コンタクト領域６１は、ボディ領域４７の表層部に位置するように形成される。
また、第２デバイス領域７の第１ＭＩＳ領域１０３において、第１ドレイン領域１０８、第１ソース領域１０９および第１コンタクト領域１１１が、第１ウエハ主面２０３の表層部に形成される。第１ドレイン領域１０８、第１ソース領域１０９および第１コンタクト領域１１１は、第２主面絶縁膜１３３を介して第１ウエハ主面２０３の表層部にそれぞれ形成される。第１ドレイン領域１０８、第１ソース領域１０９および第１コンタクト領域１１１の形成工程は、任意の順序で実施される。この形態では、第１ドレイン領域１０８および第１ソース領域１０９が同時に形成される。
第１ドレイン領域１０８および第１ソース領域１０９は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｎ型不純物を導入することによって形成される。第１ドレイン領域１０８は、第１ドリフト領域１０７の表層部に位置するように形成される。第１ソース領域１０９は、第１ウェル領域１０５の表層部に位置するように形成される。第１コンタクト領域１１１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第１コンタクト領域１１１は、第１ウェル領域１０５の表層部に形成される。
また、第２デバイス領域７の第２ＭＩＳ領域１５３において、第２ドレイン領域１５８、第２ソース領域１５９および第２コンタクト領域１６１が、第１ウエハ主面２０３の表層部に形成される。第２ドレイン領域１５８、第２ソース領域１５９および第２コンタクト領域１６１は、第３主面絶縁膜１８３を介して第１ウエハ主面２０３の表層部にそれぞれ形成される。第２ドレイン領域１５８、第２ソース領域１５９および第２コンタクト領域１６１の形成工程は、任意の順序で実施される。この形態では、第２ドレイン領域１５８および第２ソース領域１５９が同時に形成される。
第２ドレイン領域１５８および第２ソース領域１５９は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第２ドレイン領域１５８は、第２ドリフト領域１５７の表層部に位置するように形成される。第２ソース領域１５９は、第３ウェル領域１５６の表層部に位置するように形成される。第２コンタクト領域１６１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第２コンタクト領域１６１は、第２ウェル領域１５５の表層部に形成される。
これらの工程では、第１～第３フィールド絶縁膜８０、１２０、１７０の第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａに残渣物の付着が抑制された構造において、ｎ型不純物およびｐ型不純物を第１ウエハ主面２０３に導入できる。したがって、ｎ型不純物およびｐ型不純物の導入が、残渣物によって妨げられることを抑制できる。これにより、ｎ型不純物およびｐ型不純物を第１ウエハ主面２０３に適切に導入できる。
次に、図２２Ｐおよび図２３Ｐを参照して、最下絶縁膜２１８が、第１ウエハ主面２０３の上に形成される。最下絶縁膜２１８は、層間絶縁層１３の最下層を形成する。最下絶縁膜２１８は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。最下絶縁膜２１８は、ＣＶＤ法によって形成されてもよい。
次に、図２２Ｑおよび図２３Ｑを参照して、所定パターンを有する第４レジストマスク２１９が、最下絶縁膜２１８の上に形成される。第４レジストマスク２１９は、最下絶縁膜２１８において複数のプラグ電極９１～９５、１４１～１４５、１９１～１９５用の複数のプラグ開口２２０を形成すべき領域をそれぞれ露出させ、それら以外の領域を被覆している。
次に、最下絶縁膜２１８の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング法であることが好ましい。これにより、最下絶縁膜２１８に複数のプラグ開口２２０が形成される。第４レジストマスク２１９は、その後、除去される。
次に、図２２Ｒおよび図２３Ｒを参照して、第４ベース電極膜２２１が、最下絶縁膜２１８の上に形成される。第４ベース電極膜２２１は、複数のプラグ開口２２０を埋めて最下絶縁膜２１８を被覆する。第４ベース電極膜２２１は、チタン系金属膜およびタングステン膜を含む積層構造を有していてもよい。第４ベース電極膜２２１は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。
次に、図２２Ｓおよび図２３Ｓを参照して、第４ベース電極膜２２１の不要な部分が、エッチング法によって除去される。第４ベース電極膜２２１は、最下絶縁膜２１８が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のプラグ電極９１～９５、１４１～１４５、１９１～１９５が、最下絶縁膜２１８に埋め込まれる。
次に、図２２Ｔおよび図２３Ｔを参照して、第５ベース電極膜２２２が、最下絶縁膜２１８の上に形成される。第５ベース電極膜２２２は、多層配線の一部を形成する配線層のベースとなる。第５ベース電極膜２２２は、この形態では、ゲート配線１４、ソース配線９６、第１ドレイン配線１４６、第１ソース配線１４７、第１ゲート配線１４８、第２ドレイン配線１９６、第２ソース配線１９７、および、第２ゲート配線１９８のベースとなる。第５ベース電極膜２２２は、Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。第５ベース電極膜２２２は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。
次に、図２２Ｕおよび図２３Ｕを参照して、第５ベース電極膜２２２の不要な部分が、レジストマスク（図示せず）を介するエッチング法によって除去される。第５ベース電極膜２２２の不要な部分は、最下絶縁膜２１８が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート配線１４、ソース配線９６、第１ドレイン配線１４６、第１ソース配線１４７、第１ゲート配線１４８、第２ドレイン配線１９６、第２ソース配線１９７、および、第２ゲート配線１９８が形成される。
次に、層間絶縁層１３の残りの部分が、最下絶縁膜２１８の上に形成される。層間絶縁層１３の残りの部分は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁層１３の残りの部分は、最下絶縁膜２１８と同様に、ＣＶＤ法によって形成されてもよい。層間絶縁層１３の残りの部分の形成工程途中に、多層配線の一部を形成する配線層が、第５ベース電極膜２２２と同様の工程を経て形成されてもよい。
次に、第６ベース電極膜（図示せず）が、層間絶縁層１３の上に形成される。第６ベース電極膜は、複数の端子電極１６～２０のベースとなる。第６ベース電極膜は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。第６ベース電極膜は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。次に、第６ベース電極膜の不要な部分が、レジストマスク（図示せず）を介するエッチング法によって除去される。これにより、複数の端子電極１６～２０が形成される。
次に、ドレイン端子１５が、第２ウエハ主面２０４の上に形成される。ドレイン端子１５は、第２ウエハ主面２０４の全域を被覆する。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子１５は、スパッタ法、蒸着法および／またはめっき法によって形成されてもよい。ドレイン端子１５の形成工程に先立って、半導体ウエハ２０１の薄化工程が実施されてもよい。この場合、半導体ウエハ２０１は、第２ウエハ主面２０４の研削によって薄化されてもよい。第２ウエハ主面２０４は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。
その後、半導体ウエハ２０１が、複数のデバイス形成領域２０５に沿って切断される。これにより、１枚の半導体ウエハ２０１から複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
以上、半導体装置１は、半導体チップ２およびｎ系統（ｎ≧２）のパワートランジスタ８を含む。ｎ系統のパワートランジスタ８は、半導体チップ２に個別制御可能にそれぞれ形成されたｎ個（ｎ≧２）の系統トランジスタ９を含み、ｎ個の系統トランジスタ９の選択制御によって単一の出力電流ＩＯＵＴ（出力信号）を生成する。
ｎ系統のパワートランジスタ８は、具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成する。ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９によって生成されたｎ個の電気信号の加算値からなる単一の出力電流ＩＯＵＴを生成する。
ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９の選択制御によってチャネル利用率およびオン抵抗Ｒｏｎが変化する。これにより、パワートランジスタ８は、異なるオン抵抗Ｒｏｎからそれぞれなる複数の動作モードで制御可能になる。よって、オン抵抗可変型の半導体装置１を提供できる。この半導体装置１によれば、動作状況に応じた適切なオン抵抗Ｒｏｎでパワートランジスタ８を駆動制御できる。
パワートランジスタ８は、少なくとも２つの系統トランジスタ９の選択制御によって少なくとも２種の動作モードで制御されてもよい。パワートランジスタ８は、少なくとも３つの系統トランジスタ９の選択制御によって少なくとも３種の動作モードで制御されることが好ましい。
半導体装置１は、半導体チップ２に区画された第１デバイス領域６を含む。パワートランジスタ８は、第１デバイス領域６に集約して形成されたｎ個の系統トランジスタ９を有している。この構造によれば、ｎ個の系統トランジスタ９を半導体チップ２に離散的に配置せずに済むので、配線距離の短縮によって配線抵抗を削減できる。これにより、ｎ個の系統トランジスタ９のスイッチング速度のバラつきを抑制できるから、パワートランジスタ８を適切に駆動制御できる。
ｎ個の系統トランジスタ９は、個別制御対象として系統化された１つまたは複数の単位トランジスタ１０をそれぞれ含むことが好ましい。この構造によれば、単位トランジスタ１０の個数やチャネル割合ＲＣを調整することにより、系統トランジスタ９毎にチャネル利用率およびオン抵抗特性を調整できる。これにより、パワートランジスタ８のオン抵抗特性を適切に調整できる。
各単位トランジスタ１０は、トレンチゲート構造５１を有していてもよい。トレンチゲート構造５１は、絶縁体（上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８）によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設された上電極５６および下電極５７を含むマルチ電極構造を有していてもよい。この構造において、下電極５７は上電極５６と同電位に固定されていることが好ましい。
この構造によれば、上電極５６および下電極５７の間の電圧降下を抑制できるから、上電極５６および下電極５７の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域４２）のオン抵抗Ｒｏｎを削減できる。この構造は、半導体装置１が車載用のデバイスとして提供される場合に有効である。
半導体装置１は、半導体チップ２において第１デバイス領域６とは異なる領域に区画された第２デバイス領域７、および、第２デバイス領域７に形成されたコントロールＩＣ１１を含む。また、半導体装置１は、パワートランジスタ８およびコントロールＩＣ１１に電気的に接続されるように半導体チップ２の上に形成されたｎ個のゲート配線１４を含む。
コントロールＩＣ１１は、ｎ個の系統トランジスタ９を個別制御するｎ個のゲート信号Ｇを生成し、ｎ個のゲート配線１４に出力する。ｎ個のゲート配線１４は、コントロールＩＣ１１で生成されたｎ個のゲート信号Ｇをｎ個の系統トランジスタ９に個別に伝達する。この構造によれば、パワートランジスタ８およびコントロールＩＣ１１を一体的に含むＩＰＤを有する半導体装置１を提供できる。
半導体装置１は、半導体チップ２および第１フィールド絶縁膜８０を含む。第１フィールド絶縁膜８０は、半導体チップ２の第１主面３を部分的に被覆し、第１主面３との間で成す第１傾斜角度θ１が２０°以上４０°以下である第１絶縁側壁８０ａを有している。この構造によれば、第１絶縁側壁８０ａに残渣物が付着した状態で残存することを抑制できる。
また、比較的緩慢な第１傾斜角度θ１を有する第１絶縁側壁８０ａによれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえば第１フィールド絶縁膜８０）の薄化を抑制できる。よって、残渣物に起因する半導体装置１の信頼性の低下を抑制できる。
第１傾斜角度θ１は、４０°未満（θ１＜４０°）であることが好ましい。第１傾斜角度θ１は、３０°±６°の範囲（２４°≦θ１≦３６°）に収まることが特に好ましい。第１傾斜角度θ１は、典型的には、２８°以上３６°以下の範囲（２８°≦θ１≦３６°）に収まる。第１フィールド絶縁膜８０は、半導体チップ２の酸化物からなることが好ましい。
半導体装置１は、第１主面３において第１フィールド絶縁膜８０で被覆された部分に形成された第１隠蔽面８１を含む。この場合、半導体装置１は、第１主面３において第１フィールド絶縁膜８０から露出する部分に第１隠蔽面８１から半導体チップ２の厚さ方向に窪んで形成された第１露出面８２を含んでいてもよい。
半導体装置１は、第１露出面８２を被覆する第１主面絶縁膜８３を含んでいてもよい。この場合、第１主面絶縁膜８３は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１未満の第１絶縁厚さＴＭＩ１（ＴＭＩ１＜ＴＦ１）を有していてもよい。この構造によれば、残渣物の除去工程に起因する比較的薄い第１絶縁厚さＴＭＩ１を有する第１主面絶縁膜８３の薄化を抑制できる。この場合、第１主面絶縁膜８３は、第１フィールド絶縁膜８０の第１絶縁側壁８０ａに連なっていることが好ましい。
第１主面絶縁膜８３は、第１隠蔽面８１に対して半導体チップ２側に位置する第１領域８３ａ、および、第１隠蔽面８１に対して半導体チップ２とは反対側（第１フィールド絶縁膜８０の主面側）に位置する第２領域８３ｂを含んでいてもよい。第１主面絶縁膜８３は、第１フィールド絶縁膜８０の厚さ方向中間部から半導体チップ２側に間隔を空けて形成されていてもよい。第１主面絶縁膜８３は、第１フィールド絶縁膜８０の５分の１以下の厚さを有していてもよい。
第１主面絶縁膜８３は、第１主面３に第１デバイス領域６を区画する第１トレンチ分離構造４３をさらに含んでいてもよい。第１トレンチ分離構造４３は、第１主面３に形成された分離トレンチ４４、分離トレンチ４４の内壁を被覆する分離絶縁膜４５、および、分離絶縁膜４５を挟んで分離トレンチ４４に埋設された分離電極４６を含んでいてもよい。
この場合、第１フィールド絶縁膜８０は、第１デバイス領域６において第１主面３を被覆していることが好ましい。この構造によれば、第１フィールド絶縁膜８０の信頼性を向上できるので、第１デバイス領域６に形成される機能デバイス（この形態ではパワートランジスタ８）の信頼性を向上できる。
この場合、第１フィールド絶縁膜８０は、分離絶縁膜４５に連なっていることが好ましい。分離絶縁膜４５は、分離トレンチ４４の側壁を被覆する第１部分４５ａ、および、分離トレンチ４４の底壁を被覆する第２部分４５ｂを含んでいてもよい。第１部分４５ａは第１分離厚さＴＩ１を有し、第２部分４５ｂは第２分離厚さＴＩ２を有している。第１フィールド絶縁膜８０は、第２分離厚さＴＩ２を超える第１フィールド厚さＴＦ１を有していることが好ましい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１未満であることが好ましい。
半導体装置１は、第１デバイス領域６において第１主面３に形成された機能デバイスを含んでいてもよい。この場合、第１フィールド絶縁膜８０は、第１デバイス領域６において機能デバイスから間隔を空けて第１主面３を部分的に被覆していることが好ましい。この場合、第１フィールド絶縁膜８０の信頼性を向上できるので、第１デバイス領域６に形成される機能デバイス（この形態ではパワートランジスタ８）の信頼性を向上できる。
この場合、第１トレンチ分離構造４３は半導体チップ２内において第１デバイス領域６を区画し、第１フィールド絶縁膜８０は半導体チップ２の上において第１デバイス領域６を区画していることが好ましい。第１フィールド絶縁膜８０は、分離絶縁膜４５に連なっていてもよい。
機能デバイスは、第１主面３に形成されたゲートトレンチ５３、絶縁体（上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８）によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設された上電極５６および下電極５７を含むマルチ電極構造を有するトレンチゲート構造５１を含んでいてもよい。この場合、第１フィールド絶縁膜８０は、トレンチゲート構造５１から間隔を空けて形成されていることが好ましい。
機能デバイスは、トレンチゲート構造５１をそれぞれ有する複数の単位トランジスタ１０を含んでいてもよい。この場合、機能デバイスは、個別制御対象として系統化された１つまたは複数の単位トランジスタ１０によってそれぞれ構成されたｎ個（ｎ≧２）の系統トランジスタ９を含み、ｎ個の系統トランジスタ９の選択制御によって単一の出力電流ＩＯＵＴを生成するｎ系統のパワートランジスタ８（ゲート分割トランジスタ）を含んでいてもよい。この構造によれば、第１フィールド絶縁膜８０の信頼性を向上できるので、ｎ系統のパワートランジスタ８の信頼性を向上できる。
半導体装置１は、ｎ個の系統トランジスタ９を個別制御するゲート制御回路１２を含んでいてもよい。ゲート制御回路１２は、第１主面３において第１デバイス領域６とは異なる領域に形成されていることが好ましい。
半導体装置１は、半導体チップ２および第２～第３フィールド絶縁膜１２０、１７０を含む。第２～第３フィールド絶縁膜１２０、１７０は、半導体チップ２の第１主面３を部分的に被覆し、第１主面３との間で成す第２～第３傾斜角度θ２、θ３が２０°以上４０°以下である第２～第３絶縁側壁１２０ａ、１７０ａを有している。この構造によれば、第２～第３絶縁側壁１２０ａ、１７０ａに残渣物が付着した状態で残存することを抑制できる。
また、比較的緩慢な第２～第３傾斜角度θ２、θ３を有する第２～第３絶縁側壁１２０ａ、１７０ａによれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえば第２～第３フィールド絶縁膜１２０、１７０）の薄化を抑制できる。よって、残渣物に起因する半導体装置１の信頼性の低下を抑制できる。
第２～第３傾斜角度θ２、θ３は、４０°未満（θ１＜４０°）であることが好ましい。第２～第３傾斜角度θ２、θ３は、３０°±６°の範囲（２４°≦θ１≦３６°）に収まることが特に好ましい。第２～第３傾斜角度θ２、θ３は、典型的には、２８°以上３６°以下の範囲（２８°≦θ１≦３６°）に収まる。第２～第３フィールド絶縁膜１２０、１７０は、半導体チップ２の酸化物からなることが好ましい。
半導体装置１は、第１主面３において第２～第３フィールド絶縁膜１２０、１７０で被覆された部分に形成された第２～第３隠蔽面１３１、１８１を含む。この場合、半導体装置１は、第１主面３において第２～第３フィールド絶縁膜１２０、１７０から露出する部分に第２～第３隠蔽面１３１、１８１から半導体チップ２の厚さ方向に窪んで形成された第２～第３露出面１３２、１８２を含んでいてもよい。
半導体装置１は、第２～第３露出面１３２、１８２を被覆する第２～第３主面絶縁膜１３３、１８３を含んでいてもよい。この場合、第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の第２～第３フィールド厚さＴＦ２、ＴＦ３未満の第２～第３絶縁厚さＴＭＩ２、ＴＭＩ３（ＴＭＩ２、ＴＭＩ３＜ＴＦ２、ＴＦ３）を有していてもよい。この構造によれば、残渣物の除去工程に起因する比較的薄い第２～第３絶縁厚さＴＭＩ２、ＴＭＩ３を有する第２～第３主面絶縁膜１３３、１８３の薄化を抑制できる。この場合、第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の第２～第３絶縁側壁１２０ａ、１７０ａに連なっていることが好ましい。
第２～第３主面絶縁膜１３３、１８３は、第２～第３隠蔽面１３１、１８１に対して半導体チップ２側に位置する第１領域１３３ａ、１８３ａ、および、第２～第３隠蔽面１３１、１８１に対して半導体チップ２とは反対側（第２～第３フィールド絶縁膜１２０、１７０の主面側）に位置する第２領域１３３ｂ、１８３ｂを含んでいてもよい。第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の厚さ方向中間部から半導体チップ２側に間隔を空けて形成されていてもよい。第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の５分の１以下の厚さを有していてもよい。
第２～第３主面絶縁膜１３３、１８３は、第１主面３にデバイス領域の一例としてのＣＭＩＳ領域１００（第１～第２ＭＩＳ領域１０３、１５３）を区画する第２～第３トレンチ分離構造１０４、１５４をさらに含んでいてもよい。第２～第３トレンチ分離構造１０４、１５４は、第１主面３に形成された分離トレンチ４４（第２～第３分離トレンチ）、分離トレンチ４４の内壁を被覆する分離絶縁膜４５（第２～第３分離絶縁膜）、および、分離絶縁膜４５を挟んで分離トレンチ４４に埋設された分離電極４６（第２～第３分離電極）を含んでいてもよい。
この場合、第２～第３フィールド絶縁膜１２０、１７０は、第１～第２ＭＩＳ領域１０３、１５３において第１主面３を被覆していることが好ましい。この構造によれば、第２～第３フィールド絶縁膜１２０、１７０の信頼性を向上できるので、第１～第２ＭＩＳ領域１０３、１５３に形成される機能デバイス（この形態ではｎ型の第１ＭＩＳＦＥＴ１０１およびｐ型の第２ＭＩＳＦＥＴ１０２を含むＣＭＩＳ１００ａ）の信頼性を向上できる。
この場合、第２～第３フィールド絶縁膜１２０、１７０は、分離絶縁膜４５に連なっていることが好ましい。分離絶縁膜４５は、分離トレンチ４４の側壁を被覆する第１部分４５ａ、および、分離トレンチ４４の底壁を被覆する第２部分４５ｂを含んでいてもよい。第１部分４５ａは第１分離厚さＴＩ１を有し、第２部分４５ｂは第２分離厚さＴＩ２を有している。第２～第３フィールド絶縁膜１２０、１７０は、第２分離厚さＴＩ２を超える第２～第３フィールド厚さＴＦ２、ＴＦ３（ＴＩ２＜ＴＦ２、ＴＦ３）を有していることが好ましい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１未満であることが好ましい。
半導体装置１は、第２～第３主面絶縁膜１３３、１８３を被覆する第１～第２ゲート電極１３４、１８４をさらに含んでいてもよい。この構造によれば、第２～第３絶縁側壁１２０ａ、１７０ａに対する残渣物の付着を抑制できるので、残渣物に起因する第１～第２ゲート電極１３４、１８４の信頼性の低下を抑制できる。たとえば、第１～第２ゲート電極１３４、１８４の成膜性や、残渣物に起因するゲート閾値電圧の変動等を抑制できる。
第１～第２ゲート電極１３４、１８４は、第２～第３主面絶縁膜１３３、１８３の上から第２～第３絶縁側壁１２０ａ、１７０ａを通って第２～第３フィールド絶縁膜１２０、１７０の上に引き出された第１～第２引き出し部１３５、１８５を有していてもよい。この構造によれば、第１～第２引き出し部１３５、１８５を有する構造において、残渣物に起因する第１～第２ゲート電極１３４、１８４の信頼性の低下を抑制できる。
本発明は、さらに他の形態で実施できる。
前述の実施形態の通り、比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａを有する第１～第３フィールド絶縁膜８０、１２０、１７０は、種々の機能デバイスに適用される。たとえば、ＬＯＣＯＳ膜を備えた半導体装置において、当該ＬＯＣＯＳ膜を比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａを有する第１～第３フィールド絶縁膜８０、１２０、１７０に置き換えることができる。
前述の実施形態において、パワートランジスタ８を備えていない形態が採用されてもよい。つまり、前述の半導体装置１は、コントロールＩＣ１１のみを備えていてもよい。前述の実施形態において、コントロールＩＣ１１を備えていない形態が採用されてもよい。つまり、前述の半導体装置１は、パワートランジスタ８のみを備えていてもよい。むろん、ＣＭＩＳ領域１００のみを備えた半導体装置１が採用されてもよい。
前述の実施形態では、トレンチゲート構造５１の下電極５７およびトレンチコンタクト構造７１のコンタクト電極７４がゲート電極として形成されていた。しかし、下電極５７およびコンタクト電極７４は、ソース電極として形成されていてもよい。つまり、下電極５７およびコンタクト電極７４は、フィールド電極として形成されていてもよい。この場合、コンタクト電極７４にゲート配線１４に代えてソース配線９６が電気的に接続される。この構造によれば、トレンチゲート構造５１および半導体チップ２（具体的には第２半導体領域４２）の間の寄生容量を低下させることができるから、スイッチング速度の向上できる。
前述の実施形態では、コントロールＩＣ１１がセンストランジスタ２１を含む例について説明した。センストランジスタ２１は、パワートランジスタ８を流れる電流を監視する機能上、パワートランジスタ８と同様の構造を有していることが好ましい。つまり、センストランジスタ２１は、１つまたは複数の単位トランジスタ１０（単位セル５０）を含むことが好ましい。
センストランジスタ２１は、第２デバイス領域７に形成されていてもよいし、第１デバイス領域６に形成されていてもよい。センストランジスタ２１が第１デバイス領域６に形成されている場合、複数の単位トランジスタ１０のうちの１つまたは複数の単位トランジスタ１０（単位セル５０）をセンストランジスタ２１として利用してもよい。この場合、センストランジスタ２１として機能する単位トランジスタ１０（単位セル５０）を除く単位トランジスタ１０（単位セル５０）によってパワートランジスタ８が構成される。
前述の実施形態では、半導体装置１が、第２ＭＩＳ領域１５３においてｐ型の第２ウェル領域１５５、ｎ型の第３ウェル領域１５６およびｐ型の第２コンタクト領域１６１を含む例について説明した。しかし、半導体装置１は、必ずしも第２ＭＩＳ領域１５３においてｐ型の第２ウェル領域１５５およびｎ型の第３ウェル領域１５６を含んでいる必要はない。この場合、ｐ型のコンタクト領域１６１に代えてｎ型のコンタクト領域１６１が採用されてもよい。ｎ型のコンタクト領域１６１は、第２半導体領域４２のｎ型不純物濃度を超えるｎ型不純物濃度を有していることが好ましい。
前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
前述の実施形態では、トレンチゲート構造５１の第１深さＤ１が第１トレンチ分離構造４３の分離深さＤＩ未満（Ｄ１＜ＤＩ）であることが好ましい旨を説明した。この具体的な構造が図２４に示される。図２４は、図１２に対応し、第１トレンチ分離構造５１の変形例を示す断面図である。図２４において前述の実施形態において説明した構造に対応する構造についての具体的な説明は省略される。
図２４を参照して、第１トレンチ分離構造４３は、トレンチゲート構造５１の第１深さＤ１を超える分離深さＤＩ（Ｄ１＜ＤＩ）を有している。第１トレンチ分離構造４３は、トレンチゲート構造５１の第１幅Ｗ１を超える分離幅ＷＩ（Ｗ１＜ＷＩ）を有している。したがって、前述の図２２Ｂおよび図２３Ｂの工程において分離トレンチ４４に入り込むエッチャントの総量は、ゲートトレンチ５３（コンタクトトレンチ７２）に入り込むエッチャントの総量よりも多くなる。その結果、第１トレンチ分離構造４３（分離トレンチ４４）はトレンチゲート構造５１（ゲートトレンチ５３）よりも深く形成される。このような構造によれば、第１トレンチ分離構造４３によって第１デバイス領域６を他の領域から適切に区画できる。
このような構造は、第１トレンチ分離構造４３に限らず、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４にも適用できる。つまり、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４も、トレンチゲート構造５１の第１深さＤ１を超える分離深さＤＩ（Ｄ１＜ＤＩ）をそれぞれ有していてもよい。この場合、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４は、第１トレンチ分離構造５１とほぼ等しい分離深さＤＩを有していてもよい。
また、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４は、トレンチゲート構造５１の第１幅Ｗ１を超える分離幅ＷＩ（Ｗ１＜ＷＩ）をそれぞれ有していてもよい。この場合、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４は、第１トレンチ分離構造５１とほぼ等しい分離幅ＷＩを有していてもよい。このような構造によれば、第２トレンチ分離構造１０４によって第１ＭＩＳ領域１０１を他の領域から適切に区画でき、第３トレンチ分離構造１５４によって第２ＭＩＳ領域１５３を他の領域から適切に区画できる。
以下、この明細書および図面から抽出される特徴の例を示す。
絶縁側壁の傾斜角度が比較的急峻な場合（たとえば傾斜角度が４５°を超える場合）、半導体装置の製造工程中において、絶縁側壁に残渣物（残留物）が付着した状態で残存する。絶縁側壁に残渣物が付着した場合、当該残渣物に起因して電気的特性が変動したり、成膜性が低下したりすることがある。
このような残渣物は、残渣物を残存させ得る成膜物に対するオーバーエッチング工程や、残渣物に対するエッチング工程を実施することによって除去される。オーバーエッチング工程とは、成膜物の除去に必要なエッチング量（エッチング時間）を超えて成膜物に対してエッチング工程を実施する工程のことを言う。
残渣物の除去工程では、残渣物以外の構造物も薬液に暴露されるため、残渣物以外の構造物も僅かながら除去される。たとえば、残渣物の除去工程に起因してフィールド絶縁膜が薄化した場合、当該フィールド絶縁膜の信頼性が低下する。その結果、半導体装置の信頼性が低下する。以下の［Ａ１］～［Ａ２０］は、信頼性を向上できる半導体装置を提供する。以下の［Ｂ１］～［Ｂ１５］は、信頼性を向上できる半導体装置の製造方法を提供する。
［Ａ１］主面（３）を有する半導体チップ（２）と、前記主面（３）を部分的に被覆し、前記主面（３）との間で成す傾斜角度（θ１、θ２、θ３）が２０°以上４０°以下である絶縁側壁（８０ａ、１２０ａ、１７０ａ）を有するフィールド絶縁膜（８０、１２０、１７０）と、を含む、半導体装置（１）。
この半導体装置によれば、絶縁側壁に残渣物が付着した状態で残存することが抑制された構造を有している。また、比較的緩慢な絶縁側壁によれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえばフィールド絶縁膜）の薄化を抑制できる。よって、半導体装置の信頼性の低下を抑制できる。
［Ａ２］前記主面（３）において前記フィールド絶縁膜（８０、１２０、１７０）で被覆された部分に形成された隠蔽面（８１、１３１、１８１）と、前記主面（３）において前記フィールド絶縁膜（８０、１２０、１７０）から露出する部分に前記隠蔽面（８１、１３１、１８１）から前記半導体チップ（２）の厚さ方向に窪んで形成された露出面（８２、１３２、１８２）と、をさらに含む、Ａ１に記載の半導体装置（１）。
［Ａ３］前記フィールド絶縁膜（８０、１２０、１７０）の厚さ（ＴＦ１、ＴＦ２、ＴＦ３）未満の厚さ（ＴＭＩ１、ＴＭＩ２、ＴＭＩ３）を有し、前記露出面（８２、１３２、１８２）を被覆する主面絶縁膜（８３、１３３、１８３）をさらに含む、Ａ２に記載の半導体装置（１）。
［Ａ４］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の前記絶縁側壁（８０ａ、１２０ａ、１７０ａ）に連なっている、Ａ３に記載の半導体装置（１）。
［Ａ５］前記主面絶縁膜（８３、１３３、１８３）は、前記隠蔽面（８１、１３１、１８１）に対して前記半導体チップ（２）側に位置する第１領域（８３ａ、１３３ａ、１８３ａ）、および、前記隠蔽面（８１、１３１、１８１）に対して前記フィールド絶縁膜（８０、１２０、１７０）の上端部側に位置する第２領域（８３ｂ、１３３ｂ、１８３ｂ）を含む、Ａ３またはＡ４に記載の半導体装置（１）。
［Ａ６］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の厚さ方向中間部から前記半導体チップ（２）側に間隔を空けて形成されている、Ａ３～Ａ５のいずれか一つに記載の半導体装置（１）。
［Ａ７］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の５分の１以下の厚さを有している、Ａ３～Ａ６のいずれか一つに記載の半導体装置（１）。
［Ａ８］前記主面絶縁膜（１３３、１８３）を被覆する主面電極（１３４、１８４）をさらに含む、Ａ３～Ａ７のいずれか一つに記載の半導体装置（１）。
［Ａ９］前記主面電極（１３４、１８４）は、前記主面絶縁膜（１３３、１８３）の上から前記絶縁側壁（１２０ａ、１７０ａ）を通って前記フィールド絶縁膜（１２０、１７０）の上に引き出されている、Ａ８に記載の半導体装置（１）。
［Ａ１０］前記主面（３）に形成された分離トレンチ（４４）、前記分離トレンチ（４４）の内壁を被覆する分離絶縁膜（４５）、および、前記分離絶縁膜（４５）を挟んで前記分離トレンチ（４４）に埋設された分離電極（４６）を含み、前記主面（３）にデバイス領域（６、７、１００、１０３、１５３）を区画するトレンチ分離構造（４３）をさらに含み、前記フィールド絶縁膜（８０、１２０、１７０）は、前記デバイス領域（６、７、１００、１０３、１５３）において前記主面（３）を被覆している、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１）。
［Ａ１１］前記フィールド絶縁膜（８０、１２０、１７０）は、前記分離絶縁膜（４５）に連なっている、Ａ１０に記載の半導体装置（１）。
［Ａ１２］前記分離絶縁膜（４５）は、前記分離トレンチ（４４）の側壁を被覆する第１部分（４５ａ）、および、前記分離トレンチ（４４）の底壁を被覆する第２部分（４５ｂ）を含み、前記フィールド絶縁膜（８０、１２０、１７０）は、前記第２部分（４５ｂ）の厚さ（ＴＩ２）を超える厚さ（ＴＦ１、ＴＦ２、ＴＦ３）を有している、Ａ１０またはＡ１１に記載の半導体装置（１）。
［Ａ１３］前記フィールド絶縁膜（８０、１２０、１７０）は、平面視において一方方向（Ｘ）に延びる第１辺、および、前記一方方向（Ｘ）に交差する交差方向（Ｙ）に延びる第２辺を有し、前記絶縁側壁（８０ａ、１２０ａ、１７０ａ）は、前記フィールド絶縁膜（８０、１２０、１７０）の前記第１辺および前記第２辺に形成されている、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１）。
［Ａ１４］前記フィールド絶縁膜（８０、１２０、１７０）は、前記半導体チップ（２）の酸化物からなる、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１）。
［Ａ１５］主面（３）を有する半導体チップ（２）と、前記主面（３）に形成された分離トレンチ（４４）、前記分離トレンチ（４４）の内壁を被覆する分離絶縁膜（４５）、および、前記分離絶縁膜（４５）を挟んで前記分離トレンチ（４４）に埋設された分離電極（４６）を含み、前記主面（３）にデバイス領域（６）を区画するトレンチ分離構造（４３）と、前記デバイス領域（６）において前記主面（３）に形成された機能デバイス（８）と、前記デバイス領域（６）において前記機能デバイス（８）から間隔を空けて前記主面（３）を部分的に被覆し、前記主面（３）との間で成す傾斜角度（θ１）が２０°以上４０°以下である絶縁側壁（８０ａ）を有するフィールド絶縁膜（８０）と、を含む、半導体装置（１）。
この半導体装置によれば、絶縁側壁に残渣物が付着した状態で残存することが抑制された構造を有している。また、比較的緩慢な絶縁側壁によれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえばフィールド絶縁膜）の薄化を抑制できる。また、フィールド絶縁膜の信頼性を向上できるので、デバイス領域に形成される機能デバイスの信頼性を向上できる。よって、半導体装置の信頼性の低下を抑制できる。
［Ａ１６］前記フィールド絶縁膜（８０、１２０、１７０）は、前記分離絶縁膜（４５）に連なっている、Ａ１５に記載の半導体装置（１）。
［Ａ１７］前記機能デバイス（８）は、前記主面（３）に形成されたゲートトレンチ（５３）、絶縁体（５４、５５、５８）によって上下方向に絶縁分離されるように前記ゲートトレンチ（５３）内に埋設された上電極（５６）および下電極（５７）を有するトレンチゲート構造（５１）を含み、前記フィールド絶縁膜（８０）は、前記トレンチゲート構造（５１）から間隔を空けて形成されている、Ａ１５またはＡ１６に記載の半導体装置（１）。
［Ａ１８］前記機能デバイス（８）は、複数の前記トレンチゲート構造（５１）をそれぞれ有する複数の単位トランジスタ（１０）を含む、Ａ１７に記載の半導体装置。
［Ａ１９］前記機能デバイス（８）は、個別制御対象として系統化された１つまたは複数の前記単位トランジスタ（１０）によってそれぞれ構成されたｎ個（ｎ≧２）の系統トランジスタ（９）を含み、ｎ個の前記系統トランジスタ（９）の選択制御によって単一の出力信号を生成するｎ系統のゲート分割トランジスタ（８）を含む、Ａ１８に記載の半導体装置（１）。
［Ａ２０］前記主面（３）において前記デバイス領域（６）とは異なる領域に形成され、ｎ個の前記系統トランジスタ（９）を個別制御する制御回路（１１）をさらに含む、Ａ１９に記載の半導体装置（１）。
［Ｂ１］主面（２０３）を有する半導体ウエハ（２０１）を用意する工程と、第１エッチングレートを有し、前記主面（２０３）を被覆する第１絶縁膜（２０８）を形成する工程と、前記第１エッチングレートよりも高い第２エッチングレートを有し、前記第１絶縁膜（２０８）を被覆する第２絶縁膜（２１１）を形成し、前記第１絶縁膜（２０８）および前記第２絶縁膜（２１１）を含む積層構造を有する積層絶縁膜（２１２）を形成する工程と、前記積層絶縁膜（２１２）を部分的に被覆するマスク（２１３）を形成する工程と、前記マスク（２１３）を介するエッチング法によって前記積層絶縁膜（２１２）を部分的に除去することによって、前記主面（２０３）を部分的に被覆し、前記主面（２０３）の上に絶縁側壁（８０ａ、１２０ａ、１７０ａ）を有し、前記主面（２０３）および前記絶縁側壁（８０ａ、１２０ａ、１７０ａ）の間で成す傾斜角度（θ１、θ２、θ３）が２０°以上４０°以下であるフィールド絶縁膜（８０、１２０、１７０）を形成する工程と、を含む、半導体装置（１）の製造方法。
［Ｂ２］前記第１絶縁膜（２０８）は、第１厚さを有し、前記第２絶縁膜（２１１）は、前記第１厚さ未満の第２厚さを有している、Ｂ１に記載の半導体装置（１）の製造方法。
［Ｂ３］前記第１絶縁膜（２０８）は、酸化処理法によって形成された酸化膜からなり、前記第２絶縁膜（２１１）は、ＣＶＤ法によって形成された酸化膜からなる、Ｂ１またはＢ２に記載の半導体装置（１）の製造方法。
［Ｂ４］前記マスク（２１３）の形成工程前に前記第２絶縁膜（２１１）を焼成する工程をさらに含む、Ｂ３に記載の半導体装置（１）の製造方法。
［Ｂ５］ウエットエッチング法によって、前記第２絶縁膜（２１１）が部分的に除去される、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ６］ウエットエッチング法によって、前記第１絶縁膜（２０８）が部分的に除去される、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ７］前記第１絶縁膜（２０８）の除去工程は、前記第２絶縁膜（２１１）の除去工程と同一条件で実施される、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ８］前記第１絶縁膜（２０８）の形成工程前に前記主面（２０３）にトレンチ（２０７、４４、５３、７２）を形成する工程をさらに含み、前記主面（２０３）および前記トレンチ（２０７、４４、５３、７２）の内壁を被覆する前記第１絶縁膜（２０８）が形成される、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ９］前記第２絶縁膜（２１１）の形成工程前に前記第１絶縁膜（２０８）を挟んで前記トレンチ（２０７、４４、５３、７２）に電極（２０９、４６、５７、７４）を埋め込む工程をさらに含み、前記第２絶縁膜（２１１）は、前記第１絶縁膜（２０８）および前記電極（２０９、４６、５７、７４）を被覆する、Ｂ８に記載の半導体装置（１）の製造方法。
［Ｂ１０］前記フィールド絶縁膜（８０、１２０、１７０）の除去工程後、前記フィールド絶縁膜（８０、１２０、１７０）の厚さ未満の厚さを有し、前記主面（２０３）において前記フィールド絶縁膜（８０、１２０、１７０）から露出した部分を被覆する主面絶縁膜（８３、１３３、１８３）を形成する工程をさらに含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ１１］前記主面絶縁膜（８３、１３３、１８３）は、酸化処理法によって形成された酸化膜からなる、Ｂ１０に記載の半導体装置（１）の製造方法。
［Ｂ１２］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の厚さ方向中間部から前記半導体ウエハ（２０１）側に間隔を空けて形成される、Ｂ１０またはＢ１１に記載の半導体装置（１）の製造方法。
［Ｂ１３］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の５分の１以下の厚さを有している、Ｂ１０～Ｂ１２のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ１４］前記主面絶縁膜（８３、１３３、１８３）、前記第１絶縁膜（２０８）および前記第２絶縁膜（２１１）を被覆する電極膜（２１５）を形成する工程と、前記電極膜（２１５）を部分的に除去することによって、少なくとも前記主面絶縁膜（８３、１３３、１８３）の一部を被覆する主面電極（１３４、１８４）を形成する工程と、をさらに含む、Ｂ１０～Ｂ１３のいずれか一つに記載の半導体装置（１）の製造方法。
［Ｂ１５］前記フィールド絶縁膜（８０、１２０、１７０）の形成工程後、エッチング法によって前記第２絶縁膜（２１１）を除去し、前記第１絶縁膜（２０８）からなる前記フィールド絶縁膜（８０、１２０、１７０）を形成する工程を含む、Ｂ１０～Ｂ１４のいずれか一つに記載の半導体装置（１）の製造方法。
以下の［Ｃ１］～［Ｃ２２］は、オン抵抗可変のトランジスタを備えた半導体装置を提供する。
［Ｃ１］半導体チップ（２）と、前記半導体チップ（２）に形成された第１系統トランジスタ（９）および第２系統トランジスタ（９）を含み、前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）の選択制御によって単一の出力信号（ＩＯＵＴ）を生成する複数系統のゲート分割トランジスタ（８）と、を含む、半導体装置（１）。この構造によれば、オン抵抗可変のトランジスタを備えた半導体装置を提供できる。
［Ｃ２］前記ゲート分割トランジスタ（８）は、通常動作時およびアクティブクランプ動作時において、前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）のスイッチングパターンが異なる複数の動作モードで制御される、Ｃ１に記載の半導体装置（１）。
［Ｃ３］前記ゲート分割トランジスタ（８）は、前記通常動作時に前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）の双方によってオン状態に制御される、Ｃ２に記載の半導体装置（１）。
［Ｃ４］前記ゲート分割トランジスタ（８）は、前記アクティブクランプ動作時に前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）のいずれか一方によってオン状態に制御される、Ｃ２またはＣ３に記載の半導体装置（１）。
［Ｃ５］前記ゲート分割トランジスタ（８）は、前記通常動作時において第１オン抵抗で動作し、前記アクティブクランプ動作時において前記第１オン抵抗を超える第２オン抵抗で動作する、Ｃ２～Ｃ４のいずれか一つに記載の半導体装置（１）。
［Ｃ６］前記第１系統トランジスタ（９）に第１ゲート信号（Ｇ）が個別入力され、前記第２系統トランジスタ（９）に第２ゲート信号（Ｇ）が個別入力される、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置（１）。
［Ｃ７］前記半導体チップ（２）の上で前記第１系統トランジスタ（９）に接続された第１ゲート配線（１４）と、前記半導体チップ（２）の上で前記第２系統トランジスタ（９）に接続された第２ゲート配線（１４）と、をさらに含む、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置（１）。
［Ｃ８］前記半導体チップ（２）に区画されたデバイス領域（６）をさらに含み、前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）は、前記デバイス領域（６）に集約して形成されている、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置（１）。
［Ｃ９］前記半導体チップ（２）に形成された複数の単位トランジスタ（１０）をさらに含み、前記第１系統トランジスタ（９）は、複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第１単位トランジスタ（１０）を含み、前記第２系統トランジスタ（９）は、前記第１単位トランジスタ（１０）を除く複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第２単位トランジスタ（１０）を含む、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置（１）。
［Ｃ１０］前記半導体チップ（２）において前記ゲート分割トランジスタ（８）とは異なる領域に形成され、前記ゲート分割トランジスタ（８）を制御する制御回路（１１）をさらに含む、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置（１）。
［Ｃ１１］半導体チップ（２）と、前記半導体チップ（２）に形成された第１系統トランジスタ（９）、第２系統トランジスタ（９）および第３系統トランジスタ（９）を含み、前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）の選択制御によって単一の出力信号（ＩＯＵＴ）を生成する複数系統のゲート分割トランジスタ（８）と、を含む、半導体装置（１）。この構造によれば、オン抵抗可変のトランジスタを備えた半導体装置を提供できる。
［Ｃ１２］前記ゲート分割トランジスタ（８）は、オン遷移動作時、通常動作時、オフ遷移動作時およびアクティブクランプ動作時のうちの少なくとも２つの動作時において、前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）のスイッチングパターンがそれぞれ異なる複数の動作モードで制御される、Ｃ１１に記載の半導体装置（１）。
［Ｃ１３］前記ゲート分割トランジスタ（８）は、前記オン遷移動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）の全てによってオン状態に制御される、Ｃ１２に記載の半導体装置（１）。
［Ｃ１４］前記ゲート分割トランジスタ（８）は、前記通常動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）のうちのいずれか２つによってオン状態に制御される、Ｃ１２またはＣ１３に記載の半導体装置（１）。
［Ｃ１５］前記ゲート分割トランジスタ（８）は、前記オフ遷移動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）の全てによってオン状態に制御される、Ｃ１２～Ｃ１４のいずれか一つに記載の半導体装置（１）。
［Ｃ１６］前記ゲート分割トランジスタ（８）は、前記アクティブクランプ動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）のうちのいずれか１つによってオン状態に制御される、Ｃ１２～Ｃ１５のいずれか一つに記載の半導体装置（１）。
［Ｃ１７］前記ゲート分割トランジスタ（８）は、前記オン遷移動作時に第１オン抵抗で動作し、前記通常動作時において第１オン抵抗を超える第２オン抵抗で動作し、前記オフ遷移動作時において前記第２オン抵抗未満の第３オン抵抗で動作し、前記アクティブクランプ動作時において前記第２オン抵抗を超える第４オン抵抗で動作する、Ｃ１２～Ｃ１６のいずれか一つに記載の半導体装置（１）。
［Ｃ１８］前記第１系統トランジスタ（９）に第１ゲート信号（Ｇ）が個別入力され、前記第２系統トランジスタ（９）に第２ゲート信号（Ｇ）が個別入力され、前記第３系統トランジスタ（９）に第３ゲート信号（Ｇ）が個別入力される、Ｃ１１～Ｃ１７のいずれか一つに記載の半導体装置（１）。
［Ｃ１９］前記半導体チップ（２）の上で前記第１系統トランジスタ（９）に接続された第１ゲート配線（１４）と、前記半導体チップ（２）の上で前記第２系統トランジスタ（９）に接続された第２ゲート配線（１４）と、前記半導体チップ（２）の上で前記第３系統トランジスタ（９）に接続された第３ゲート配線（１４）と、をさらに含む、Ｃ１１～Ｃ１８のいずれか一つに記載の半導体装置（１）。
［Ｃ２０］前記半導体チップ（２）に区画されたデバイス領域（６）をさらに含み、前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）は、前記デバイス領域（６）に集約して形成されている、Ｃ１１～Ｃ１９のいずれか一つに記載の半導体装置（１）。
［Ｃ２１］前記半導体チップ（２）に形成された複数の単位トランジスタ（１０）をさらに含み、前記第１系統トランジスタ（９）は、複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第１単位トランジスタ（１０）を含み、前記第２系統トランジスタ（９）は、前記第１単位トランジスタ（１０）を除く複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第２単位トランジスタ（１０）を含み、前記第３系統トランジスタ（９）は、前記第１単位トランジスタ（１０）および前記第２単位トランジスタ（１０）を除く複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第３単位トランジスタ（１０）を含む、Ｃ１１～Ｃ２０のいずれか一つに記載の半導体装置（１）。
［Ｃ２２］前記半導体チップ（２）において前記ゲート分割トランジスタ（８）とは異なる領域に形成され、前記ゲート分割トランジスタ（８）を制御する制御回路（１１）をさらに含む、Ｃ１１～Ｃ２１のいずれか一つに記載の半導体装置（１）。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１ 半導体装置
２ 半導体チップ
３ 第１主面
６ 第１デバイス領域
８ パワートランジスタ（ゲート分割トランジスタ）
９ 系統トランジスタ
１０ 単位トランジスタ
１２ ゲート制御回路（制御回路）
４３ 第１トレンチ分離構造
４４ 分離トレンチ
４５ 分離絶縁膜
４５ａ 分離絶縁膜の第１部分
４５ｂ 分離絶縁膜の第２部分
４６ 分離電極
５１ トレンチゲート構造
５３ ゲートトレンチ
５４ 上絶縁膜
５５ 下絶縁膜
５６ 上電極
５７ 下電極
５８ 中間絶縁膜
８０ 第１フィールド絶縁膜
８０ａ 第１絶縁側壁
８１ 第１隠蔽面
８２ 第１露出面
８３ 第１主面絶縁膜
８３ａ 第１主面絶縁膜の第１領域
８３ｂ 第１主面絶縁膜の第２領域
１００ ＣＭＩＳ領域
１０１ 第１ＭＩＳ領域
１０４ 第２トレンチ分離構造
１２０ 第２フィールド絶縁膜
１２０ａ 第２絶縁側壁
１３１ 第２隠蔽面
１３２ 第２露出面
１３３ 第２主面絶縁膜
１３３ａ 第２主面絶縁膜の第１領域
１３３ｂ 第２主面絶縁膜の第２領域
１３４ 第２ゲート電極（電極）
１５３ 第２ＭＩＳ領域
１５４ 第３トレンチ分離構造
１７０ 第３フィールド絶縁膜
１７０ａ 第３絶縁側壁
１８１ 第３隠蔽面
１８２ 第３露出面
１８３ 第３主面絶縁膜
１８３ａ 第１領域
１８３ｂ 第２領域
１８４ 第２ゲート電極（電極）
ＩＯＵＴ 出力電流（出力信号）
ＴＦ１ 第１フィールド厚さ
ＴＦ２ 第２フィールド厚さ
ＴＦ３ 第３フィールド厚さ
ＴＩ１ 第１分離厚さ
ＴＩ２ 第２分離厚さ
ＴＭＩ１ 第１絶縁厚さ
ＴＭＩ２ 第２絶縁厚さ
ＴＭＩ３ 第３絶縁厚さ
θ１ 第１傾斜角度
θ２ 第２傾斜角度
θ３ 第３傾斜角度

Claims (19)

  1. 主面を有する半導体チップと、
    前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、
    前記主面において前記フィールド絶縁膜で被覆された部分に形成された隠蔽面と、
    前記主面において前記フィールド絶縁膜から露出する部分に前記隠蔽面から前記半導体チップの厚さ方向に窪んで形成された露出面と、を含む、半導体装置。
  2. 前記フィールド絶縁膜の厚さ未満の厚さを有し、前記露出面を被覆する主面絶縁膜をさらに含む、請求項１に記載の半導体装置。
  3. 前記主面絶縁膜は、前記フィールド絶縁膜の前記絶縁側壁に連なっている、請求項２に記載の半導体装置。
  4. 前記主面絶縁膜は、前記隠蔽面に対して前記半導体チップ側に位置する第１領域、および、前記隠蔽面に対して前記半導体チップとは反対側に位置する第２領域を含む、請求項２または３に記載の半導体装置。
  5. 前記主面絶縁膜は、前記フィールド絶縁膜の厚さ方向中間部から間隔を空けて前記半導体チップ側に形成されている、請求項２～４のいずれか一項に記載の半導体装置。
  6. 前記主面絶縁膜は、前記フィールド絶縁膜の５分の１以下の厚さを有している、請求項２～５のいずれか一項に記載の半導体装置。
  7. 前記主面絶縁膜を被覆する主面電極をさらに含む、請求項２～６のいずれか一項に記載の半導体装置。
  8. 前記主面電極は、前記主面絶縁膜の上から前記絶縁側壁を通って前記フィールド絶縁膜の上に引き出されている、請求項７に記載の半導体装置。
  9. 前記主面に形成された分離トレンチ、前記分離トレンチの内壁を被覆する分離絶縁膜、および、前記分離絶縁膜を挟んで前記分離トレンチに埋設された分離電極を含み、前記主面にデバイス領域を区画するトレンチ分離構造をさらに含み、
    前記フィールド絶縁膜は、前記デバイス領域において前記主面を被覆している、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記フィールド絶縁膜は、前記分離絶縁膜に連なっている、請求項９に記載の半導体装置。
  11. 前記分離絶縁膜は、前記分離トレンチの側壁を被覆する第１部分、および、前記分離トレンチの底壁を被覆する第２部分を含み、
    前記フィールド絶縁膜は、前記第２部分の厚さを超える厚さを有している、請求項９または１０に記載の半導体装置。
  12. 前記フィールド絶縁膜は、平面視において一方方向に延びる第１辺、および、前記一方方向に交差する交差方向に延びる第２辺を有し、
    前記絶縁側壁は、前記フィールド絶縁膜の前記第１辺および前記第２辺に形成されている、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記フィールド絶縁膜は、前記半導体チップの酸化物を含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 主面を有する半導体チップと、
    前記主面に形成された分離トレンチ、前記分離トレンチの内壁を被覆する分離絶縁膜、および、前記分離絶縁膜を挟んで前記分離トレンチに埋設された分離電極を含み、前記主面にデバイス領域を区画するトレンチ分離構造と、
    前記デバイス領域において前記主面に形成された機能デバイスと、
    前記デバイス領域において前記機能デバイスから間隔を空けて前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置。
  15. 前記フィールド絶縁膜は、前記分離絶縁膜に連なっている、請求項１４に記載の半導体装置。
  16. 前記機能デバイスは、前記主面に形成されたゲートトレンチ、絶縁体によって上下方向に絶縁分離されるように前記ゲートトレンチ内に埋設された上電極および下電極を有するトレンチゲート構造を含み、
    前記フィールド絶縁膜は、前記トレンチゲート構造から間隔を空けて形成されている、請求項１４または１５に記載の半導体装置。
  17. 前記機能デバイスは、複数の前記トレンチゲート構造をそれぞれ含む複数の単位トランジスタを含む、請求項１６に記載の半導体装置。
  18. 前記機能デバイスは、個別制御対象として系統化された１つまたは複数の前記単位トランジスタによってそれぞれ構成されたｎ個（ｎ≧２）の系統トランジスタを含み、ｎ個の前記系統トランジスタの選択制御によって単一の出力信号を生成するｎ系統のゲート分割トランジスタを含む、請求項１７に記載の半導体装置。
  19. 前記主面において前記デバイス領域とは異なる領域に形成され、ｎ個の前記系統トランジスタを個別制御する制御回路をさらに含む、請求項１８に記載の半導体装置。
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