JP7744397B2 - フライングキャパシタマルチレベル整流器およびその制御方法 - Google Patents

Description

本発明は、フライングキャパシタマルチレベル（ＦＣＭＬ）整流器およびその制御方法に関し、より詳細には、全動作範囲にわたってスイッチのＺＶＳ（ゼロ電圧スイッチング）を実現できるＦＣＭＬ整流器およびその制御方法に関する。

昇圧インダクタやＥＭＩ（電磁干渉）フィルタなどの受動部品を小型化するため、ＡＣ－ＤＣ電源コンバータのスイッチング周波数が増加する傾向にある昨今、現在の高性能電源においてソフトスイッチングを実現する必要性がますます高まっている。例えば、以下の記事を参照。(i) "Z. Liu, F. C. Lee, Q. Li and Y. Yang, "Design of GaN-Based MHz Totem-Pole PFC Rectifier," in IEEE Journal of Emerging and Selected Topics in Power Electronics".

図１Ａは、三角導通モードまたは臨界導通モードで動作する従来のＰＦＣ（力率改善）昇圧整流器を示している。図１Ｂは、臨界導通モードにおける図１ＡのＰＦＣ昇圧整流器のインダクタ電流を概略的に示している。図１Ｃは、図１ＡのＰＦＣ昇圧整流器のスイッチングノード電圧とインダクタ電流の動作波形を、５０Ｈｚまたは６０Ｈｚのライン周波数動作で模式的に示している。この変調モードにより、能動的な制御を行うことなく入力電流を自動的に整形することができ、同時に、バレー電流スイッチングを使用することにより、すべての半導体のゼロ電圧ターンオンが保証される。もちろん、図１Ｄに示すように、この変調により、ラインサイクルにわたってスイッチング周波数が可変となる。

デバイスの電圧ストレスを低減し、同時に昇圧インダクタの実効周波数を高める有用な方法は、マルチレベルコンバータ回路の使用である。例えば、以下の記事を参照されたい。(i) "T. A. Meynard and H. Foch, "Multi-level conversion: high voltage choppers and voltage-source inverters," PESC '92 Record. 23rd Annual IEEE Power Electronics Specialists Conference」、(ii) 「Q. Huang, Q. Ma, P. Liu, A. Q. Huang and M. A. de Rooij, "99% Efficient 2.5-kW Four-Level Flying Capacitor Multilevel GaN Totem-Pole PFC," in IEEE Journal of Emerging and Selected Topics in Power Electronics」。
マルチレベル回路では、定格電圧の低い半導体デバイスを使用することができ、定格電圧の高い半導体デバイスと比較して、性能とコストが優れていることが多い。また、これらの回路は、標準的な２レベル回路に比べて受動部品の実効周波数が高くなり、受動部品の小型化に役立つ。しかし、多値回路でＺＶＳを実現することはあまり検討されておらず、さらなる考慮が必要である。特に注目されるのはＦＣＭＬコンバータで、比較的小型のセラミックキャパシタを利用して半導体デバイス間の電圧をクランプする。図２Ａに３レベルＦＣＭＬ昇圧コンバータの例を示す。このコンバータでは、内側の２つのスイッチＳ_１とＳ_１′は相補的にゲートされ、同様に外側の２つのスイッチＳ_２とＳ_２′は時間多重ゲート信号を用いてゲートされる。図２Ｂの例示的なゲート・パルスで示されるように、スイッチＳ１の立ち上がりエッジはスイッチＳ２の立ち上がりエッジと比較して１８０°位相がずれており、両方の立ち上がりエッジは、式（１）で示されるように、昇圧コンバータの入力－出力電圧関係によって支配される同じデューティサイクルを持つ。

式中、Ｖ_Ｂｕｓはバス電圧（すなわち昇圧コンバータの出力電圧）、ｖ_ｉｎは昇圧コンバータの入力電圧、Ｄはデューティサイクルである。

この位相シフト変調方式は、図２Ｃに示すように、バランスのとれたフライングキャパシタ電圧とスイッチングノードのｄｖ／ｄｔの低減をもたらし、ＦＣＭＬコンバータに非常に広く採用されている。この変調方式を使用することにより、フライングキャパシタ電圧の定常値はＶ_Ｂｕｓ／２となり、各デバイスのブロッキング電圧もＶ_Ｂｕｓ／２となる。また、この変調方式では、図２Ｂに示すように、インダクタの実効スイッチング周波数がデバイスのスイッチング周波数の２倍になる。

しかし 「M. E. Blackwell, A. Stillwell and R. C. N. Pilawa-Podgurski, "Dynamic Level Selection for Full Range ZVS in Flying Capacitor Multi-Level Converters," 2018 IEEE 19th Workshop on Control and Modeling for Power Electronics (COMPEL), 2018 "に示されるように、図３のラインサイクル動作に示されるように、インダクタ電流のリップルが特定の動作デューティサイクルで崩壊するため、位相シフトされたゲーティング信号を有するＦＣＭＬコンバータでは、ＺＶＳの利用が困難になる。インダクタ電流のリップルは、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／２となる動作点ではゼロとなることに留意されたい。図３では、これらの動作点を囲んで強調し、分かりやすくするために拡大している。インダクタ電流リップルが崩壊する根本的な原因は、拡大したスイッチングノード電圧波形から明らかである。
で増加または減少するラインサイクルの間、スイッチングノード電圧は０，Ｖ_Ｂｕｓ／２間のスイッチングから、Ｖ_Ｂｕｓ／２，Ｖ_Ｂｕｓ間のスイッチングになったり、またはその逆のスイッチングになったりする。入力電圧もＶ_Ｂｕｓ／２に非常に近いか等しいため、インダクタ電流は実質的にほとんど電圧秒が印加されない。この現象により、ＦＣＭＬ ＰＦＣのＺＶＳまたは境界伝導モード動作の実現は、標準的な位相シフト変調方式では困難となる。

この現象は、３～６レベルのＦＣＭＬコンバータについて図４でさらに実証されている。標準的な位相シフト変調方式で動作するこのようなマルチレベルコンバータにおいて、正規化されたインダクタ電流リップルが特定のデューティサイクルにおいてゼロになる様子が非常に明瞭に観察される。一般に、ＦＣＭＬコンバータでは、昇圧段の入力電圧がフライングキャパシタ電圧のいずれかと等しくなると、インダクタのリップル電流はゼロになる。ＰＦＣ昇圧コンバータでは、デューティサイクルを０から１まで変化させる必要があるため、インダクタ電流の実効リップルがゼロとなるこのような動作点は、より高レベルのＦＣＭＬ昇圧コンバータほど多く発生する。

電圧ストレスの低減、動作範囲の大部分における低ｄｖ／ｄｔといったＦＣＭＬコンバータの有望な特徴を犠牲にすることなく、ＦＣＭＬコンバータでＺＶＳを達成することは、「M. E. Blackwell, A. Stillwell and R. C. N. Pilawa-Podgurski, "Dynamic Level Selection for Full Range ZVS in Flying Capacitor Multi-Level Converters," 2018 IEEE 19th Workshop on Control and Modeling for Power Electronics (COMPEL), 2018」で取り上げられている。しかし、指定された変調方式では、フライングキャパシタ電圧を他の値にリバランスする必要があり、その結果、コンバータの動作に望ましくない過渡現象が発生する。ＰＦＣコンバータでは、このような過渡現象がラインサイクルごとに発生するため、コンバータの動作が著しく困難になる。

したがって、先行技術から生じる欠点を解消するフライングキャパシタマルチレベル整流器およびその制御方法を提供する必要がある。

本発明の目的は、全動作範囲にわたってスイッチのＺＶＳを実現できるＦＣＭＬ整流器およびその制御方法を提供することにある。

本開示の一側面に従って、入力電圧で動作するように構成されたＦＣＭＬ整流器が提供される。前記ＦＣＭＬ整流器は、スイッチングコンバータ段と制御回路とを含む。前記スイッチングコンバータ段は、入力端子と、第１および第２の相端子とを有し、インダクタと、Ｎ個の上部スイッチと、Ｎ個の下部スイッチと、Ｎ－１個のフライングキャパシタと、出力キャパシタとを含み、Ｎは１以上の整数である。前記インダクタは、前記入力電圧および前記入力端子に結合される。Ｎ個の上部スイッチは、前記入力端子と前記第１の相端子との間に電気的に直列に接続され、同じデューティサイクルで動作する。第１および第Ｎの上部スイッチは、それぞれ前記入力端子と前記第１の相端子に結合されている。前記Ｎ個の下部スイッチは、前記入力端子と前記第２の相端子との間に電気的に直列に接続され、前記Ｎ個の上部スイッチとそれぞれ相補的に動作する。第１および第Ｎ番目の下部スイッチは、それぞれ前記入力端子および前記第２の相端子に結合されている。第ｎ番目のフライングキャパシタは、第ｎ番目の上部スイッチと第（ｎ＋１）番目の上部スイッチとの間の共通ノードと、第ｎ番目の下部スイッチと第（ｎ＋１）番目の下部スイッチとの間の共通ノードとの間に結合され、ｎはＮより小さい正の整数である。前記制御回路は、前記Ｎ個の上部スイッチと前記Ｎ個の下部スイッチを動作させる制御信号を供給するように構成されている。臨界転換点の間、前記制御回路は、第１および第２の変調方式の少なくとも一方を実行するように適合されている。前記第１の変調方式では、前記制御回路は、スイッチのＺＶＳを達成するために、前記Ｎ個の下部スイッチのいずれか１つの制御信号の立ち上がりエッジを、Ｎ個の下部スイッチの他の少なくとも１つの制御信号の立ち上がりエッジと同期するように制御する。前記第２の変調方式では、前記制御回路は、最小の導通損失でスイッチのＺＶＳを実現するために、前記Ｎ個の下部スイッチの制御信号の立ち上がりエッジと前記スイッチのスイッチング周波数との間の位相シフトを制御する。

本開示の別の態様に従って、本開示のＦＣＭＬ整流器の制御方法が提供される。この制御方法は、臨界転換点中に第１および第２の変調方式の少なくとも一方を実行する工程を含む。前記第１の変調方式が実行されるとき、前記Ｎ個の下部スイッチのうちのいずれか１つの制御信号の立ち上がりエッジは、スイッチのＺＶＳを達成するために、前記Ｎ個の下部スイッチのうちの他の少なくとも１つの制御信号の立ち上がりエッジと同期するように制御される。前記第２の変調方式が実行される場合、前記Ｎ個の下部スイッチの制御信号の立ち上がりエッジ間の位相シフトと前記スイッチのスイッチング周波数は、最小の導通損失でスイッチのＺＶＳを達成するように制御される。

図１Ａは、従来のＰＦＣ昇圧整流器を示している。

図１Ｂは、臨界伝導モード下での図１ＡのＰＦＣ昇圧整流器のインダクタ電流を概略的に示している。

図１Ｃは、図１ＡのＰＦＣ昇圧整流器のスイッチングノード電圧とインダクタ電流の動作波形を概略的に示している。

図１Ｄは、図１ＡのＰＦＣ昇圧整流器のスイッチング周波数のラインサイクルにわたる変化を示している。

図２Ａは、従来の３レベルＦＣＭＬ昇圧コンバータを示している。

図２Ｂと図２Ｃは、図２Ａの３レベルＦＣＭＬ昇圧コンバータの動作波形を模式的に示している。

図３は、従来の３レベルＦＣＭＬ昇圧コンバータの全ラインサイクルにおけるスイッチングノード電圧とインダクタ電流の波形を模式的に示している。

図４は、従来の位相シフト変調方式を採用した２～６レベルＦＣＭＬ ＰＦＣコンバータにおいて、デューティサイクルの全範囲における昇圧インダクタの正規化電流リップルを示している。

図５は、本開示の一実施形態によるＦＣＭＬ整流器を示す概略回路図である。

図６Ａは、臨界転換点におけるＦＣＭＬ整流器の従来の変調方式を模式的に示している。

図６Ｂは、本開示の一実施形態による、臨界転換点におけるＦＣＭＬ整流器の第１の変調方式を概略的に示している。

図７Ａは、臨界転換点における図６Ａの従来の変調方式を使用した場合のスイッチングノード電圧とインダクタ電流の波形を概略的に示している。

図７Ｂは、臨界転換点における図６Ｂの第１の変調方式を使用中のスイッチングノード電圧およびインダクタ電流の波形を概略的に示す。

図８は、３レベルＦＣＭＬ整流器の臨界転換点における冗長状態を持つ第１の変調方式を使用した場合の、全ラインサイクルにわたるスイッチングノード電圧とインダクタ電流の波形を示している。

図９Ａは４レベルＦＣＭＬ整流器を示している。

図９Ｂは、図９Ａの４レベルＦＣＭＬ整流器の入力電圧を全ラインサイクルにわたって概略的に示している。

図１０Ａ、図１０Ｂおよび図１０Ｃは、従来の変調方式と、ｖ_ｉｎ（ｔ）＝２Ｖ_Ｂｕｓ／３の臨界転換点における４レベルＦＣＭＬ整流器の冗長状態を利用した本開示の第１の変調方式の２つの変形例を概略的に示している。

図１０Ｄ、図１０Ｅおよび図１０Ｆは、従来の変調方式と、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／３；の臨界転換点における４レベルＦＣＭＬ整流器の冗長状態を利用した本開示の第１の変調方式の２つの変形例を概略的に示している。

図１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅおよび１１Ｆは、ｖ_ｉｎ＝２Ｖ_Ｂｕｓ／３近傍で動作する４レベルＦＣＭＬ整流器のスイッチング状態のシーケンスを概略的に示している。

図１２Ａは、３レベルＦＣＭＬ整流器の臨界転換点における冗長状態を持つ第１の変調方式を使用した場合の、全ラインサイクルにわたるインダクタ電流の波形を示している。

図１２Ｂ、図１２Ｃおよび図１２Ｄは、臨界転換点における３レベルＦＣＭＬ整流器の従来の変調方式と本開示の第１および第２の変調方式を概略的に示す。

図１３Ａは、本開示の第１の変調方式による臨界転換点における３レベルＦＣＭＬ整流器のスイッチングノード電圧とインダクタ電流の波形を示す。

図１３Ｂは、本開示の第２の変調方式による臨界転換点における３レベルＦＣＭＬ整流器のスイッチングノード電圧とインダクタ電流の波形を示す。

図１３Ｃは、３レベルＦＣＭＬ整流器の臨界転換点における第２の変調方式を使用した場合の、全ラインサイクルにわたるスイッチングノード電圧とインダクタ電流の波形を示している。

図１４は、図１２Ｄで提案された第２の変調方式の一実施態様を概略的に示す。

図１５Ａおよび図１５Ｂは、Ｄ＞０．５の整流器の制御変数Ｄ_Φとｆ_ｓの２つの異なる選択について、同様のインダクタ電流リップルで境界導通モード動作を達成する同じ臨界転換点を示している。

図１５Ｃおよび図１５Ｄは、Ｄ＜０．５の整流器の制御変数Ｄ_Φとｆ_ｓの２つの異なる選択について、同様のインダクタ電流リップルで境界導通モード動作を達成する同じ臨界転換点を示している。

図１６は、実際の電流リップルを所望の電流リップルに等しくするために位相シフト変数Ｄ_Φとスイッチング周波数ｆ_ｓを併用する例示的な制御戦略を示している

図１７は、制御変数Ｄ_Φに沿ったインダクタ電流とスイッチングノード電圧の波形を示している。

図１８Ａおよび図１８Ｂは、図１２Ｄの変調方式において位相シフト変数Ｄ_Φを使用することによる、２レベルスイッチングと３レベルスイッチングの間の遷移波形を示す。

図１９は、４レベルＦＣＭＬ整流器の臨界転換点における従来の変調方式を使用した場合の、全ラインサイクルにわたるスイッチングノード電圧とインダクタ電流の波形を示している。

図２０Ａと図２０Ｂは、４レベルＦＣＭＬ整流器の臨界転換点における冗長状態を持つ第１の変調方式の２つの変形を使用した場合の、全ラインサイクルにわたるスイッチングノード電圧とインダクタ電流の波形を示している。

図２１は、４レベルＦＣＭＬ整流器の臨界転換点における第２の変調方式を使用した場合の、全ラインサイクルにわたるスイッチングノード電圧とインダクタ電流の波形を示している。

図２２は、一実施形態における図９Ａの４レベルＦＣＭＬ整流器のスイッチング周波数のラインサイクルにわたる変化を例示したものである。

図２３は、本開示の一実施形態による三相ＮレベルＦＣＭＬ整流器を概略的に示している。

以下、本発明を以下の実施形態を参照してより具体的に説明する。本発明の好ましい実施形態に関する以下の説明は、例示および説明のみを目的として本明細書に提示されるものであり、網羅的であること、または開示された正確な形態に限定されることを意図するものではないことに留意されたい。例えば、以下の説明における、第２の特徴の上方または上に第１の特徴を形成することは、第１の特徴および第２の特徴が直接接触して形成される実施形態を含み得、また、第１の特徴および第２の特徴が直接接触しないように、第１の特徴および第２の特徴の間に追加の特徴が形成され得る実施形態を含み得る。さらに、本開示は、様々な例において参照数字および／または文字を繰り返すことがある。この繰り返しは、単純化および明瞭化を目的とするものであり、それ自体、議論される様々な実施形態および／または構成間の関係を指示するものではない。さらに、「下」、「下方」、「下部」、「上方」、「上部」等の空間的に相対的な用語は、図に例示されるように、１つの要素または特徴の別の要素（複数可）または特徴（複数可）に対する関係を説明するために、説明を容易にするために本明細書で使用され得る。空間的に相対的な用語は、図に描かれている向きに加えて、使用時または動作時の装置の異なる向きを包含することを意図している。本装置は、他の向き（９０度回転した向き、または他の向き）であってもよく、本明細書で使用される空間的に相対的な記述語も同様に、それに応じて解釈され得る。ある要素が他の要素に「接続」または「結合」されていると称される場合、その要素は他の要素に直接接続または結合されていてもよいし、介在する要素が存在してもよい。本開示の広い数値範囲およびパラメータは近似値であるが、数値は可能な限り正確に具体例に記載されている。さらに、特許請求の範囲における「第１」、「第２」、「第３」等の用語は、様々な要素を説明するために使用されることが理解され得るが、これらの要素は、これらの用語によって限定されるべきではなく、これらの要素は、それぞれの実施形態において、異なる参照数字を表現するために使用されるが、これらの用語は、１つの要素を別の要素と区別するために使用されるに過ぎない。例えば、例示的な実施形態の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。さらに、本明細書では、「および／または」などは、関連するリスト項目の１つまたは複数の任意のまたはすべての組み合わせを含むために使用され得る。本発明の広い範囲に関して記載される数値範囲およびパラメータは近似値であるが、特定の実施例で報告される数値は可能な限り正確に記載される。ただし、あらゆる数値には本質的に特定の誤差が含まれており、必然的にそれぞれのテスト測定で見つかった標準偏差が引き起こされる。また、本明細書で使用される「約」という用語は、一般に、所定の値、または１０％、５％、１％もしくは０．５％の範囲から離れていることを意味する。あるいは、「約」という言葉は、当技術分野で認められた平均における通常の技術の許容可能な標準誤差内を意味する。操作／実施例に加えて、または特に別段の記載がない限り、すべての場合において、本明細書に開示されている材料の数、継続時間、温度、操作条件、量の比率などの数値範囲、量、数値およびパーセンテージのすべては、「約」で修飾された言葉として理解されるべきである。したがって、別段の指示がない限り、本発明の数値パラメータおよび提案される特許請求の範囲は、所望の近似値の変化に従うものとする。少なくとも、各数値パラメータの有効桁数を報告し、従来の端数を丸める手法を適用して説明する必要がある。ここでは、一方の端点から他方の端点まで、または両方の端点までの範囲として表すことができる。別段の指定がない限り、本明細書に開示されるすべての範囲は包括的である。

図５は、本発明の一実施形態によるＦＣＭＬ整流器を示す概略回路図である。図５に示されるように、ＦＣＭＬ整流器は、入力電圧Ｖ_ｉｎで動作するように構成され、ＦＣＭＬ整流器は、スイッチングコンバータ段および制御回路（図示せず）を含む。スイッチングコンバータ段には、入力端子、第１の相端子、第２の相端子があり、Ｓ_Ｎ′インダクタＬ、Ｎ個の上部スイッチＳ_１′...Ｓ_Ｎ′、Ｎ個の下部スイッチＳ_１...Ｓ_Ｎ、Ｎ－１個のフライングキャパシタＣ_１...Ｃ_Ｎ－１、および出力キャパシタＣ_ｏｕｔが含まれる。ここで、Ｎは１より大きい整数である。図５に示すＦＣＭＬ整流器は（Ｎ＋１）レベル整流器である。インダクタＬは、入力電圧Ｖ_ｉｎおよび入力端子に結合される。Ｎ個の上部スイッチＳ_１′...Ｓ_Ｎ′は、入力端子と第１の相端子との間に電気的に直列に接続され、第１の上部スイッチＳ_１′と第Ｎの上部スイッチＳ_Ｎ′はそれぞれ入力端子と第１の相端子に結合される。Ｎ個の上部スイッチＳ_１′...Ｓ_Ｎ′は同じデューティサイクルで動作する。Ｎ個の下部スイッチＳ_１...Ｓ_Ｎは、入力端子と第２の相端子との間に電気的に直列に接続され、第１の下部スイッチＳ_１と第Ｎの下部スイッチＳ_Ｎはそれぞれ入力端子と第２の相端子に結合される。Ｎ個の下部スイッチＳ_１...Ｓ_Ｎは、それぞれＮ個の上部スイッチＳ_１′...Ｓ_Ｎ′と相補的に動作する。第ｎ番目のフライングキャパシタＣ_ｎは、第ｎ番目と第（ｎ＋１）番目の上部スイッチＳ_ｎ′およびＳ_ｎ＋１′の間の共通ノードと、第ｎ番目と第（ｎ＋１）番目の下部スイッチＳ_ｎおよびＳ_ｎ＋１の間の共通ノードとの間に結合される。ここで、ｎはＮより小さい正の整数である。出力キャパシタＣ_ｏｕｔは、第１の相端子と第２の相端子との間に電気的に接続される。制御回路は、Ｎ個の上部スイッチＳ_１′...Ｓ_Ｎ′とＮ個の下部スイッチＳ_１...Ｓ_Ｎを動作させるための制御信号を提供するように構成される。臨界転換点の間、制御回路は、第１および第２の変調方式のうちの少なくとも１つを実行するように構成される。第１の変調方式では、制御回路は、スイッチのＺＶＳを実現するために、Ｎ個の下部スイッチＳ_１...Ｓ_Ｎのうちのいずれか１つの制御信号の立ち上がりエッジを、Ｎ個の下部スイッチＳ_１...Ｓ_Ｎのうちの少なくとも他の１つのスイッチの制御信号の立ち上がりエッジと同期するように制御する。第２の変調方式では、制御回路は、最小の導通損失でスイッチのＺＶＳを達成するために、スイッチの位相シフトおよびスイッチング周波数を制御する。第１および第２の変調方式については、以下に詳細に説明する。

図５のＮが２となる場合のＦＣＭＬ整流器を例とすると、図６Ａは、臨界転換点におけるＦＣＭＬ整流器の従来の変調方式を概略的に示しており、図６Ｂは、本開示の一実施形態による臨界転換点におけるＦＣＭＬ整流器の第１の変調方式を概略的に示している。ＦＣＭＬ整流器における臨界転換点（ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／２の近傍）におけるＺＶＳの損失に関連する問題を回避するために、図６Ｂでは、新しい変調方式が導入されている。図６Ｂに示す第１の変調方式では、下部スイッチＳ_１およびＳ_２の制御信号の立ち上がりエッジ間の位相シフトは１８０°からゼロに減少し、これによりスイッチングノード電圧Ｖ_ｓｗが０とＶ_Ｂｕｓの間で切り替わり、スイッチは冗長スイッチングとなる。スイッチのデューティサイクルは依然として入力電圧と出力電圧の間の昇圧関係によって決定されるが、冗長スイッチング状態を使用する結果として、インダクタＬの両端に印加されるボルト秒がはるかに大きくなることに注意されたい。インダクタＬに対する周波数逓倍効果はもう維持されないことにも注意されたい。冗長スイッチング状態を使用すると、インダクタＬのリップル周波数はスイッチのスイッチング周波数と同じになる。しかしながら、本実施形態では、この変調方式はラインサイクルの狭い範囲にのみ使用されるため、この変調方式は、インダクタ電流ｉ_Ｌを負にし、ＦＣＭＬ整流器の臨界転換点にわたってＺＶＳを達成するのに役立つ。従来の変調方式と本実施形態で提案される第１の変調方式との間の重要な違いは、図６Ａおよび図６Ｂに示される。

図７Ａは、臨界転換点の間、図６Ａの従来の変調方式を使用したときのスイッチングノード電圧とインダクタ電流の波形を概略的に示す。図７Ｂは、臨界転換点の間、図６Ｂの第１の変調方式を使用したときのスイッチングノード電圧とインダクタ電流の波形を概略的に示す。図７Ａおよび図７Ｂに示すように、スイッチングノードにおける電圧の増加が、どのようにインダクタ電流リップルを増加させるのかが明白である。また、インダクタＬに印加される電圧が増加するため、従来の変調と比較して、スイッチのスイッチング周波数がはるかに高い場合でも、インダクタのリップルが比較的高くなることに注意されたい。ただし、ＺＶＳが実現されるため、高周波スイッチングによる損失は、比較的小さく抑えることができる。

図８は、一実施形態としての３レベルＦＣＭＬ整流器の臨界転換点中に、冗長状態の第１の変調方式を使用したときの、ラインサイクル全体にわたるスイッチングノード電圧およびインダクタ電流の波形を示す。図３とは顕著に対照的に、この実施形態では、インダクタ電流が常に負の値に触れており、これにより本質的にスイッチのＺＶＳがラインサイクル全体にわたって達成可能になることに留意されたい。これらの波形は、図３で使用されたものと同じ値の電力段インダクタンスを用いて得られる。しかし、同時に、臨界転換点近傍では、インダクタ電流リップルがＺＶＳを達成するために必要な値よりも明らかに高くなる。この過剰な電流リップルは、３レベルＦＣＭＬ整流器で利用可能なスイッチング状態（および冗長状態）が少ないことの結果である。より高いレベルのコンバータの場合、インダクタＬの過剰電流リップルを低減するために、他のスイッチング状態を賢く利用することができる。

より多くの利用可能なスイッチング状態の例として、図９Ａは、４レベルのＦＣＭＬ整流器（すなわち、Ｎが３となった図５のＦＣＭＬ整流器）を示す。図９Ｂは、ラインサイクル全体にわたる４レベルＦＣＭＬ整流器の入力電圧を概略的に示す。図９Ｂに示すように、４レベルＦＣＭＬ整流器は、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／３およびｖ_ｉｎ（ｔ）＝２Ｖ_Ｂｕｓ／３の近傍に、２つの臨界転換点を有する。ただし、４レベル回路では、３レベル回路に比べて、利用可能なスイッチング状態がより多くあるため、スイッチのＺＶＳを可能にするために必要となる値までインダクタ電流リップルを減らすために、追加のスイッチング状態を賢く利用することができる。

例示的なスイッチング波形を、ｖ_ｉｎ（ｔ）＝２Ｖ_Ｂｕｓ／３近傍について図１０Ａ～１０Ｃに示し、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／３近傍について図１０Ｄ～１０Ｆに示す。図１０Ｂおよび１０Ｅの提案された変調方式１、および図１０Ｃおよび１０Ｆの提案された変調方式２は、本開示の第１の変調方式の異なるバリエーションである。提案された変調方式１は、両方の場合（図１０Ｂおよび図１０Ｅ）において、（０、Ｖ_Ｂｕｓ）冗長スイッチング状態が入力電圧を合成するために使用されるシナリオを示す。インダクタＬの電流リップルの実効周波数を同じに保つために、この変調には３ｆ_０のデバイススイッチング周波数が必要となる。ここで、ｆ_０は、図１０Ａおよび図１０Ｄに示す標準的な従来の変調方式のスイッチのスイッチング周波数である。しかしながら、図１０Ｃおよび図１０Ｆは、提案された変調方式２を示しており、インダクタ電流リップルを低減するために、スイッチングノードで合成する必要がある平均電圧のすぐ近くの冗長状態が使用される。これらの冗長状態（ｖ_ｉｎ（ｔ）＝２Ｖ_Ｂｕｓ／３の場合は（Ｖ_Ｂｕｓ／３，Ｖ_Ｂｕｓ）、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／３の場合は（０，２Ｖ_Ｂｕｓ／３）を利用すると、スイッチの低減されたスイッチング周波数（ここでは、２ｆ_０）を提供できるだけではなく、提案された変調方式１と比較して、インダクタ電流リップルを低減させることにも役立つ。さらに、適切な冗長状態の使用により、スイッチングノードでのｄｖ／ｄｔも制限されるため、他のスイッチング状態を利用した変調方式と比較して、ＥＭＩ性能が向上する。その結果、提案された変調方式２は、スイッチのＺＶＳを可能にし、同時に、臨界転換点における追加的なインダクタ電流リップルを低減する。

一実施形態では、第１の変調方式において、Ｎ個の下部スイッチの両端のスイッチングノード電圧は、ｎ＊Ｖ_Ｂｕｓ／Ｎに等しい入力電圧の近傍の臨界転換点中に、第１の電圧と第２の電圧との間で切り替わることができる。ここで、第１の電圧は０とｎ＊Ｖ_Ｂｕｓ／Ｎの間であり、第２の電圧はｎ＊Ｖ_Ｂｕｓ／ＮとＶ_Ｂｕｓの間である。例えば、第１の電圧は（ｎ－１）＊Ｖ_Ｂｕｓ／Ｎであり、第２の電圧は（ｎ＋１）＊Ｖ_Ｂｕｓ／Ｎであってもよい。

スイッチング状態を合成するために使用されるスイッチングの組み合わせは、フライングキャパシタの電荷バランスを維持するために慎重に選択されるべきである。図１１Ａ－１１Ｆに示すように、ｖ_ｉｎ＝２Ｖ_Ｂｕｓ／３近傍で動作する４レベルＦＣＭＬ整流器（すなわち、Ｎが３となる図５のＦＣＭＬ整流器）について、本実施形態では、スイッチング状態の正しいシーケンスは、電圧バランシングを容易にするために、スイッチングサイクルにおけるフライングキャパシタの充電と放電の両方を保証するべきである。図１１Ａ－１１Ｆは、フライングキャパシタ電圧の充放電経路とともに、ｖ_ｓｗ＝Ｖ_Ｂｕｓ／３およびｖ_ｓｗ＝Ｖ_Ｂｕｓの状態を切り替えて利用する正しい遷移を示している。スイッチングサイクルはスイッチＳ_１、Ｓ_２、Ｓ_３′がオンである図１１Ａから始まる。これにより、スイッチングノードの電圧がＶ_Ｂｕｓ／３となる。電流の流れの方向は図に示されている。この間、フライングキャパシタＣ_２が放電する。図１１Ｂでは、スイッチングノードの電圧をＶ_Ｂｕｓにするために、すべての上部スイッチＳ_１′、Ｓ_２′、Ｓ_３′がオンになる。この状態では、フライングキャパシタＣ_１とＣ_２は両方とも非アクティブになる。スイッチペアＳ_１，Ｓ_１′およびＳ_２，Ｓ_２′は両方とも、この間に状態が変化する。次に、図１１Ｃに、スイッチペアＳ_２，Ｓ_２′およびＳ_３，Ｓ_３′の状態が変化する次のスイッチング状態を示す。この状態の間、フライングキャパシタＣ_１は電流の流れる方向に従って充電され、印加されるスイッチングノード電圧はＶ_Ｂｕｓ／３になる。図１１Ｄに示す次の状態の間、スイッチペアＳ_２，Ｓ_２′およびＳ_３，Ｓ_３′の転流により、再びすべての上部スイッチＳ_１′、Ｓ_２′、Ｓ_３′がオンになる。印加されるスイッチングノード電圧はＶ_Ｂｕｓとなり、フライングキャパシタＣ_１、Ｃ_２はいずれも電流経路に関与しない。図１１Ｅでは、スイッチペアＳ_１，Ｓ_１′およびＳ_３，Ｓ_３′が転流して、スイッチングノード電圧がＶ_Ｂｕｓ／３になる。この状態では、フライングキャパシタＣ_１が放電され、フライングキャパシタＣ_２が充電されていることが電流経路からわかる。最後に、図１１Ｆに示すように、スイッチングサイクルは、スイッチペアＳ_１，Ｓ_１′およびＳ_３，Ｓ_３′の転流によって完了する。この期間では、印加されるスイッチングノード電圧は再びＶ_Ｂｕｓとなり、フライングキャパシタＣ_１、Ｃ_２はいずれも充放電されない。この後、ＦＣＭＬ整流器は、スイッチペアＳ_１，Ｓ_１′およびＳ_２，Ｓ_２′の転流によって図１１Ａに示す状態に戻る。

図１２Ａは、３レベルＦＣＭＬ整流器（すなわち、Ｎが２となる図５のＦＣＭＬ整流器）に対して提案された第１の変調方式の問題をさらに強調している。一実施形態の３レベルＦＣＭＬ整流器の場合、スイッチングノード電圧の利用可能な状態は、０、Ｖ_Ｂｕｓ／２、およびＶ_Ｂｕｓである。ラインサイクル中のスイッチング波形に見られるように、冗長スイッチング状態を使用する提案された第１の変調方式がｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／２近傍で有効になると、インダクタＬに印加される余分なボルト秒により、電流リップルが必要以上に大きくなる。この特徴は、スイッチＳ_１とＳ_２の制御信号の立ち上がりエッジ間の位相シフトが１８０°からゼロに急激に減少し、その結果非常に大きな電流リップルが発生するという事実に起因する。図１２Ｂおよび図１２Ｃでは、２つの極端なケースがグラフで示されており、インダクタＬの両端に印加されるボルト秒は、それぞれ１８０°位相シフトおよび０位相シフトの下で非常に小さく、高くなっている。妥協策として、０～１８０°の間で位相シフトを行うことにより、インダクタＬに印加される制御されたボルト秒が得られる。制御可能なパラメータは、Ｄ_ΦＴ_ｓ＝Φ／（３６０°）Ｔ_ｓで示される。ここで、Φは位相シフトである。インダクタＬの電流リップル（すなわち、インダクタ電流リップル）は、変数Ｄ_Φとスイッチング周波数ｆ_ｓ＝１／Ｔ_ｓ Ｄ≦０．５およびＤ≧Ｄ_Φの場合：を使用して制御可能である。

ここで、Δｉ_Ｌはインダクタ電流リップルである。
同様に、Ｄ≧０．５ および Ｄ≧Ｄ_Φの場合：

デューティサイクルＤは依然として出力電圧制御（つまり、Ｄ＝１－ｖ_ｉｎ（ｔ）／Ｖ_Ｂｕｓ）によって支配され、境界導通モード動作を可能にする必要なインダクタ電流リップルΔｉ_Ｌは平均インダクタ電流の約２倍である（Δｉ_Ｌ＝２〈ｉ_Ｌ〉）。式（２）と（３）を使用して、位相シフトΦとスイッチング周波数ｆ_ｓを併せて最適に選択し、ＺＶＳを達成するという目的を達成すると同時に、システムにおける追加の伝導損失を低減することができる。この変調方式は、図１２Ｄにおいて最小ＲＭＳ電流変調として示されており、この変調方式は、上述の本開示の第２の変調方式である。

図１３Ａは、Ｄ_Φ＝０、ｆ_ｓ＝ｆ_{ｓ、ｍａｘ}を有する第１の変調方式の下での臨界転換点近傍の拡大波形を示す。図１３Ｂは、最小の導通損失（すなわち、最小のＲＭＳ電流ストレス）でＺＶＳを実現するためにＤ_Φとｆ_ｓが選択される、第２の変調方式の下での臨界転換点近傍の拡大波形を示す。３レベルＦＣＭＬ整流器のこの第２の変調方式（すなわち、最小実効値電流変調）を示す例示的な線周期波形を図１３Ｃに示す。図１２Ａとは対照的に、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／２である臨界転換点中に、インダクタ電流リップルが、境界導通モード動作を可能にするのに十分な高さに保たれていることが明確に観察される。

本実施形態では、位相シフト変調中にフライングキャパシタ電圧がＶ_Ｂｕｓ／２のままであることを保証するために、図１４に示すように周期倍増変調を有効にする必要がある。スイッチＳ_１およびＳ_２の制御信号が２つの連続するスイッチング周期でどのように切り替わるかに注目すべきである。最初の期間では、スイッチＳ_１がスイッチＳ_２より先にゲートされ、次の期間では、スイッチＳ_２がスイッチＳ_１より早くゲートされる。この戦略は、「2020 IEEE Applied Power Electronics Conference and Exposition (APEC), 2020」に示されているように、フライングキャパシタの電圧のバランスを取るのに役立つ。

Ｄ_Φとｆ_ｓの多くの可能な組み合わせにより、式（２）と（３）から同じインダクタ電流リップルが可能になることにも注意されたい。一例として、図１５Ａおよび図１５Ｂは、２つの異なる制御変数Ｄ_Φとｆ_ｓの選択に対して、同様のインダクタ電流リップルで境界導通モード動作を達成する同じ臨界転換点を示している。この場合、デューティサイクルＤは０．５より大きくなる。同様に、図１５Ｃおよび図１５Ｄでは、同様のインダクタ電流リップルを達成するために、Ｄ_Φとｆ_ｓの２つの異なる組み合わせが使用されている。この場合の主な違いは、デューティサイクルＤが０．５未満であることである。いくつかの実施形態では、これらの異なる動作の選択肢から、スイッチング周波数および位相シフトが実際的な考慮事項に基づいて選択される。たとえば、スイッチング周波数ｆ_ｓには最大制限が必要であり、フライングキャパシタ電圧とインダクタ電流の望ましくない過渡現象を軽減するために、位相シフトの急激な変化も避けなければならない。

図１６は、位相シフト変数Ｄ_Φとスイッチング周波数ｆ_ｓを併用して、実際の電流リップルを所望の電流リップルに等しくする例示的な制御戦略を示しており、これにより、実効電流ストレスとＺＶＳの達成の観点から、第２の変調方式が最適になる。ここで、位相シフト変数Ｄ_Φが、ｖ_ｉｎ（ｔ）＝Ｖ_Ｂｕｓ／２である臨界転換点近傍でどのように線形に変化するかに注目されたい。Ｄ_Φの線形プロファイルの場合、スイッチング周波数ｆ_ｓは、デューティサイクルＤに応じて式（２）または（３）を使用して計算できる。

いくつかの実施形態では、変数が滑らかに変化されるため、フライングキャパシタ電圧およびインダクタ電流には、この変調方式から生じる突然の過渡現象が見られないことを示すことが重要である。また、いくつかの実施形態では、ラインサイクル動作全体の間、スイッチング周波数は常に、整流器のインダクタ設計によって決定されるある最大許容限界値未満にクランプされ得る。この影響により、実際の電流リップルプロファイルからわかるように、インダクタ電流リップルが所望の値よりも高くなる場合がある。

一実施形態では、図１７は、スイッチング波形（すなわち、インダクタ電流およびスイッチングノード電圧の波形）を制御変数Ｄ_Φとともに示す。図１７は、図１６に示されるように実装された図１２Ｄの変調方式を使用することにより、インダクタ電流リップルが必要な量のみに良好に低減される様子を明確に示している。ＺＶＳを確保するために第２の変調方式が採用されている場合、インダクタ電流に重大なオーバーシュートがないことが観察できる。全体的に、インダクタ電流は滑らかに見える。この波形と図１２Ａに示した波形とのシャープなコントラストを囲んでおり、本実施形態の提案する変調方式を用いることにより、実効値電流がどのように制御されるかを示している。

さらに、図１８Ａおよび図１８Ｂは、図１２Ｄの実施形態の提案された変調方式における位相シフト変数Ｄ_Φを使用することによる、２レベルスイッチングと３レベルスイッチングとの間の遷移波形を示す。特に、図１８Ａは、２レベルスイッチングから３レベルスイッチングへの滑らかな遷移を示し、図１８Ｂは、３レベルスイッチングから２レベルスイッチングへの逆の滑らかな遷移を示す。これらの遷移は、ＦＣＭＬ整流器が第２の変調方式を使用して、キャパシタ電圧やインダクタ電流に急激な変化を起こすことなくＺＶＳを達成できるようにするために重要である。どちらの遷移も正常に見え、インダクタ電流やキャパシタ電圧に望ましくない影響を引き起こすことはない。

本開示の提案された変調方式は、Ｍ相ＮレベルＦＣＭＬ整流器に拡張することができる。一例として、まず、図１９は、４レベルＦＣＭＬ整流器の臨界転換点中において従来の変調方式を使用した場合の、ラインサイクル全体にわたるスイッチングノード電圧およびインダクタ電流の波形を示す。図９Ａに示すように、この回路には２つのフライングキャパシタがあるため、ラインサイクルに４つの臨界点が存在することを容易に観察できる。本開示の第１の変調方式を使用すると、すべてのスイッチのＺＶＳを達成することができる。ただし、４レベルＦＣＭＬ整流器ではさらに多くの状態が利用できるため、ＺＶＳを達成するための第１の変調方式には２つの可能なアプローチが存在する。図２０Ａは、臨界転換点中に最大電圧および最小電圧、すなわち（０、Ｖ_Ｂｕｓ）がスイッチングノードに印加される第１の戦略を示す。これにより、図１０Ｂおよび図１０Ｅに示すように追加の電流が生じる。図１０Ｃおよび図１０Ｆに示すような、電圧振幅を低減する第２の戦略では、図２０Ｂに示すように、電流ピークを低減することができる。最後に、図２１は、４レベルＦＣＭＬ整流器の臨界転換点中に第２の変調方式を使用したときの、ラインサイクル全体にわたるスイッチングノード電圧およびインダクタ電流の波形を示す。３レベルコンバータについて前述したように、ここでも位相シフトと周波数の多くの可能な組み合わせによって、目的のリップル電流を実現できる。周波数プロファイルの一例を図２２に示す。この周波数プロファイルと、図９Ａに示した４レベルＦＣＭＬ整流器のゲート信号間の制御された位相シフトとの組み合わせにより、図２１に示すように、全ラインサイクルを通じて最小循環電流でシームレスなＺＶＳが得られる。

Ｍ相ＮレベルＦＣＭＬ整流器の場合、ＦＣＭＬ整流器はＭ相のＭ個の入力電圧でそれぞれ動作する。さらに、ＦＣＭＬ整流器は、Ｍ個の入力電圧に結合されたＭ個のスイッチングコンバータ段を含み、各スイッチングコンバータ段は、そのインダクタＬを介して対応する入力電圧に結合される。図２３は、本開示の一実施形態による三相ＮレベルＦＣＭＬ整流器を概略的に示す。図２３に示される実施形態では、ＦＣＭＬ整流器は、３つの入力電圧Ｖ_ＡＮ、Ｖ_ＢＮ、およびＶ_ＣＮにそれぞれ接続された３つのスイッチングコンバータ段を含む。この場合、各相脚は単相ＦＣＭＬ ＡＣ－ＤＣ昇圧コンバータのように変調できる。本開示の提案された変調方式を使用すると、最小の循環電流でラインサイクル全体を通じてＺＶＳを維持することができる。

以上の説明から、本発明は、全動作範囲にわたってスイッチのＺＶＳを実現できるＦＣＭＬ整流器およびその制御方法を提供する。本開示の第１の変調方式によれば、ＺＶＳは、スイッチの制御信号の立ち上がりエッジ間の位相シフトを単純に調整することによって実現される。本開示の第２の変調方式によれば、ＺＶＳを実現し、同時に追加の伝導損失を低減するために、スイッチの位相シフトとスイッチング周波数が併せて選択される。

本発明は、現時点で最も実用的で好ましい実施形態と考えられるものに関して説明されているが、本発明は開示された実施形態に限定される必要はないことを理解されたい。

Claims (17)

1. 入力電圧で動作するように構成されたフライングキャパシタマルチレベル整流器であって、
   入力端子と、第１および第２の相端子とを有するスイッチングコンバータ段と、
   Ｎ個の上部スイッチおよびＮ個の下部スイッチを操作するための制御信号を供給するように構成された制御回路と、を備え、
   前記スイッチングコンバータ段は、
   前記入力電圧と前記入力端子に結合されたインダクタと、
   前記入力端子と前記第１の相端子との間に電気的に直列に接続され、同じデューティサイクルで動作するように構成された前記Ｎ個の上部スイッチであって、第１および第Ｎ番目の上部スイッチがそれぞれ前記入力端子および前記第１の相端子に結合され、Ｎは１より大きい整数である、前記Ｎ個の上部スイッチと、
   前記入力端子と前記第２の相端子との間に電気的に直列に接続され、それぞれ前記Ｎ個の上部スイッチと相補的に動作するように構成された前記Ｎ個の下部スイッチであって、第１および第Ｎ番目の下部スイッチがそれぞれ前記入力端子および前記第２の相端子に結合されている、前記Ｎ個の下部スイッチと、
   Ｎ－１個のフライングキャパシタであって、第ｎ番目のフライングキャパシタは、第ｎ番目の上部スイッチと第（ｎ＋１）番目の上部スイッチとの間の共通ノードと、第ｎ番目の下部スイッチと第（ｎ＋１）番目の下部スイッチとの間の共通ノードとの間に結合されており、ｎはＮより小さい正の整数である、Ｎ－１個のフライングキャパシタと、
   前記第１の相端子と前記第２の相端子の間に電気的に接続された出力キャパシタと、
   を有し、
   前記制御回路は、境界導通モードの臨界転換点では、第１および第２の制御方式のいずれか一方に切り替えて実行するように構成されており、
   前記第１の制御方式において、前記制御回路は、スイッチのＺＶＳを実現するために、前記Ｎ個の下部スイッチのいずれか１つの制御信号の立ち上がりエッジを、前記Ｎ個の下部スイッチの少なくとも他の１つの制御信号の立ち上がりエッジとタイミングが一致するように制御し、
   前記第２の制御方式では、前記制御回路は、スイッチのＺＶＳを最小の導通損失で実現するために、前記Ｎ個の下部スイッチの制御信号の立ち上がりエッジ間の位相シフトと前記スイッチのスイッチング周波数を制御する、フライングキャパシタマルチレベル整流器。
2. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、前記第１の制御方式では、前記Ｎ個の下部スイッチの両端のスイッチングノード電圧は、前記臨界転換点の間、ゼロと前記フライングキャパシタマルチレベル整流器のバス電圧との間で切り替わる、フライングキャパシタマルチレベル整流器。
3. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、前記第１の制御方式では、ｎ＊Ｖ_Ｂｕｓ／Ｎに等しい前記入力電圧を中心とする前記臨界転換点の間、前記Ｎ個の下部スイッチの両端のスイッチングノード電圧が第１の電圧と第２の電圧との間で切り替わり、ここで、Ｖ_Ｂｕｓは前記フライングキャパシタマルチレベル整流器のバス電圧であり、前記第１の電圧は０とｎ＊Ｖ_Ｂｕｓ／Ｎの間であり、前記第２の電圧はｎ＊Ｖ_Ｂｕｓ／ＮとＶ_Ｂｕｓの間である、フライングキャパシタマルチレベル整流器。
4. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、前記第１の制御方式では、ｎ＊Ｖ_Ｂｕｓ／Ｎに等しい前記入力電圧を中心とする前記臨界転換点の間、前記Ｎ個の下部スイッチの両端のスイッチングノード電圧が（ｎ－１）＊Ｖ_Ｂｕｓ／Ｎと（ｎ＋１）＊Ｖ_Ｂｕｓ／Ｎとの間で切り替わり、ここで、Ｖ_Ｂｕｓは前記フライングキャパシタマルチレベル整流器のバス電圧である、フライングキャパシタマルチレベル整流器。
5. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、前記第１の制御方式では、前記Ｎ－１個のフライングキャパシタのアンペア秒または電荷バランスを維持するために、すべてのスイッチが前記制御回路によって制御される、フライングキャパシタマルチレベル整流器。
6. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、前記第２の制御方式では、前記制御回路は、前記フライングキャパシタマルチレベル整流器のバス電圧および前記Ｎ－１個のフライングキャパシタの電圧に基づいて、前記インダクタに電流リップルを発生させるように前記位相シフトおよび前記スイッチング周波数を制御する、フライングキャパシタマルチレベル整流器。
7. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、前記第２の制御方式では、前記制御回路は、前記インダクタの電流リップルを平均インダクタ電流の２倍に実質的に等しくするために、前記入力電圧と前記フライングキャパシタマルチレベル整流器のバス電圧に応じて前記位相シフトと前記スイッチング周波数を制御する、フライングキャパシタマルチレベル整流器。
8. 請求項７に記載のフライングキャパシタマルチレベル整流器であって、前記第２の制御方式では、前記制御回路は、前記Ｎ－１個のフライングキャパシタの電荷バランスを維持するために、２つの連続するスイッチングサイクル間で立ち上がりエッジと立ち下がりエッジを回転させることによって前記位相シフトを生成する、フライングキャパシタマルチレベル整流器。
9. 請求項１に記載のフライングキャパシタマルチレベル整流器であって、Ｍ相のＭ個の入力電圧でそれぞれ動作し、前記インダクタを介して前記Ｍ個の入力電圧にそれぞれ結合されたＭ個のスイッチングコンバータステージを有し、Ｍは１より大きい整数である、フライングキャパシタマルチレベル整流器。
10. フライングキャパシタマルチレベル整流器の制御方法であって、
    前記フライングキャパシタマルチレベル整流器は、入力電圧で動作するように構成され、スイッチングコンバータ段を備え、
    前記スイッチングコンバータ段は、入力端子、第１の相端子、第２の相端子、インダクタ、Ｎ個の上部スイッチ、Ｎ個の下部スイッチ、Ｎ－１個のフライングキャパシタ、および出力キャパシタを備え、Ｎは１より大きい整数であり、
    前記Ｎ個の上部スイッチは、前記入力端子と前記第１の相端子との間に電気的に直列に接続され、同じデューティサイクルで動作し、第１および第Ｎ番目の上部スイッチは、それぞれ前記入力端子と前記第１の相端子とに結合され、
    前記Ｎ個の下部スイッチは、前記入力端子と前記第２の相端子との間に電気的に直列に接続され、前記Ｎ個の上部スイッチとそれぞれ相補的に動作し、第１および第Ｎ番目の下部スイッチは、前記入力端子と前記第２の相端子とにそれぞれ結合され、
    第ｎ番目のフライングキャパシタは、第ｎ番目の上部スイッチと第（ｎ＋１）番目の上部スイッチとの間の共通ノードと、第ｎ番目の下部スイッチと第（ｎ＋１）番目の下部スイッチとの間の共通ノードとの間に結合され、ｎはＮより小さい正の整数であり、前記出力キャパシタは、前記第１の相端子と前記第２の相端子との間に電気的に接続され、
    前記制御方法は、
    境界導通モードの臨界転換点において、第１および第２の制御方式のいずれか一方に切り替えて実行する工程を含み、
    前記第１の制御方式を実行するときは、スイッチのＺＶＳを達成するために、前記Ｎ個の下部スイッチのうちのいずれか１つの制御信号の立ち上がりエッジが、前記Ｎ個の下部スイッチのうちの少なくとも他の１つの制御信号の立ち上がりエッジとタイミングが一致するように制御し、
    前記第２の制御方式を実行するときは、前記スイッチのＺＶＳを最小導通損失で実現するために、前記Ｎ個の下部スイッチの制御信号の立ち上がりエッジ間の位相シフトと前記スイッチのスイッチング周波数を制御する、制御方法。
11. 請求項１０に記載の制御方法であって、前記第１の制御方式が実行されると、臨界転換点の間、前記Ｎ個の下部スイッチの両端のスイッチングノード電圧が、ゼロと前記フライングキャパシタマルチレベル整流器のバス電圧との間で切り替わる、制御方法。
12. 請求項１０に記載の制御方法であって、前記第１の制御方式が実行されると、ｎ＊Ｖ_Ｂｕｓ／Ｎに等しい前記入力電圧を中心とする前記臨界転換点の間、前記Ｎ個の下部スイッチの両端のスイッチングノード電圧が第１の電圧と第２の電圧の間で切り替わり、ここで、Ｖ_Ｂｕｓは前記フライングキャパシタマルチレベル整流器のバス電圧であり、前記第１の電圧は０とｎ＊Ｖ_Ｂｕｓ／Ｎの間であり、前記第２の電圧はｎ＊Ｖ_Ｂｕｓ／ＮとＶ_Ｂｕｓの間である、制御方法。
13. 請求項１０に記載の制御方法であって、前記第１の制御方式が実行されると、ｎ＊Ｖ_Ｂｕｓ／Ｎに等しい前記入力電圧を中心とする前記臨界転換点の間、前記Ｎ個の下部スイッチの両端のスイッチングノード電圧が、（ｎ－１）＊Ｖ_Ｂｕｓ／Ｎと（ｎ＋１）＊Ｖ_Ｂｕｓ／Ｎの間で切り替わり、ここで、Ｖ_Ｂｕｓは前記フライングキャパシタマルチレベル整流器のバス電圧である、制御方法。
14. 請求項１０に記載の制御方法であって、前記第１の制御方式が実行されるときは、前記Ｎ－１個のフライングキャパシタのアンペア秒または電荷バランスを維持するために、すべてのスイッチが制御される、制御方法。
15. 請求項１０に記載の制御方法であって、前記第２の制御方式が実行されるときは、前記フライングキャパシタマルチレベル整流器のバス電圧と前記Ｎ－１個のフライングキャパシタの電圧に基づいて、前記インダクタに電流リップルを発生させるように前記位相シフトと前記スイッチング周波数が制御される、制御方法。
16. 請求項１０に記載の制御方法であって、前記第２の制御方式が実行される場合、前記インダクタの電流リップルを前記インダクタの平均電流の２倍に実質的に等しくするために、前記入力電圧および前記フライングキャパシタマルチレベル整流器のバス電圧に応じて、前記位相シフトおよび前記スイッチング周波数が制御される、制御方法。
17. 請求項１６に記載の制御方法であって、前記第２の制御方式が実行される場合、前記Ｎ－１個のフライングキャパシタの電荷バランスを維持するために、連続する２つのスイッチングサイクル間で立ち上がりエッジと立ち下がりエッジを回転させることによって前記位相シフトが生成される、制御方法。