JP7707724B2 - 化合物半導体装置及び化合物半導体装置の製造方法 - Google Patents

化合物半導体装置及び化合物半導体装置の製造方法

Info

Publication number
JP7707724B2
JP7707724B2 JP2021126429A JP2021126429A JP7707724B2 JP 7707724 B2 JP7707724 B2 JP 7707724B2 JP 2021126429 A JP2021126429 A JP 2021126429A JP 2021126429 A JP2021126429 A JP 2021126429A JP 7707724 B2 JP7707724 B2 JP 7707724B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
compound semiconductor
etching stopper
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021126429A
Other languages
English (en)
Other versions
JP2023021520A (ja
Inventor
史朗 尾崎
淳二 小谷
俊裕 多木
直哉 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2021126429A priority Critical patent/JP7707724B2/ja
Priority to US17/728,389 priority patent/US12369345B2/en
Publication of JP2023021520A publication Critical patent/JP2023021520A/ja
Application granted granted Critical
Publication of JP7707724B2 publication Critical patent/JP7707724B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本開示は、化合物半導体装置及び化合物半導体装置の製造方法に関する。
ミリ波帯及びテラヘルツ帯での大容量高速無線通信へのＩｎＰ系の高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）の適用が期待されている。ＩｎＰ系ＨＥＭＴは、高速かつ低雑音なデバイス特性を有する。ＩｎＰ－ＨＥＭＴを３００ＧＨｚ帯の無線送受信システムに適用するためには、ＩｎＰ－ＨＥＭＴのデバイス単体で６００ＧＨｚ以上の最大発振周波数（ｆｍａｘ）が望まれる。最大発振周波数の向上には、ゲート長の短縮による寄生容量の低減に加え、ドレイン・コンダクタンス（ｇｄ）の低減が有効である。
ドレイン・コンダクタンスの低減には、チャネル内の電界緩和によるインパクトイオン化の抑制が効果的である。電界緩和のために、キャリア供給層がチャネル層よりも基板側にある構造が提案されている。この構造を備えたＨＥＭＴは逆ＨＥＭＴとよばれることがある。
特開２０１６－１５２４０４号公報 特開２００６－８０１５２号公報 米国特許第７６７８６２９号明細書
従来の逆ＨＥＭＴにおいては、ＩｎＧａＡｓを含むチャネル層の上に形成され、ＩｎＧａＰを含むエッチングストッパの影響により２次元電子ガス（２ＤＥＧ）の密度が低下してしまう。
本開示の目的は、２ＤＥＧの密度の低下を抑制することができる化合物半導体装置及び化合物半導体装置の製造方法を提供することにある。
本開示の一形態によれば、キャリア供給層と、前記キャリア供給層の上に設けられ、ＩｎＧａＡｓを含むチャネル層と、前記チャネル層の上に設けられたエッチングストッパ層と、を有し、前記エッチングストッパ層は、前記チャネル層の上に設けられ、Ｉｎｘ１Ｇａ１－ｘ１Ｐ（０＜ｘ１≦１）を含む第１層と、前記第１層の上に設けられ、Ｉｎｘ２Ｇａ１－ｘ２Ｐ（０≦ｘ２＜１）を含む第２層と、を有し、ｘ１の値がｘ２の値よりも大きい化合物半導体装置が提供される。
本開示によれば、２ＤＥＧの密度の低下を抑制することができる。
第１実施形態に係る化合物半導体装置を示す断面図である。 第１実施形態に係る化合物半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る化合物半導体装置の製造方法を示す断面図（その２）である。 第１実施形態に係る化合物半導体装置の製造方法を示す断面図（その３）である。 第１実施形態に係る化合物半導体装置の製造方法を示す断面図（その４）である。 第１実施形態に係る化合物半導体装置の製造方法を示す断面図（その５）である。 第２実施形態に係る化合物半導体装置を示す断面図である。 第２実施形態に係る化合物半導体装置の製造方法を示す断面図（その１）である。 第２実施形態に係る化合物半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係る化合物半導体装置の製造方法を示す断面図（その３）である。 第２実施形態に係る化合物半導体装置の製造方法を示す断面図（その４）である。 第２実施形態に係る化合物半導体装置の製造方法を示す断面図（その５）である。 第２実施形態に係る化合物半導体装置の製造方法を示す断面図（その６）である。 第３実施形態に係る化合物半導体装置を示す断面図である。 第３実施形態に係る化合物半導体装置の製造方法を示す断面図（その１）である。 第３実施形態に係る化合物半導体装置の製造方法を示す断面図（その２）である。 第３実施形態に係る化合物半導体装置の製造方法を示す断面図（その３）である。 参考例におけるドレイン電圧とドレイン電流との関係を示す図である。 第２実施形態におけるドレイン電圧とドレイン電流との関係を示す図である。 第３実施形態におけるドレイン電圧とドレイン電流との関係を示す図である。 第４実施形態に係るディスクリートパッケージを示す図である。 第５実施形態に係るＰＦＣ回路を示す結線図である。 第６実施形態に係る電源装置を示す結線図である。 第７実施形態に係る増幅器を示す結線図である。 第８実施形態に係る受信用ＭＭＩＣを示す図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
まず、第１実施形態について説明する。第１実施形態はＩｎＰ系ＨＥＭＴを含む化合物半導体装置に関する。図１は、第１実施形態に係る化合物半導体装置を示す断面図である。
第１実施形態に係る化合物半導体装置１００は、図１に示すように、キャリア供給層１０３と、チャネル層１０４と、エッチングストッパ層１０５と、キャップ層１０６と、絶縁層１１２と、ソース電極１１と、ドレイン電極１２と、ゲート電極１３とを有する。
チャネル層１０４はキャリア供給層１０３の上に設けられている。チャネル層１０４はＩｎＧａＡｓを含む。エッチングストッパ層１０５はチャネル層１０４の上に設けられている。エッチングストッパ層１０５は、第１層１０５Ａと、第２層１０５Ｂとを有する。第１層１０５Ａはチャネル層１０４の上に設けられている。第１層１０５ＡはＩｎｘ１Ｇａ１－ｘ１Ｐ（０＜ｘ１≦１）を含む。第２層１０５Ｂは第１層１０５Ａの上に設けられている。第２層１０５ＢはＩｎｘ２Ｇａ１－ｘ２Ｐ（０≦ｘ２＜１）を含む。第１層１０５ＡのＩｎ組成であるｘ１の値は、第２層１０５ＢのＩｎ組成であるｘ２の値よりも大きい。第１層１０５Ａの格子定数とチャネル層１０４との間の格子定数の差は、第２層１０５Ｂの格子定数とチャネル層１０４との間の格子定数の差よりも小さい。
キャップ層１０６はエッチングストッパ層１０５の上に設けられている。キャップ層１０６に、エッチングストッパ層１０５に達するリセス１１１が形成されている。ソース電極１１及びドレイン電極１２は、平面視でリセス１１１を間に挟んでキャップ層１０６の上に設けられている。絶縁層１１２はリセス１１１の内側でエッチングストッパ層１０５の上に設けられている。ゲート電極１３は絶縁層１１２の上に設けられている。
第１実施形態では、チャネル層１０４のキャリア供給層１０３との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。
次に、第１実施形態に係る化合物半導体装置１００の製造方法について説明する。図２～図６は、第１実施形態に係る化合物半導体装置１００の製造方法を示す断面図である。
まず、図２に示すように、キャリア供給層１０３の上にチャネル層１０４を形成し、チャネル層１０４の上に第１層１０５Ａを形成し、第１層１０５Ａの上に第２層１０５Ｂを形成し、第２層１０５Ｂの上にキャップ層１０６を形成する。
次いで、図３に示すように、キャップ層１０６の上にソース電極１１及びドレイン電極１２を形成する。
その後、図４に示すように、平面視でソース電極１１とドレイン電極１２との間において、キャップ層１０６にゲート電極１３用のリセス１１１を形成する。リセス１１１は、エッチングストッパ層１０５に達するように形成する。
続いて、図５に示すように、リセス１１１の内側でエッチングストッパ層１０５の上に絶縁層１１２を形成する。
次いで、図６に示すように、絶縁層１１２の上にゲート電極１３を形成する。
第１実施形態では、エッチングストッパ層１０５が第１層１０５Ａ及び第２層１０５Ｂを有する。また、第１層１０５ＡのＩｎ組成であるｘ１の値が第２層１０５ＢのＩｎ組成であるｘ２の値よりも大きく、第１層１０５Ａの格子定数とチャネル層１０４との間の格子定数の差が第２層１０５Ｂの格子定数とチャネル層１０４との間の格子定数の差よりも小さい。このため、エッチングストッパ層１０５が第２層１０５Ｂのみから構成される場合と比較すると、チャネル層１０４とエッチングストッパ層１０５との間の格子不整合を緩和することができ、格子不整合に伴う２ＤＥＧの密度の減少を抑制することができる。また、エッチングストッパ層１０５が第１層１０５Ａのみから構成される場合と比較すると、エッチングストッパ層１０５のバンドギャップを大きく確保することができ、リーク電流を抑制することができる。
更に、リセス１１１を形成するためのキャップ層１０６のエッチングをエッチングストッパ層１０５の上面で停止することができるため、高精度での製造が可能である。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態はＩｎＰ系ＨＥＭＴを含む化合物半導体装置に関する。図７は、第２実施形態に係る化合物半導体装置を示す断面図である。
第２実施形態に係る化合物半導体装置２００は、図７に示すように、基板２０１と、バッファ層２０２と、キャリア供給層２０３と、チャネル層２０４と、エッチングストッパ層２０５と、キャップ層２０６と、絶縁層２１２と、ソース電極１１と、ドレイン電極１２と、ゲート電極１３とを有する。
基板２０１は、例えば半絶縁性ＩｎＰ基板である。バッファ層２０２は基板２０１の上に設けられている。バッファ層２０２は、例えば、厚さが３００ｎｍ程度の意図的な不純物の導入が行われていないＩｎＡｌＡｓ層（ｉ－ＩｎＡｌＡｓ層）である。キャリア供給層２０３は、例えば、バッファ層２０２の表面へのデルタドーピング（原子層ドーピング）等の不純物の導入により形成されている。不純物としては、例えばＳｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせが用いられる。チャネル層２０４はキャリア供給層２０３の上に設けられている。チャネル層２０４は、例えば、厚さが１０ｎｍ程度の意図的な不純物の導入が行われていないＩｎＧａＡｓ層（ｉ－ＩｎＧａＡｓ層）である。
エッチングストッパ層２０５はチャネル層２０４の上に設けられている。エッチングストッパ層２０５は、第１層２０５Ａと、第２層２０５Ｂとを有する。第１層２０５Ａはチャネル層２０４の上に設けられている。第１層２０５Ａは、例えば、厚さが１ｎｍ～４ｎｍ程度のｎ型のＩｎＰ層（ｎ－ＩｎＰ層）である。第２層２０５Ｂは第１層２０５Ａの上に設けられている。第２層２０５Ｂは、例えば、厚さが１ｎｍ～４ｎｍ程度のｎ型のＩｎＧａＰ層（ｎ－ＩｎＧａＰ層）である。第２層２０５Ｂを構成するＩｎＧａＰ層のＩｎ組成の範囲（Ｉｎ及びＧａの２元素での原子組成）は、例えば５０％～９５％である。第１層２０５Ａの格子定数とチャネル層２０４との間の格子定数の差は、第２層２０５Ｂの格子定数とチャネル層２０４との間の格子定数の差よりも小さい。キャップ層２０６はエッチングストッパ層２０５の上に設けられている。キャップ層２０６は厚さが５０ｎｍ程度のｎ型のＩｎＧａＡｓ層（ｎ－ＩｎＧａＡｓ層）である。
バッファ層２０２、キャリア供給層２０３、チャネル層２０４、エッチングストッパ層２０５及びキャップ層２０６に素子分離領域２２０が形成されている。素子分離領域２２０により区画された素子領域内で、キャップ層２０６に、エッチングストッパ層２０５に達するリセス２１１が形成されている。
ソース電極１１及びドレイン電極１２は、平面視でリセス２１１を間に挟んでキャップ層２０６の上に設けられている。ソース電極１１及びドレイン電極１２は、例えば、厚さが１０ｎｍ程度のＴｉ膜と、厚さが３０ｎｍ程度のＰｔ膜と、厚さが３００ｎｍ程度のＡｕ膜とを含む。Ｐｔ膜がＴｉ膜の上に設けられ、Ａｕ膜がＰｔ膜の上に設けられている。
絶縁層２１２はリセス２１１の内側でエッチングストッパ層２０５の上に設けられている。絶縁層２１２は、リセス２１１の内壁面の上と、キャップ層２０６の上面の上とにも形成されていてよい。絶縁層２１２は、例えば、厚さが２ｎｍ程度のアルミニウム酸化層である。ゲート電極１３は、絶縁層２１２のリセス２１１の内側にある部分の上に設けられている。ゲート電極１３は、例えば、厚さが１０ｎｍ程度のＴｉ膜と、厚さが３０ｎｍ程度のＰｔ膜と、厚さが３００ｎｍ程度のＡｕ膜とを含む。Ｐｔ膜がＴｉ膜の上に設けられ、Ａｕ膜がＰｔ膜の上に設けられている。ゲート電極１３の断面形状がＴ字型であってもよい。化合物半導体装置２００はＭＯＳ（metal-oxide-semiconductor）型ゲートを有する。
第２実施形態では、チャネル層２０４のキャリア供給層２０３との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。
次に、第２実施形態に係る化合物半導体装置２００の製造方法について説明する。図８～図１３は、第２実施形態に係る化合物半導体装置２００の製造方法を示す断面図である。
まず、図８に示すように、基板２０１上にバッファ層２０２を形成する。バッファ層２０２は、例えば有機金属化学気相成長（metal-organic chemical vapor deposition：ＭＯＣＶＤ）法等の結晶成長法により形成することができる。
次いで、同じく図８に示すように、バッファ層２０２の表面にキャリア供給層２０３を形成する。キャリア供給層２０３は、例えばデルタドーピング（原子層ドーピング）等の不純物の導入により形成することができる。不純物として、例えばシリコンを２×１０１２ｃｍ－２程度ドーピングする。不純物はバッファ層２０２にシート状にドーピングし、不純物プロファイルのピークはバッファ層２０２の表面から３ｎｍ程度～５ｎｍ程度の深さとする。このピークよりも表面側の部分をスペーサ層とみなすこともできる。
その後、同じく図８に示すように、キャリア供給層２０３の上にチャネル層２０４を形成し、チャネル層２０４の上に第１層２０５Ａを形成し、第１層２０５Ａの上に第２層２０５Ｂを形成し、第２層２０５Ｂの上にキャップ層２０６を形成する。チャネル層２０４、第１層２０５Ａ、第２層２０５Ｂ及びキャップ層２０６は、例えばＭＯＣＶＤ法等の結晶成長法により形成することができる。
続いて、図９に示すように、バッファ層２０２、キャリア供給層２０３、チャネル層２０４、エッチングストッパ層２０５及びキャップ層２０６に素子分離領域２２０を形成する。素子分離領域２２０の形成は、例えば次のように行う。先ず、素子分離領域２２０を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２０６上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０６をエッチングする。このエッチングはエッチングストッパ層２０５の表面で停止する。次いで、例えば塩酸でエッチングストッパ層２０５をエッチングする。このエッチングはチャネル層２０４の表面で停止する。その後、例えばリン酸及び過酸化水素水の混合液でチャネル層２０４、キャリア供給層２０３及びバッファ層２０２をエッチングする。このようにして素子分離領域２２０を形成することができる。素子分離領域２２０の形成後に、フォトレジストマスクを除去する。
次いで、図１０に示すように、素子分離領域２２０により区画された素子領域内で、キャップ層２０６上にソース電極１１及びドレイン電極１２を形成する。ソース電極１１及びドレイン電極１２の形成では、ソース電極１１を形成する予定の領域及びドレイン電極１２を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２０６上に形成する。そして、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ソース電極１１及びドレイン電極１２はリフトオフ法により形成することができる。
その後、図１１に示すように、平面視でソース電極１１とドレイン電極１２との間において、キャップ層２０６にゲート電極１３用のリセス２１１を形成する。リセス２１１は、電子ビームリソグラフィにより、リセス２１１を形成する予定の領域を露出し、他の領域を覆うマスクをキャップ層２０６上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０６をエッチングすることで形成することができる。このエッチングはエッチングストッパ層２０５の表面で停止する。
続いて、図１２に示すように、リセス２１１内のエッチングストッパ層２０５の上面と、キャップ層２０６の上面及び側面を覆う絶縁層２１２を形成する。絶縁層２１２は、例えば原子層堆積（atomic layer deposition：ＡＬＤ）法により形成することができる。
次いで、図１３に示すように、リセス２１１内で絶縁層２１２の上にゲート電極１３を形成する。ゲート電極１３の形成では、例えば電子ビームリソグラフィにより、ゲート電極１３を形成する予定の領域を露出し、他の領域を覆うマスク、例えば多層マスクを絶縁層２１２上に形成し、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、マスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ゲート電極１３はリフトオフ法により形成することができる。
そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置２００を完成させる。
第２実施形態では、エッチングストッパ層２０５が第１層２０５Ａ及び第２層２０５Ｂを有する。また、第１層２０５ＡはＩｎＰ層であり、第２層２０５ＢはＩｎＧａＰ層であるため、第１層２０５ＡのＩｎ組成が第２層２０５Ｂよりも大きく、第１層２０５Ａの格子定数とチャネル層２０４との間の格子定数の差が第２層２０５Ｂの格子定数とチャネル層２０４との間の格子定数の差よりも小さい。このため、エッチングストッパ層２０５がＩｎＧａＰ層のみから構成される場合と比較すると、チャネル層２０４とエッチングストッパ層２０５との間の格子不整合を緩和することができ、格子不整合に伴う２ＤＥＧの密度の減少を抑制することができる。また、エッチングストッパ層２０５がＩｎＰ層のみから構成される場合と比較すると、エッチングストッパ層２０５のバンドギャップを大きく確保することができ、リーク電流を抑制することができる。
更に、リセス２１１を形成するためのキャップ層２０６のエッチングをエッチングストッパ層２０５の上面で停止することができるため、高精度での製造が可能である。
なお、絶縁層２１２はアルミニウム酸化層に限定されない。絶縁層２１２は、アルミニウム、ハフニウム、チタン若しくはシリコンの酸化層、窒化層若しくは酸窒化層、又はこれらの任意の組み合わせを含んでもよい。また、絶縁層２１２の厚さは、例えば０．５ｎｍ～１０ｎｍであってもよい。
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態もＩｎＰ系ＨＥＭＴを含む化合物半導体装置に関する。第３実施形態は、主として、キャップ層２０６と絶縁層２１２との間に酸化層が設けられている点で第２実施形態と相違する。図１４は、第３実施形態に係る化合物半導体装置を示す断面図である。
第３実施形態に係る化合物半導体装置３００は、図１４に示すように、リセス２１１の内側でエッチングストッパ層２０５と絶縁層２１２との間に酸化層３１０を有する。酸化層３１０は酸化ガリウム（ＧａＯｘ）を含む。酸化層３１０の主成分が酸化ガリウムであってもよく、酸化層３１０が酸化ガリウム層であってもよい。酸化層３１０の厚さは、例えば０．５ｎｍ以上である。
次に、第３実施形態に係る化合物半導体装置３００の製造方法について説明する。図１５～図１７は、第３実施形態に係る化合物半導体装置３００の製造方法を示す断面図である。
まず、第２実施形態と同様に、リセス２１１の形成までの処理を行う（図１１参照）。次いで、エッチングストッパ層２０５のリセス２１１から露出した面に対する水蒸気処理を行う。水蒸気処理の温度は２００℃～３００℃程度とする。水蒸気処理の前には、エッチングストッパ層２０５のリセス２１１から露出した面に、酸化インジウムガリウムを含む自然酸化膜が存在する。水蒸気処理を行うと、酸化インジウムガリウム中のインジウムが酸化インジウムとなって揮発し、自然酸化膜が除去され、酸化ガリウムが残存する。このため、水蒸気処理により、図１５に示すように、酸化ガリウムを含む酸化層３１０が形成される。
その後、図１６に示すように、酸化層３１０の上面と、キャップ層２０６の上面及び側面を覆う絶縁層２１２を形成する。続いて、図１７に示すように、リセス２１１内で絶縁層２１２の上にゲート電極１３を形成する。
そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置３００を完成させる。
第３実施形態によっても第２実施形態と同様の効果を得ることができる。
また、エッチングストッパ層２０５のリセス２１１から露出した面に、酸化インジウムガリウムを含む自然酸化膜が存在する場合には、自然酸化膜に含まれる界面準位の影響により、ゲート電圧によりドレイン電流を制御しにくく、ピンチオフ不良が発生することがある。これに対し、第３実施形態では、酸化インジウムガリウムを含む自然酸化膜を除去し、酸化ガリウムを含む酸化層３１０が形成されているため、ピンチオフ不良を抑制することができる。
ここで、第２実施形態及び第３実施形態のピンチオフ特性について、参考例と比較しながら説明する。参考例は、第２実施形態から第１層２０５Ａを除き、エッチングストッパ層２０５をＩｎＧａＰの第２層２０５Ｂのみから構成したものに相当する。
参考例、第２実施形態及び第３実施形態について、ゲート電圧を変化させたときのドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を測定した。図１８は、参考例におけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。図１９は、第２実施形態におけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。図２０は、第３実施形態におけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。
図１８～図２０に示すように、第２実施形態及び第３実施形態において、参考例よりも大きなドレイン電流が得られる。また、第３実施形態によれば、第２実施形態よりもピンチオフ不良が抑制される。
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図２１は、第４実施形態に係るディスクリートパッケージを示す図である。
第４実施形態では、図２１に示すように、第１～第３実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１２が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１３に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図２２は、第５実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第３実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図２３は、第６実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第５実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第３実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第７実施形態）
次に、第７実施形態について説明する。第６実施形態は、ＨＥＭＴを備えた増幅器に関する。図２４は、第７実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第３実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
（第８実施形態）
次に、第８の実施形態について説明する。第８実施形態は、受信用モノリシックマイクロ波集積回路（ＭＭＩＣ：monolithic microwave integrated circuit）に関する。図２５は、第８実施形態に係る受信用ＭＭＩＣを示す図である。
第８実施形態に係る受信用ＭＭＩＣ１３００は、図２５に示すように、ローノイズアンプ（low noise amplifier：ＬＮＡ）１３０１、検波器１３０２及びインダクタ１３０３を有する。ＬＮＡ１３０１、検波器１３０２及びインダクタ１３０３は一つのＩｎＰ基板上に集積されている。ＬＮＡ１３０１は、第１～第３実施形態のいずれかに係るＩｎＰ系ＨＥＭＴ（化合物半導体装置）を含む。
第８実施形態では、例えば、ＬＮＡ１３０１に含まれるＩｎＰ系ＨＥＭＴのソース電極１１及び検波器１３０２のカソード電極が接地され、ＩｎＰ系ＨＥＭＴのドレイン電極１２及び検波器１３０２のアノード電極がインダクタ１３０３の一端に接続される。そして、ＩｎＰ系ＨＥＭＴのゲート電極１３にミリ波帯又はテラヘルツ帯の電波を受信するアンテナ１３０５が接続され、インダクタ１３０３の他端から検波信号Ｖｄｅｔが出力される。検波信号Ｖｄｅｔとしては、例えば数百ｍＶの電位差ΔＶが出力される。
第８実施形態に係る受信用ＭＭＩＣ１３０４によれば、第１～第３実施形態のいずれかに係るＩｎＰ系ＨＥＭＴ（化合物半導体装置）が含まれているので、優れた特性を得ることができる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
キャリア供給層と、
前記キャリア供給層の上に設けられ、ＩｎＧａＡｓを含むチャネル層と、
前記チャネル層の上に設けられたエッチングストッパ層と、
を有し、
前記エッチングストッパ層は、
前記チャネル層の上に設けられ、Ｉｎｘ１Ｇａ１－ｘ１Ｐ（０＜ｘ１≦１）を含む第１層と、
前記第１層の上に設けられ、Ｉｎｘ２Ｇａ１－ｘ２Ｐ（０≦ｘ２＜１）を含む第２層と、
を有し、
ｘ１の値がｘ２の値よりも大きいことを特徴とする化合物半導体装置。
（付記２）
前記第１層の格子定数と前記チャネル層との間の格子定数の差は、前記第２層の格子定数と前記チャネル層との間の格子定数の差よりも小さいことを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記エッチングストッパ層の上に設けられたキャップ層を有し、
前記キャップ層に、前記エッチングストッパ層に達するリセスが形成されており、
前記リセスの内側で前記エッチングストッパ層の上に設けられ、酸化ガリウムを含む酸化層を有することを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記酸化層の厚さは０．５ｎｍ以上であることを特徴とする付記３に記載の化合物半導体装置。
（付記５）
前記酸化層の上に設けられたゲート電極を有することを特徴とする付記３又は４に記載の化合物半導体装置。
（付記６）
前記酸化層と前記ゲート電極との間に設けられた絶縁層を有することを特徴とする付記５に記載の化合物半導体装置。
（付記７）
前記絶縁層は、アルミニウム、ハフニウム、チタン若しくはシリコンの酸化層、窒化層若しくは酸窒化層、又はこれらの任意の組み合わせを含むことを特徴とする付記６に記載の化合物半導体装置。
（付記８）
前記絶縁層の厚さは０．５ｎｍ～１０ｎｍであることを特徴とする付記６又は７に記載の化合物半導体装置。
（付記９）
前記リセスを間に挟んで前記キャップ層の上に設けられたソース電極及びドレイン電極を有することを特徴とする付記３乃至８のいずれか１項に記載の化合物半導体装置。
（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記１２）
キャリア供給層の上にＩｎＧａＡｓを含むチャネル層を形成する工程と、
前記チャネル層の上にエッチングストッパ層を形成する工程と、
を有し、
前記エッチングストッパ層を形成する工程は、
前記チャネル層の上にＩｎｘ１Ｇａ１－ｘ１Ｐ（０＜ｘ１≦１）を含む第１層を形成する工程と、
前記第１層の上にＩｎｘ２Ｇａ１－ｘ２Ｐ（０≦ｘ２＜１）を含む第２層を形成する工程と、
を有し、
ｘ１の値がｘ２の値よりも大きいことを特徴とする化合物半導体装置の製造方法。
（付記１３）
前記第１層の格子定数と前記チャネル層との間の格子定数の差は、前記第２層の格子定数と前記チャネル層との間の格子定数の差よりも小さいことを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１４）
前記エッチングストッパ層の上にキャップ層を形成する工程と、
前記キャップ層に、前記エッチングストッパ層に達するリセスを形成する工程と、
前記エッチングストッパ層の前記リセスから露出した面に対する水蒸気処理を２５０℃～３００℃の温度で行って、前記リセスの内側で前記第２層の上に酸化ガリウムを含む酸化層を形成する工程を有することを特徴とする付記１２又は１３に記載の化合物半導体装置の製造方法。
（付記１５）
前記酸化層の厚さは０．５ｎｍ以上であることを特徴とする付記１４に記載の化合物半導体装置の製造方法。
（付記１６）
前記酸化層の上にゲート電極を形成する工程を有することを特徴とする付記１４又は１５に記載の化合物半導体装置の製造方法。
（付記１７）
前記酸化層と前記ゲート電極との間に絶縁層を形成する工程を有することを特徴とする付記１６に記載の化合物半導体装置の製造方法。
（付記１８）
前記絶縁層は、アルミニウム、ハフニウム、チタン若しくはシリコンの酸化層、窒化層若しくは酸窒化層、又はこれらの任意の組み合わせを含むことを特徴とする付記１７に記載の化合物半導体装置の製造方法。
（付記１９）
前記絶縁層の厚さは０．５ｎｍ～１０ｎｍであることを特徴とする付記１７又は１８に記載の化合物半導体装置の製造方法。
（付記２０）
前記リセスを間に挟んで前記キャップ層の上にソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１４乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。
１００、２００、３００：化合物半導体装置
１０３、２０３：キャリア供給層
１０４、２０４：チャネル層
１０５．２０５：エッチングストッパ層
１０５Ａ、２０５Ａ：第１層
１０５Ｂ、２０５Ｂ：第２層
１０６、２０６：キャップ層
１１１、２１１：リセス
１１２、２１２：絶縁層
３１０：酸化層

Claims (12)

  1. キャリア供給層と、
    前記キャリア供給層の上に設けられ、ＩｎＧａＡｓを含むチャネル層と、
    前記チャネル層の上に設けられたエッチングストッパ層と、
    を有し、
    前記エッチングストッパ層は、
    前記チャネル層の上に設けられ、Ｉｎｘ１Ｇａ１－ｘ１Ｐ（０＜ｘ１≦１）を含む第１層と、
    前記第１層の上に設けられ、Ｉｎｘ２Ｇａ１－ｘ２Ｐ（０≦ｘ２＜１）を含む第２層と、
    を有し、
    ｘ１の値がｘ２の値よりも大きいことを特徴とする化合物半導体装置。
  2. 前記第１層の格子定数と前記チャネル層との間の格子定数の差は、前記第２層の格子定数と前記チャネル層との間の格子定数の差よりも小さいことを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記エッチングストッパ層の上に設けられたキャップ層を有し、
    前記キャップ層に、前記エッチングストッパ層に達するリセスが形成されており、
    前記リセスの内側で前記エッチングストッパ層の上に設けられ、酸化ガリウムを含む酸化層を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記酸化層の上に設けられたゲート電極を有することを特徴とする請求項３に記載の化合物半導体装置。
  5. 前記酸化層と前記ゲート電極との間に設けられた絶縁層を有することを特徴とする請求項４に記載の化合物半導体装置。
  6. 前記リセスを間に挟んで前記キャップ層の上に設けられたソース電極及びドレイン電極を有することを特徴とする請求項３乃至５のいずれか１項に記載の化合物半導体装置。
  7. キャリア供給層の上にＩｎＧａＡｓを含むチャネル層を形成する工程と、
    前記チャネル層の上にエッチングストッパ層を形成する工程と、
    を有し、
    前記エッチングストッパ層を形成する工程は、
    前記チャネル層の上にＩｎｘ１Ｇａ１－ｘ１Ｐ（０＜ｘ１≦１）を含む第１層を形成する工程と、
    前記第１層の上にＩｎｘ２Ｇａ１－ｘ２Ｐ（０≦ｘ２＜１）を含む第２層を形成する工程と、
    を有し、
    ｘ１の値がｘ２の値よりも大きいことを特徴とする化合物半導体装置の製造方法。
  8. 前記第１層の格子定数と前記チャネル層との間の格子定数の差は、前記第２層の格子定数と前記チャネル層との間の格子定数の差よりも小さいことを特徴とする請求項７に記載の化合物半導体装置の製造方法。
  9. 前記エッチングストッパ層の上にキャップ層を形成する工程と、
    前記キャップ層に、前記エッチングストッパ層に達するリセスを形成する工程と、
    前記エッチングストッパ層の前記リセスから露出した面に対する水蒸気処理を２００℃～３００℃の温度で行って、前記リセスの内側で前記第２層の上に酸化ガリウムを含む酸化層を形成する工程を有することを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
  10. 前記酸化層の上にゲート電極を形成する工程を有することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
  11. 前記酸化層の上に絶縁層を形成する工程と、
    前記絶縁層の上にゲート電極を形成する工程と、
    を有することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
  12. 前記リセスを間に挟んで前記キャップ層の上にソース電極及びドレイン電極を形成する工程を有することを特徴とする請求項９乃至１１のいずれか１項に記載の化合物半導体装置の製造方法。
JP2021126429A 2021-08-02 2021-08-02 化合物半導体装置及び化合物半導体装置の製造方法 Active JP7707724B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021126429A JP7707724B2 (ja) 2021-08-02 2021-08-02 化合物半導体装置及び化合物半導体装置の製造方法
US17/728,389 US12369345B2 (en) 2021-08-02 2022-04-25 Compound semiconductor device, amplifier, and method for manufacturing compound semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021126429A JP7707724B2 (ja) 2021-08-02 2021-08-02 化合物半導体装置及び化合物半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2023021520A JP2023021520A (ja) 2023-02-14
JP7707724B2 true JP7707724B2 (ja) 2025-07-15

Family

ID=85037785

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021126429A Active JP7707724B2 (ja) 2021-08-02 2021-08-02 化合物半導体装置及び化合物半導体装置の製造方法

Country Status (2)

Country Link
US (1) US12369345B2 (ja)
JP (1) JP7707724B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260978A (ja) 1999-03-04 2000-09-22 Nec Corp 電界効果トランジスタ及びその製造方法
JP2006080152A (ja) 2004-09-07 2006-03-23 Fujitsu Ltd 電界効果型半導体装置
JP2010010663A (ja) 2008-05-13 2010-01-14 Imec 小型化可能な量子井戸デバイスおよびその製造方法
JP2012248563A (ja) 2011-05-25 2012-12-13 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタ
JP2017005028A (ja) 2015-06-05 2017-01-05 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550785B1 (en) 2005-12-02 2009-06-23 Skyworks Solutions, Inc. PHEMT structure having recessed ohmic contact and method for fabricating same
JP6589291B2 (ja) 2015-02-19 2019-10-16 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260978A (ja) 1999-03-04 2000-09-22 Nec Corp 電界効果トランジスタ及びその製造方法
JP2006080152A (ja) 2004-09-07 2006-03-23 Fujitsu Ltd 電界効果型半導体装置
JP2010010663A (ja) 2008-05-13 2010-01-14 Imec 小型化可能な量子井戸デバイスおよびその製造方法
JP2012248563A (ja) 2011-05-25 2012-12-13 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタ
JP2017005028A (ja) 2015-06-05 2017-01-05 富士通株式会社 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20230037148A1 (en) 2023-02-02
JP2023021520A (ja) 2023-02-14
US12369345B2 (en) 2025-07-22

Similar Documents

Publication Publication Date Title
US8765554B2 (en) Compound semiconductor device and method for manufacturing the same
US8846479B2 (en) Semiconductor device and method for manufacturing semiconductor device
US9306052B2 (en) Compound semiconductor device and method of manufacturing the same
US10964805B2 (en) Compound semiconductor device
JP6623691B2 (ja) 化合物半導体装置及びその製造方法
JP6703269B2 (ja) 化合物半導体装置及びその製造方法
JP2019165172A (ja) 半導体装置及びその製造方法
US12396198B2 (en) Semiconductor device
Gao et al. InAlN/GaN MISHEMTs with 120 nm T-shape recessed gates on silicon with excellent mm-wave noise performance
US20210384340A1 (en) Semiconductor device and manufacturing method
JP7707724B2 (ja) 化合物半導体装置及び化合物半導体装置の製造方法
JP6649586B2 (ja) 化合物半導体装置及びその製造方法
JP5932368B2 (ja) 化合物半導体装置及びその製造方法
US11387357B2 (en) Compound semiconductor device, method for manufacturing the same and amplifier
JP7705048B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2022016950A (ja) 半導体装置
US20250311276A1 (en) Semiconductor device
JP2024114336A (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2021144993A (ja) 半導体装置
JP7484785B2 (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
JP7723256B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP6060669B2 (ja) 電子装置及びその製造方法
JP2024129896A (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
JP7543650B2 (ja) 半導体装置
JP2024092641A (ja) 半導体装置、半導体装置の製造方法及び電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240509

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20250228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250603

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250616

R150 Certificate of patent or registration of utility model

Ref document number: 7707724

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150