JP7609404B2 - 半導体デバイスおよび当該半導体デバイスの製造方法 - Google Patents

Description

本発明の一態様は、ノーマリオフ型の半導体デバイスに関する。

従来より、ノーマリオフ型の半導体デバイスを実現するための様々な技術が提案されている。例えば、半導体デバイスにノーマリオフ特性を付与するための構造を、当該半導体デバイスに設ける技術が提案されている。当該構造の一例としては、ゲート電極の直下に設けられたキャップ層としてのｐ型半導体層（便宜上、「ｐキャップ構造」と称する）が知られている（特許文献１を参照）。

特開２０１５－２６６２９号公報 特開２０１７－１２６７３６号公報

但し、後述する通り、従来技術では、半導体デバイスにノーマリオフ特性を付与するための構造（例：ｐキャップ構造）を形成するプロセスは、複雑である。本発明の一態様の目的は、従来よりも簡単なプロセスによって製造可能なノーマリオフ型の半導体デバイスを実現することにある。

上記の課題を解決するために、本発明の一態様に係る半導体デバイスは、バリア層とゲート電極とを備えた半導体デバイスであって、上記バリア層から上記ゲート電極に向かう方向を上方向と称し、上記上方向とは逆の方向を下方向と称し、第１組成層から第Ｐ組成層（Ｐは、２以上の整数）までのＰ個の組成層がこの順に上記下方向から上記上方向へと積層された構造を、積層ユニットと称し、上記積層ユニットにおける下からｉ番目（ｉは、１以上かつＰ以下の整数）の組成層である第ｉ組成層の組成式は、Ｉｎ_α（ｉ）Ｇａ_{１－α（ｉ）}Ｎ（但し、０≦α（ｉ）≦１）として表され、上記積層ユニットにおける下からｊ番目（ｊは、１以上かつＰ以下の整数）（但し、ｉ≠ｊ）の組成層である第ｊ組成層の組成式は、Ｉｎ_α（ｊ）Ｇａ_{１－α（ｊ）}Ｎ（但し、０≦α（ｊ）≦１）として表され、全てのｉとｊとの組み合わせについて、α（ｉ）≠α（ｊ）であり、上記半導体デバイスは、Ｍ個（Ｍは、１以上の整数）の上記積層ユニットを有する積層構造体を、上記バリア層と上記ゲート電極との間に備えている。

また、上記の課題を解決するために、本発明の一態様に係る半導体デバイスの製造方法は、バリア層とゲート電極とを備えた半導体デバイスの製造方法であって、上記バリア層から上記ゲート電極に向かう方向を上方向と称し、上記上方向とは逆の方向を下方向と称し、第１組成層から第Ｐ組成層（Ｐは、２以上の整数）までのＰ個の組成層がこの順に上記下方向から上記上方向へと積層された構造を、積層ユニットと称し、上記積層ユニットにおける下からｉ番目（ｉは、１以上かつＰ以下の整数）の組成層である第ｉ組成層の組成式は、Ｉｎ_α（ｉ）Ｇａ_{１－α（ｉ）}Ｎ（但し、０≦α（ｉ）≦１）として表され、上記積層ユニットにおける下からｊ番目（ｊは、１以上かつＰ以下の整数）（但し、ｉ≠ｊ）の組成層である第ｊ組成層の組成式は、Ｉｎ_α（ｊ）Ｇａ_{１－α（ｊ）}Ｎ（但し、０≦α（ｊ）≦１）として表され、全てのｉとｊとの組み合わせについて、α（ｉ）≠α（ｊ）であり、上記製造方法は、上記バリア層を形成する工程と、上記バリア層の上面に、Ｍ個（Ｍは、１以上の整数）の上記積層ユニットを有する積層構造体を形成する工程と、上記積層構造体の上面に、上記ゲート電極を形成する工程と、を含んでいる。

本発明の一態様によれば、従来よりも簡単なプロセスによって製造可能なノーマリオフ型の半導体デバイスを実現できる。

実施形態１における半導体デバイスの構成を示す図である。 比較例における半導体デバイスの構成を示す図である。 比較例における半導体デバイスのキャリア濃度の深さ方向プロファイルを示すグラフである。 実施例における半導体デバイスのキャリア濃度の深さ方向プロファイルを示すグラフである。 実施例と比較例との間における閾値電圧（Ｖｔｈ）の相違について説明する図である。 実施例における、ゲート電圧（Ｖｇ）に対する、ドレイン電流密度（Ｊｄ）、ゲート電流密度（Ｊｇ）、および相互コンダクタンス（ｇｍ）のそれぞれの関係を示すグラフである。 実施例における、各ＶｇでのＶｄ－Ｊｄ特性を示すグラフである。 実施例における、Ｌｇｄ（ゲート・ドレイン間距離）とＶｗ（オフ耐圧）との関係を示すグラフである。 図１の半導体デバイスの製造方法を例示するフローチャートである。 実施形態２における半導体デバイスの構成を示す図である。

〔実施形態１〕
実施形態１の半導体デバイス１について、以下に説明する。説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、以降の各実施形態では同じ符号を付記し、その説明を繰り返さない。また、公知技術と同様の事項についても、適宜説明を省略する。

各図に示されている構成は、説明の便宜上のための単なる一例である。従って、特に明示されない限り、各部材の位置関係は、各図の例に限定されない。また、各図面は、各部材の形状、構造、および位置関係を概略的に説明するものであり、必ずしもスケール通りに描かれていないことに留意されたい。さらに、特に明示されない限り、明細書中において以下に述べる各材料、各数値、および各組成式も、単なる一例である。本明細書では、２つの数ＡおよびＢに関する「Ａ～Ｂ」という記載は、特に明示されない限り、「Ａ以上かつＢ以下」を意味する。

（半導体デバイス１の概要）
図１は、半導体デバイス１の構成を示す図である。実施形態１における半導体デバイス１は、ノーマリオフ型のＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor，高電子移動度トランジスタ）である。半導体デバイス１の各層は、公知の成長プロセスによって形成されてよい。

図１には、当該成長プロセスにおける各層の成長方向が示されている。以下、成長方向を「上方向」とも称する。成長方向は、半導体デバイス１の各層の厚さ方向でもある。なお、上方向は、以下に述べるバリア層１６からゲート電極１９Ｇに向かう方向とも表現できる。本明細書では、上方向と逆の方向を、「下方向」と称する。下方向は、「半導体デバイス１の深さ方向」と表現することもできる。

半導体デバイス１の各層は、基板１１上に堆積されている。基板１１は、半導体デバイス１の各層を支持する支持部材である。図１の例における基板１１は、Ｓｉ基板（より詳細には、ｐ－Ｓｉ基板）である。半導体デバイス１は、基板１１から見た場合に上側に向かって、初期層１２、中間層１３、歪超格子層１４、アンドープＧａＮ層１５、およびバリア層１６を、この順に備える。そして、半導体デバイス１は、絶縁膜１７、積層構造体１８、ソース電極１９Ｓ、ドレイン電極１９Ｄ、およびゲート電極１９Ｇをさらに備える。

図１の例では、初期層１２は、厚さ８０ｎｍのＡｌＮ層である。中間層１３は、厚さ３０ｎｍのＡｌＧａＮ層である。歪超格子層１４は、厚さ２．８μｍのＡｌＧａＮ／ＡｌＮ歪超格子層である。歪超格子層１４は、１３５個の「厚さ１５ｎｍのＡｌＧａＮ層と厚さ６ｎｍのＡｌＮ層」のペアによって構成されている。

アンドープＧａＮ層１５は、以下に述べるバリア層１６とは異なり、不純物（図１の例ではＡｌ）がドーピングされていない半導体層である。アンドープＧａＮ層１５の厚さは、１μｍである。アンドープＧａＮ層１５は、例えば、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition，有機金属気相成長法）によって形成されてよい。

バリア層１６は、厚さ２０ｎｍのＡｌＧａＮ層である。実施形態１におけるバリア層１６の組成式は、Ａｌ_０．２Ｇａ_０．８Ｎである。バリア層１６は、上述のアンドープＧａＮ層１５とは異なり、不純物（図１の例ではＡｌ）がドーピングされた半導体層である。従って、バリア層１６とアンドープＧａＮ層１５との界面は、半導体ヘテロ接合界面（以下、単に「ヘテロ界面」と称する）である。以下では、当該界面を、「ＡｌＧａＮ／ＧａＮヘテロ界面」とも称する。このように、実施形態１では、アンドープＧａＮ層１５は、バリア層１６に対してヘテロ接合している。実施形態１では、バリア層１６の組成は、アンドープＧａＮ層１５とバリア層１６との界面がヘテロ界面となるように設定されていれば、特に限定されない。

バリア層１６の上面には、ソース電極１９Ｓ、ドレイン電極１９Ｄ、および、以下に詳述する積層構造体１８が形成されている。そして、ゲート電極１９Ｇは、積層構造体１８の上面に形成されている。言い換えれば、半導体デバイス１では、ゲート電極１９Ｇとバリア層１６との間に積層構造体１８が介在するように、積層構造体１８が形成されている。なお、半導体デバイス１の製造方法（特に、積層構造体１８を形成する方法）については、後述する。

絶縁膜１７は、バリア層１６の表面のうち、ソース電極１９Ｓ、ドレイン電極１９Ｄ、および積層構造体１８が形成された部分以外を覆うように設けられている。図１の例では、絶縁膜１７は、厚さ１００ｎｍのＳｉＯ_２膜である。絶縁膜１７は、「パッシベーション膜」とも称される。

実施形態１の例では、ソース電極１９Ｓおよびドレイン電極１９Ｄは、オーミック電極（オーミック特性を有する電極）である。これに対し、ゲート電極１９Ｇは、ショットキー電極（ショットキー特性を有する電極）である。但し、後述するように、ゲート電極１９Ｇは、オーミック電極であってもよい。

（積層構造体１８）
図１には、積層構造体１８の拡大図１００がさらに示されている。以下、拡大図１００を参照し、積層構造体１８について説明する。積層構造体１８は、本発明の一態様に係る積層構造体の一例である。積層構造体とは、Ｍ個（Ｍは、１以上の整数）の積層ユニットが積層された構造体を意味する。図１では、Ｍ＝２の場合の積層構造体（積層構造体１８）が例示されている。

積層ユニットとは、第１組成層から第Ｐ組成層（Ｐは、２以上の整数）までのＰ個の組成層が、この順に下方向から上方向へと積層された構造を意味する（後述の実施形態３も参照）。図１の積層ユニット１８０は、本発明の一態様に係る積層ユニットの一例である。図１の積層ユニット１８０では、Ｐ＝２の場合が例示されている。

以下の説明では、図１の例における第１組成層を「第１組成層１８１」と、第２組成層を「第２組成層１８２」と、それぞれ称する。図１の例における積層ユニット１８０は、第１組成層１８１と第２組成層１８２とがこの順に下方向から上方向へと積層された構造である。なお、Ｐ＝２の場合における積層ユニット１８０は、「積層ペア」と称されてもよい。

図１における２つの積層ユニット１８０を区別する場合、
（ｉ）下側の積層ユニット１８０を「第１積層ユニット１８０ａ」と称し、
（ｉｉ）上側の積層ユニット１８０を「第２積層ユニット１８０ｂ」と称する。

そして、２つの第１組成層１８１を区別する場合、
（ｉ）第１積層ユニット１８０ａの第１組成層１８１を、「第１積層ユニット内第１組成層１８１ａ」と称し、
（ｉｉ）第２積層ユニット１８０ｂの第１組成層１８１を、「第２積層ユニット内第１組成層１８１ｂ」と称する。

同様に、２つの第２組成層１８２を区別する場合、
（ｉ）第１積層ユニット１８０ａの第２組成層１８２を、「第１積層ユニット内第２組成層１８２ａ」と称し、
（ｉｉ）第２積層ユニット１８０ｂの第２組成層１８２を、「第２積層ユニット内第２組成層１８２ｂ」と称する。

第１組成層１８１の組成式は、Ｉｎ_ｘＧａ_１－ｘＮとして表される。ｘは、０＜ｘ≦１を満たす数である。ｘは、第１組成層１８１におけるＩｎ含有率を表す。図１の例では、第１組成層１８１の厚さは、８ｎｍである。図１では、ｘ＝０．０５の場合が例示されている。このため、図１の例における第１組成層１８１は、Ｉｎ_０．０５Ｇａ_０．９５Ｎ層である。

第２組成層１８２の組成式は、Ｉｎ_ｙＧａ_１－ｙＮ（ｙは、０≦ｙ＜１を満たす数）として表される。ｙは、０≦ｙ＜１を満たす数である。ｙは、第２組成層１８２におけるＩｎ含有率を表す。図１の例では、第２組成層１８２の厚さは、２０ｎｍである。第２組成層１８２は、第１組成層１８１とは異なるＩｎ含有率を有するように形成されている。すなわち、半導体デバイス１では、ｘ≠ｙという条件が満たされるように、積層ユニット１８０が形成されている。ｘ≠ｙであるため、第１組成層１８１と第２組成層１８２との界面は、ヘテロ界面である。

後述する通り、第２組成層１８２におけるＩｎ含有率は、第１組成層１８１におけるＩｎ含有率よりも低いことが好ましい。すなわち、半導体デバイス１では、ｘ＞ｙという条件が満たされるように、積層ユニット１８０が形成されることが好ましい。図１では、ｙ＝０の場合（すなわち、第２組成層１８２にＩｎが含有されていない場合）が例示されている。このため、図１の例における第２組成層１８２は、ＧａＮ層である。

以上の通り、積層構造体１８は、Ｉｎ含有率がそれぞれ異なるＰ個のＩｎＧａＮ組成層（図１の例では、第１組成層１８１および第２組成層１８２という２つのＩｎＧａＮ組成層）が積層されることによって構成されている。このことから、積層構造体１８は、ＩｎＧａＮ積層構造体と称されてもよい。図１の例では、１つの積層ユニット１８０の厚さは、２８ｎｍである。それゆえ、積層構造体１８の厚さは、５６ｎｍである。

図１の各部材の位置関係によれば、（ｉ）第１組成層１８１（図１の例では、第１積層ユニット内第１組成層１８１ａ）がバリア層１６と接触し、かつ、（ｉｉ）第Ｐ組成層としての第２組成層１８２（図１の例では、第２積層ユニット内第２組成層１８２ｂ）がゲート電極１９Ｇと接触する。

（比較例）
半導体デバイス１の効果の説明に先立ち、比較例としての半導体デバイス１ｒについて述べる。図２は、半導体デバイス１ｒの構成を示す図である。図２では、簡略化のために、絶縁膜１７、ソース電極１９Ｓ、ドレイン電極１９Ｄ、およびゲート電極１９Ｇについては、図示が省略されている。半導体デバイス１ｒは、従来のＧａＮ－ＨＥＭＴの一例である。但し、以下に述べる通り、半導体デバイス１ｒは、ノーマリオン型のデバイスである。図２に示される通り、半導体デバイス１ｒは、半導体デバイス１とは異なり、積層構造体１８を有していない。このため、半導体デバイス１ｒは、半導体デバイス１から積層構造体１８が取り除かれたデバイスとも表現できる。

図３は、半導体デバイス１ｒのキャリア濃度の深さ方向（下方向）プロファイルを示すグラフである。図３のグラフにおいて、縦軸（Ｎ）は不純物濃度（ドーパント濃度）を、縦軸（Ｄ）は深さを、それぞれ表す。Ｎは、キャリア濃度と読み替えることもできる。

図３のプロファイルは、本願の発明者（以下、単に「発明者」と称する）が半導体デバイス１ｒに対してＣ－Ｖ測定（静電容量－電圧測定）を行うことによって得られた。このため、Ｎ＝Ｎｄ－Ｎａである。Ｎｄはドナー濃度を、Ｎａはアクセプタ濃度を、それぞれ表す。Ｎｄは電子濃度と、Ｎａは正孔濃度と、それぞれ読み替えることもできる。比較例では、深さ方向の原点（Ｄ＝０）は、バリア層１６の上面である。

図２に示される通り、半導体デバイス１ｒでは、アンドープＧａＮ層１５の上面近傍に、２次元電子ガス（Two Dimensional Electron Gas，「２ＤＥＧ」とも称される）領域が形成される。図２の２ＤＥＧ領域２６０は、当該２ＤＥＧ領域の一例である。このように、半導体デバイス１ｒでは、ＧａＮ層１５とバリア層１６との界面（ＡｌＧａＮ／ＧａＮヘテロ界面）付近に、２ＤＥＧ領域２６０が形成される。

このため、半導体デバイス１ｒでは、ＡｌＧａＮ／ＧａＮヘテロ界面付近に、高濃度の電子が存在する。比較例では、図３に示される深さ方向の全体に亘って、ＮｄがＮａよりも優位であることが確認された（図３の黒丸のプロットを参照）。比較例では、ＡｌＧａＮ／ＧａＮヘテロ界面付近において、約１０^２０ｃｍ^－３もの高濃度の電子が存在している。

半導体デバイス１ｒにおけるノーマリオン特性は、ＡｌＧａＮ／ＧａＮヘテロ界面付近における高濃度の電子の存在（言い換えれば、２ＤＥＧ領域２６０の存在）に起因している。このため、従来では、半導体デバイスにノーマリオフ特性を付与するためには、ＡｌＧａＮ／ＧａＮヘテロ界面付近における高い電子濃度を補償するためのプロセス（例：ｐキャップ構造を設けるプロセス）が必要とされる。

（実施例）
発明者は、比較例との対比のために、半導体デバイス１について様々な特性測定を行った。以下、主要な測定結果について述べる。

（キャリア濃度の深さ方向プロファイル）
図４は、半導体デバイス１のキャリア濃度の深さ方向プロファイルを示すグラフである。図４は、図３と対になる図である。図４のプロファイルは、発明者が半導体デバイス１ｒに対してＣ－Ｖ測定を行うことによって得られた。実施例では、深さ方向の原点（Ｄ＝０）は、積層構造体１８の上面である。図１の例では、深さ方向の原点は、第２積層ユニット内第２組成層１８２ｂの上面である。

図４に示される通り、半導体デバイス１では、積層構造体１８内において（Ｄ＝０～０．０５６μｍにおいて）、ＮａがＮｄよりも優位であることが確認された（図４の白丸のプロットを参照）。すなわち、積層構造体１８内において、多数キャリアとして正孔（最大濃度：約５×１０^１６ｃｍ^－３）が発生していることが確認された。

図４に示される通り、半導体デバイス１においても、半導体デバイス１ｒと同様に、ＡｌＧａＮ／ＧａＮヘテロ界面付近では、ＮｄがＮａよりも優位である。しかしながら、半導体デバイス１では、半導体デバイス１ｒとは異なり、ＡｌＧａＮ／ＧａＮヘテロ界面付近における電子濃度は、約５×１０^１６ｃｍ^－３である。このように、半導体デバイス１では、半導体デバイス１ｒに比べて、ＡｌＧａＮ／ＧａＮヘテロ界面付近における電子濃度が十分に小さいことが確認された。

以上の通り、「半導体デバイス１では、積層構造体１８内において発生した正孔によって、ＡｌＧａＮ／ＧａＮヘテロ界面付近における高い電子濃度が補償されている」ことが、発明者によって実験的に示された。言い換えれば、「半導体デバイス１では、積層構造体１８を設けることによって、ＡｌＧａＮ／ＧａＮヘテロ界面付近における２ＤＥＧ領域を消滅させることができる」ことが、発明者によって示された。

（閾値電圧）
続いて、発明者は、半導体デバイス１ｒの閾値電圧（Ｖｔｈ）を測定した。具体的には、発明者は、半導体デバイス１ｒのゲート電圧（Ｖｇ）およびドレイン電流密度（Ｊｄ）の測定値に基づいて、Ｖｔｈを導出した。そして、発明者は、上記と同様の手法により、半導体デバイス１についてもＶｔｈを測定した。

以下に述べる各測定例では、半導体デバイス１のソース電極は、接地されている（半導体デバイス１ｒについても同様）。すなわち、ソース電圧（Ｖｓ）は、０Ｖに設定されている。このため、本明細書におけるゲート電圧は、「ゲート・ソース間電圧」と読み替えることができる。同様に、本明細書におけるドレイン電圧（Ｖｄ）は、「ドレイン・ソース間電圧」と読み替えることができる。

図５は、半導体デバイス１と半導体デバイス１ｒとの間におけるＶｔｈの相違について説明する図である。図５のグラフにおいて、横軸はＶｇを、縦軸はＪｄ^１／２を、それぞれ表す。当業者であれば既知の通り、ＭＯＳ（Metal-Oxide-Semiconductor，金属－酸化膜－半導体）トランジスタの未飽和領域において、Ｊｄ^１／２は、（Ｖｇ－Ｖｔｈ）に比例する。そこで、発明者は、図５のグラフにおけるＪｄ^１／２の立ち上がり部分の接線とＶｇ軸（Ｊｄ^１／２＝０の水平線）との交点におけるＶｇの値を、Ｖｔｈとして導出した。

その結果、半導体デバイス１ｒでは、Ｖｔｈ＝－２．０Ｖであることが確認された。半導体デバイス１ｒは、Ｖｔｈ＜０Ｖという条件を満たすため、ノーマリオン型のデバイスである。

これに対し、半導体デバイス１では、Ｖｔｈ＝０．５３Ｖであることが確認された。すなわち、半導体デバイス１のＶｔｈが、半導体デバイス１ｒのＶｔｈに対し、正方向に２．５３Ｖだけシフトしていることが確認された。以上の通り、半導体デバイス１は、Ｖｔｈ＞０Ｖという条件を満たすため、ノーマリオフ型のデバイスであることが確認された。

（ドレイン電流密度、ゲート電流密度、および相互コンダクタンス）
発明者は、半導体デバイス１について、ゲート電圧（Ｖｇ）に対する、ドレイン電流密度（Ｊｄ）、ゲート電流密度（Ｊｇ）、および相互コンダクタンス（ｇｍ）のそれぞれの関係を測定した。

図６は、半導体デバイス１における、Ｖｇに対する、Ｊｄ、Ｊｇ、およびｇｍのそれぞれの関係を示すグラフである。なお、図６の測定がなされた半導体デバイス１の各サイズは、
・Ｌｓｇ（ソース・ゲート間距離）＝４μｍ
・Ｌｇ（ゲート長）＝１．５μｍ
・Ｌｇｄ（ゲート・ドレイン間距離）＝４μｍ
・Ｗｇ（ゲート幅）＝１５μｍ
の通りである。これらのサイズは、以下に述べる図７の測定についても同様である。

ｇｍは、以下の式、

の通り定義される。Ｉｄはドレイン電流である。ｇｍは、トランスコンダクタンスとも称される。ｇｍは、Ｖｇを１Ｖ変化させた場合における、Ｉｄの変化量とも表現できる。ｇｍは、ＭＯＳトランジスタの電流増幅率を示す指標である。また、ＭＯＳトランジスタのオン抵抗は、ｇｍの逆数として表される。従って、ｇｍは大きい方が好ましい。

図６に示される通り、半導体デバイス１では、オン時（Ｖｇ≧Ｖｔｈの場合）に、大きいＪｄが得られることが確認された。加えて、半導体デバイス１では、オフ時（Ｖｇ＜Ｖｔｈの場合）およびオン時のいずれにおいても、Ｊｇが小さいことが確認された。特に、半導体デバイス１では、オン時において、ＪｇがＪｄよりも十分に小さいことが確認された。以上の通り、半導体デバイス１では、オン時における大きいドレイン電流および小さいゲートリーク電流が実現されていることが確認された。

さらに、図６に示される通り、半導体デバイス１では、Ｖｇの増加に伴って、ｇｍが増加する傾向が確認された。さらに、半導体デバイス１では、ｇｍが２つのピークを有していることが確認された。ｇｍの第１ピーク（図６のｐｋ１）は、Ｖｇ≒２Ｖの位置に存在する。ｇｍの第２ピーク（図６のｐｋ２）は、Ｖｇ≒９Ｖの位置に存在する。

図６に示される通り、ｐｋ１におけるｇｍのピーク値（便宜上、「第１ピーク値」と称する）は、約１０ｍＳ／ｍｍである。ｐｋ２におけるｇｍのピーク値（便宜上、「第２ピーク値」と称する）は、約４０ｍＳ／ｍｍである。このように、第２ピーク値は、第１ピーク値の約４倍である。以上の通り、第２ピーク値は、第１ピーク値よりも十分に大きいことが確認された。

従来のノーマリオフ型の半導体デバイスでは、ｇｍが単一のピークを有していることが一般的である。そして、当該単一のピークにおけるピーク値は、第１ピーク値程度であることが一般的である。これに対し、半導体デバイス１では、ｇｍは、ｐｋ１に加えて、ｐｋ２をさらに有している。このため、半導体デバイス１では、従来のノーマリオフ型の半導体デバイスに比べて、十分に高いｇｍが実現されている。以上の通り、半導体デバイス１では、従来のノーマリオフ型の半導体デバイスに比べて、高い性能が実現されていることが確認された。

半導体デバイス１におけるｐｋ２の発生メカニズムは、現時点では具体的には解明されていない。但し、発明者は、「積層構造体１８の存在によって、ＡｌＧａＮ／ＧａＮヘテロ界面付近への正孔の注入量が増加したため、電気的中性条件を満足させるようにソース電極１９Ｓから電子が注入されたことにより、ｐｋ２が発生した」と推察している。

（ドレイン電圧－ドレイン電流密度特性）
続いて、発明者は、半導体デバイス１のドレイン電圧－ドレイン電流密度特性（Ｖｄ－Ｊｄ特性）を測定した。具体的には、発明者は、１Ｖ～１０Ｖの範囲においてＶｇの値を１Ｖずつ増加させ（すなわち、ΔＶｇ＝＋１Ｖに設定し）、各ＶｇについてＶｄ－Ｊｄ特性を測定した。

図７は、各ＶｇにおけるＶｄ－Ｊｄ特性の測定結果を示すグラフである。図７に示される通り、Ｖｇの増加に伴って、Ｊｄが増加する傾向が確認された。そして、いずれのＶｇにおいても、Ｖｄの増加に伴って、Ｊｄが非飽和領域から飽和領域へと移行することが確認された。

図７の例におけるＪｄの最大値は、約１７５ｍＡ／ｍｍである（Ｖｇ＝１０Ｖの場合を参照）。図７の測定結果からも、半導体デバイス１では、オン時における大きいドレイン電流が実現されていることが確認された。

（オフ耐圧）
続いて、発明者は、半導体デバイス１のオフ耐圧（Ｖｗ）を測定した。具体的には、発明者は、様々なＬｇｄ（ゲート・ドレイン間距離）を有する半導体デバイス１を製作した。そして、発明者は、複数の半導体デバイス１のそれぞれについて、Ｖｇ＝－１．５Ｖの条件下（半導体デバイス１のオフ状態）において、Ｖｗを測定した。なお、Ｖｗは、半導体デバイス１がオフ状態となる一定値のＶｇ（本例では、Ｖｇ＝－１．５Ｖ）のもとで、当該半導体デバイス１の耐圧破壊が生じるＶｄの値である。

図８は、ＬｇｄとＶｗとの関係についての測定結果を示すグラフである。なお、図８の測定がなされた半導体デバイス１の各サイズは、
・Ｌｓｇ＝４μｍ
・Ｌｇ＝１．５μｍ
・Ｗｇ＝２００μｍ
の通りである。

図８の例では、１つのＬｇｄに対して、２つの同一仕様の半導体デバイス１のそれぞれについてＶｗの測定値がプロットされている。そして、発明者は、これらの測定値に基づいて、Ｌｇｄ－Ｖｗ特性の近似式（補間式）を導出した。図８では、当該近似式を示す曲線が点線によって描画されている。

図８の曲線に示される通り、Ｌｇｄの増加に伴って、Ｖｗが増加する傾向が確認された。図８の例では、作製した複数の半導体デバイス１のうち、Ｌｇｄが最大の場合（Ｌｇｄ＝４０μｍの場合）に、Ｖｗが約１０００Ｖであることが確認された。このように、半導体デバイス１では、高い耐圧性が実現されていることが確認された。

（半導体デバイス１の製造方法）
図９は、半導体デバイス１の製造方法を例示するフローチャートである。当該製造方法は、図９の処理Ｓ１～Ｓ７を含む。なお、アンドープＧａＮ層１５の形成までの処理については、公知技術と同様であるため、説明を割愛する。以下では、図１の半導体デバイス１（ｘ＝０．０５、ｙ＝０の半導体デバイス１）を製造する場合を説明する。

＜Ｓ１：バリア層の形成＞
アンドープＧａＮ層１５の上面に、バリア層１６を形成する。具体的には、アンドープＧａＮ層１５の上面に、厚さ２０ｎｍのＡｌＧａＮ層を、バリア層１６として形成する。

＜Ｓ２：ＩｎＧａＮ多層膜の形成＞
バリア層１６の上面に、ＩｎＧａＮ多層膜を形成する。ＩｎＧａＮ多層膜とは、第１組成層から第Ｐ組成層までのＰ個の組成層が、この順に下方向から上方向へと積層された多層膜を意味する。実施形態１におけるＩｎＧａＮ多層膜は、第１組成層１８１（Ｉｎ_ｘＧａ_１－ｘＮ層）と第２組成層１８２（Ｉｎ_ｙＧａ_１－ｙＮ層）とがこの順に下方向から上方向へと積層された多層膜である。上述の通り、図１の例では、第１組成層１８１はＩｎ_０．０５Ｇａ_０．９５Ｎ層であり、第２組成層１８２はＧａＮ層である。

まず、バリア層１６の上面に、厚さ８ｎｍのＩｎ_０．０５Ｇａ_０．９５Ｎ層（第１のＩｎ_０．０５Ｇａ_０．９５Ｎ層）を形成する。続いて、第１のＩｎ_０．０５Ｇａ_０．９５Ｎ層の上面に、厚さ２０ｎｍのＧａＮ層（第１のＧａＮ層）を形成する。第１のＩｎ_０．０５Ｇａ_０．９５Ｎ層および第１のＧａＮ層は、上述の第１積層ユニット１８０ａに対応する。より詳細には、第１のＩｎ_０．０５Ｇａ_０．９５Ｎ層は第１積層ユニット内第１組成層１８１ａに、第１のＧａＮ層は第１積層ユニット内第２組成層１８２ａに、それぞれ対応する。

そして、第１のＧａＮ層の上面に、厚さ８ｎｍのＩｎ_０．０５Ｇａ_０．９５Ｎ層（第２のＩｎ_０．０５Ｇａ_０．９５Ｎ層）を形成する。続いて、第２のＩｎ_０．０５Ｇａ_０．９５Ｎ層の上面に、厚さ２０ｎｍのＧａＮ層（第２のＧａＮ層）を形成する。第２のＩｎ_０．０５Ｇａ_０．９５Ｎ層および第２のＧａＮ層は、上述の第２積層ユニット１８０ｂに対応する。より詳細には、第２のＩｎ_０．０５Ｇａ_０．９５Ｎ層は第２積層ユニット内第１組成層１８１ｂに、第２のＧａＮ層は第２積層ユニット内第２組成層１８２ｂに、それぞれ対応する。

＜Ｓ３：素子間分離＞
反応性イオンエッチング（Reactive Ion Etching，ＲＩＥ）法により、フォトレジストをマスクとして用いて、複数の半導体デバイス１のそれぞれを分離するためのエッチング（素子間分離のためのエッチング）を行う。Ｓ３におけるエッチング条件は、
・エッチングガス：ＢＣｌ_３
・圧力：３Ｐａ
・パワー：１０Ｗ
・深さ：２２０ｎｍ
の通りである。

＜Ｓ４：ゲート領域直下以外でのＩｎＧａＮ多層膜のエッチング＞
フォトレジストをマスクとして用いて、バリア層１６の上面におけるゲート領域直下以外の箇所について、ＩｎＧａＮ多層膜をエッチングする。Ｓ４におけるエッチング条件は、
・エッチングガス：ＢＣｌ_３
・圧力：３Ｐａ
・パワー：５Ｗ
・エッチング速度：２．４ｎｍ／分
・深さ：５６ｎｍ
の通りである。Ｓ４におけるエッチングの結果、ゲート領域に図１の積層構造体１８が形成される。このことから、Ｓ２およびＳ４は、「積層構造体１８を形成する処理」と総称的に表現されてもよい。

＜Ｓ５：ソース電極およびドレイン電極の形成＞
電子ビーム蒸着法を用いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ金属積層膜（膜厚：１５ｎｍ／８０ｎｍ／１２ｎｍ／４０ｎｍ）を、バリア層１６の上面におけるソース領域およびドレイン領域にそれぞれ蒸着する。そして、リフトオフ法によりＴｉ／Ａｌ／Ｎｉ／Ａｕ金属積層膜を処理することにより、ソース電極１９Ｓおよびドレイン電極１９Ｄのそれぞれのパターンを形成する。

続いて、ランプ加熱装置による加熱（熱処理）によって、オーミック電極としてのソース電極１９Ｓおよびドレイン電極１９Ｄを形成する。Ｓ５における加熱条件は、
・温度：８５０℃
・加熱時間：３０秒
・雰囲気：Ｎ_２
の通りである。

＜Ｓ６：ゲート電極の形成＞
電子ビーム蒸着法を用いて、ゲート領域に、Ｎｉ／Ａｕ金属積層膜（膜厚：３０ｎｍ／１５０ｎｍ）を蒸着する。具体的には、積層構造体１８の上面（より詳細には、第２積層ユニット内第２組成層１８２ｂの上面）に、Ｎｉ／Ａｕ金属積層膜を蒸着する。そして、リフトオフ法により、ショットキー電極としてのゲート電極１９Ｇを形成する。

＜Ｓ７：絶縁膜の形成＞
電子ビーム蒸着法を用いて、厚さ１００ｎｍのＳｉＯ_２膜を蒸着することにより、絶縁膜１７を形成する。

（効果）
従来技術では、ノーマリオフ特性の半導体デバイスを実現するためには、当該半導体デバイスにノーマリオフ特性を付与するための構造（例：ｐキャップ構造）を形成する必要があった。但し、ｐキャップ層を形成するためには、Ｍｇをドープしたｐ型半導体層（以下、「Ｍｇドープｐ型半導体層」と称する）のｐ型化を達成する必要がある。具体的には、Ｍｇドープｐ型半導体層内のＭｇを活性化するために、活性化アニールを行う必要がある。なお、Ｍｇドープｐ型半導体層の典型例としては、「Ｍｇをドープしたｐ－（Ａｌ）ＧａＮ層」または「Ｍｇをドープしたｐ－（Ｉｎ）ＧａＮ層」を挙げることができる。

しかしながら、活性化アニールは、高温かつ長時間（例：温度８００～１０００℃、時間３０分）の熱処理である。このような高温環境では、ＧａＮ層からの窒素の脱離等、半導体デバイス１の特性劣化を招く現象が起こりうる。このため、活性化アニールには高度な温度および時間制御が要求される。従って、Ｍｇを活性化させるための活性アニールは複雑なプロセスであると言える。

以上の通り、従来技術では、半導体デバイスにノーマリオフ特性を付与するための構造（例：ｐキャップ構造）を、簡単なプロセスで形成することはできないという問題があった。これに対し、発明者は、「ｐキャップ構造に替えて積層構造体（例：積層構造体１８）を設けることにより、半導体デバイスにノーマリオフ特性を付与できる」という新たな知見を実験的に見出した（上述の各測定結果を参照）。

上述の通り、積層構造体を形成するプロセスでは、活性化アニール（あるいは、活性化アニールに相当する高温かつ長時間の熱処理）は不要である。それゆえ、簡単なプロセスによって積層構造体を形成できる。このように、本発明の一態様によれば、半導体デバイスにノーマリオフ特性を付与するための構造である積層構造体（発明者が新たに見出した構造）を、従来よりも簡単なプロセスによって形成できる。このように、本発明の一態様によれば、従来よりも簡単なプロセスによって製造可能なノーマリオフ型の半導体デバイス（例：半導体デバイス１）を実現できる。

ところで、ノーマリオフ特性を付与するための構造の別の例としては、リセスゲート構造が知られている（参照：特許文献２）。リセスゲート構造の形成プロセスでは、ゲート領域直下のバリア層が、ドライエッチングによって薄膜化される。但し、ドライエッチングによって、半導体デバイスの各層に損傷が生じる可能性も懸念される。また、半導体デバイスによる各層の損傷を防ぐためには、ドライエッチングの深さを精密に制御する必要がある。このため、リセスゲート構造の形成プロセスも、複雑なプロセスであると言える。

これに対し、本発明の一態様では、そもそもリセスゲート構造を形成することなく、ノーマリオフ型の半導体デバイスを実現できる。この点からも、本発明の一態様では、従来よりも簡単なプロセスによってノーマリオフ型の半導体デバイスを製造できることが理解できるであろう。

〔補足〕
（１）積層構造体１８内における正孔の発生メカニズム（より詳細には、積層ユニット１８０内における正孔の発生メカニズム）は、現時点では具体的には解明されていない。但し、発明者は、「積層ユニット１８０内において第１組成層１８１と第２組成層１８２との間に発生する分極効果に起因して、積層ユニット１８０内に正孔が発生する」と推察している。

分極効果は、第１組成層１８１と第２組成層１８２との界面（ヘテロ界面）において発生すると考えられる。言い換えれば、第１組成層１８１と第２組成層１８２とのＩｎ含有率を相違させることにより、分極効果を発生させることができると考えられる。以上のことから、ｘ≠ｙという条件が満たされるように積層ユニット１８０を形成することにより、積層ユニット１８０内に正孔を発生させることができると考えられる。

（２）実施形態１では、ｘ＞ｙである場合を例示した。また、実施形態１では、ｙ＝０である場合を例示した。但し、上記（１）の説明から理解される通り、本発明の一態様に係る半導体デバイスでは、ｘ＜ｙであってもよい。また、同説明から理解される通り、本発明の一態様に係る半導体デバイスでは、ｙ≠０であってもよい。

但し、ＩｎＧａＮ組成層におけるＩｎ含有率が高いほど、当該ＩｎＧａＮ組成層におけるＩｎの偏析または表面の凹凸が大きくなる。このため、ＩｎＧａＮ組成層におけるＩｎ含有率が高いほど、リーク電流が大きくなる。

加えて、上述の通り、第２組成層１８２は、積層ユニット１８０における上側の組成層であるため、ゲート電極１９Ｇと接する。これらの点を踏まえると、ｙ（第２組成層１８２のＩｎ含有率）は、なるべく小さい方が好ましい。ｙが小さい方が、ゲート電極１９Ｇにおけるリーク電流を低減できるためである。

以上のことから、本発明の一態様に係る半導体デバイスでは、ｘ＞ｙという条件が満たされるように、積層ユニット１８０が形成されることが好ましい。リーク電流の低減という観点からは、ｙ＝０であることが特に好ましい。これらの事項を踏まえ、発明者は、実施形態１において、ｙ＝０と設定した。

（３）実施形態１では、ゲート電極１９Ｇがショットキー電極である場合を例示した。但し、ゲート電極１９Ｇは、オーミック電極であってもよい。例えば、上述のＳ６において、Ｎｉ／Ａｕ金属積層膜の蒸着後、酸素雰囲気中で６００℃、３０分の熱処理を行うことにより、オーミック電極としてのゲート電極１９Ｇを形成できる。このようにオーミック電極としてのゲート電極１９Ｇを形成した場合にも、実施形態１の半導体デバイス１と同様の効果が得られることが、発明者によって確認された。

（４）実施形態１では、第１組成層１８１の厚さが８ｎｍであり、第２組成層１８２の厚さが２０ｎｍである場合を例示した。但し、当然ながら、第１組成層１８１および第２組成層１８２のそれぞれの厚さは、上記の例に限定されない。例えば、第１組成層１８１の厚さは、３～１０ｎｍであってよい。また、第２組成層１８２の厚さは、１０～３０ｎｍであってよい。

〔実施形態２〕
実施形態１では、Ｍ＝２である場合を例示した。但し、実施形態１の説明から理解される通り、本発明の一態様に係る半導体デバイス（より詳細には、本発明の一態様に係る積層構造体）では、Ｍ＝１であってもよい。そこで、実施形態２では、Ｍ＝１の場合を例示する。なお、実施形態２においても、Ｐ＝２の場合を例示する。

図１０は、実施形態２の半導体デバイス２の構成を示す図である。半導体デバイス２は、実施形態１の積層構造体１８に替えて、積層構造体１８Ｖを備える。図１０には、積層構造体１８Ｖの拡大図２００がさらに示されている。

拡大図２００に示される通り、積層構造体１８Ｖは、１つの積層ユニット１８０を有している。図１０における１つの積層ユニット１８０は、実施形態１の第１積層ユニット１８０ａに相当する。このため、積層構造体１８Ｖは、積層構造体１８から、第２積層ユニット１８０ｂが取り除かれた積層構造体とも表現できる。半導体デバイス２では、半導体デバイス１とは異なり、第Ｐ組成層としての第１積層ユニット内第２組成層１８２ａがゲート電極１９Ｇと接触する。

半導体デバイス２によっても、実施形態１の半導体デバイス１と同様の効果が得られることが、発明者によって確認された。すなわち、積層構造体１８Ｖによっても、積層構造体１８と同様の効果が得られることが、発明者によって確認された。

但し、半導体デバイス１の方が、半導体デバイス２に比べて、積層構造体内における正孔濃度がより高くなることが、発明者によって確認された。すなわち、Ｍ＝２の方が、Ｍ＝１に比べて、より高い正孔濃度を実現できることが確認された。このことは、「より多くの積層ユニット１８０において分極効果を発生させることによって、正孔濃度を向上させることができる」ことを示唆している。以上のことから、Ｍは２以上であることが好ましいと考えられる。

〔実施形態３〕
上述の実施形態１・２では、Ｐ＝２である場合を例示した。但し、実施形態１に記載の通り、本発明の一態様に係る半導体デバイス（より詳細には、本発明の一態様に係る積層ユニット）では、Ｐは３以上であってもよい。以下、一般的な場合について説明する。

以下の説明では、本発明の一態様に係る積層ユニットにおける下からｉ番目の組成層を、「第ｉ組成層」と称する。ｉは、１以上かつＰ以下の整数である。第ｉ組成層の組成式は、Ｉｎ_α（ｉ）Ｇａ_{１－α（ｉ）}Ｎとして表される。α（ｉ）は、第ｉ組成層におけるＩｎ含有率を表す。なお、０≦α（ｉ）≦１である。実施形態１・２における第１組成層１８１は、上記第１組成層（ｉ＝１の場合）の一例を示す。従って、実施形態１・２におけるｘは、α（１）の一例である。上述の通り、実施形態１・２では、α（１）＝０．０５の場合が例示されている。

同様に、本発明の一態様に係る積層ユニットにおける下からｊ番目の組成層を、「第ｊ組成層」と称する。ｊは、１以上かつＰ以下の整数である。但し、ｉ≠ｊである。第ｊ組成層の組成式は、Ｉｎ_α（ｊ）Ｇａ_{１－α（ｊ）}Ｎとして表される。α（ｊ）は、第ｊ組成層におけるＩｎ含有率を表す。なお、０≦α（ｊ）≦１である。実施形態１・２における第２組成層１８２は、上記第２組成層（ｊ＝２の場合）の一例を示す。従って、実施形態１・２におけるｙは、α（２）の一例である。上述の通り、実施形態１・２では、α（２）＝α（Ｐ）＝０の場合が例示されている。

実施形態１における各説明から理解される通り、本発明の一態様に係る積層ユニットでは、全てのｉとｊとの組み合わせについて、α（ｉ）≠α（ｊ）という条件が満たされるように、各組成層が形成されていればよい。すなわち、本発明の一態様に係る積層ユニットでは、Ｐ個の組成層のそれぞれ（第１組成層～第Ｐ組成層のそれぞれ）のＩｎ含有率が相違していればよい。

上記の通り各組成層を形成することにより、積層ユニット内の任意の２つの隣接する組成層の界面が、ヘテロ界面となる。それゆえ、積層ユニット内に効果的に正孔を発生させることができると考えられる。

加えて、実施形態１における各説明から理解される通り、本発明の一態様に係る積層ユニットでは、１以上かつＰ－１以下の全てのｉについて、α（ｉ）＞α（ｉ＋１）であることが好ましい。

すなわち、本発明の一態様に係る積層ユニットでは、
α（１）＞α（２）＞α（３）＞…＞α（Ｐ－１）＞α（Ｐ）
であるように、α（１）～α（Ｐ）が設定されていることが好ましい。言い換えれば、本発明の一態様に係る積層ユニットは、下方向から上方向に向かうにつれて（ｉが大きくなるにつれて）、α（ｉ）が小さくなるように形成されていることが好ましい。

上記の通りα（１）～α（Ｐ）が設定されている場合、積層ユニットにおける最も上側の組成層（すなわち、ゲート電極１９Ｇと接する組成層）である第Ｐ組成層は、当該積層ユニットに属するＰ個の組成層のうち、最小のＩｎ含有率を有する。それゆえ、ゲート電極１９Ｇにおけるリーク電流を低減できる。なお、上述の通り、リーク電流の低減という観点からは、α（Ｐ）＝０であることが特に好ましい。

〔付記事項〕
本発明の一態様は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の一態様の技術的範囲に含まれる。

１、２ 半導体デバイス
１５ アンドープＧａＮ層
１６ バリア層
１８、１８Ｖ 積層構造体
１９Ｇ ゲート電極
１８０ 積層ユニット
１８０ａ 第１積層ユニット（積層ユニット）
１８０ｂ 第２積層ユニット（積層ユニット）
１８１ 第１組成層
１８１ａ 第１積層ユニット内第１組成層（第１組成層）
１８１ｂ 第２積層ユニット内第１組成層（第１組成層）
１８２ 第２組成層
１８２ａ 第１積層ユニット内第２組成層（第２組成層，第Ｐ組成層）
１８２ｂ 第２積層ユニット内第２組成層（第２組成層，第Ｐ組成層）

Claims (5)

1. バリア層とゲート電極とを備えた半導体デバイスであって、
   上記バリア層から上記ゲート電極に向かう方向を上方向と称し、上記上方向とは逆の方向を下方向と称し、
   第１組成層から第Ｐ組成層（Ｐは、２以上の整数）までのＰ個の組成層がこの順に上記下方向から上記上方向へと積層された構造を、積層ユニットと称し、
   上記積層ユニットにおける下からｉ番目（ｉは、１以上かつＰ以下の整数）の組成層である第ｉ組成層の組成式は、Ｉｎ_α（ｉ）Ｇａ_{１－α（ｉ）}Ｎ（但し、０≦α（ｉ）≦１）として表され、
   上記積層ユニットにおける下からｊ番目（ｊは、１以上かつＰ以下の整数）（但し、ｉ≠ｊ）の組成層である第ｊ組成層の組成式は、Ｉｎ_α（ｊ）Ｇａ_{１－α（ｊ）}Ｎ（但し、０≦α（ｊ）≦１）として表され、
   全てのｉとｊとの組み合わせについて、α（ｉ）≠α（ｊ）であり、
   上記半導体デバイスは、Ｍ個（Ｍは、２以上の整数）の上記積層ユニットを有する積層構造体を、上記バリア層と上記ゲート電極との間に備えている、半導体デバイス。
2. １以上かつＰ－１以下の全てのｉについて、α（ｉ）＞α（ｉ＋１）である、請求項１に記載の半導体デバイス。
3. α（Ｐ）＝０である、請求項１または２に記載の半導体デバイス。
4. 上記バリア層に対してヘテロ接合しているアンドープＧａＮ層をさらに備えている、請求項１から３のいずれか１項に記載の半導体デバイス。
5. バリア層とゲート電極とを備えた半導体デバイスの製造方法であって、
   上記バリア層から上記ゲート電極に向かう方向を上方向と称し、上記上方向とは逆の方向を下方向と称し、
   第１組成層から第Ｐ組成層（Ｐは、２以上の整数）までのＰ個の組成層がこの順に上記下方向から上記上方向へと積層された構造を、積層ユニットと称し、
   上記積層ユニットにおける下からｉ番目（ｉは、１以上かつＰ以下の整数）の組成層である第ｉ組成層の組成式は、Ｉｎ_α（ｉ）Ｇａ_{１－α（ｉ）}Ｎ（但し、０≦α（ｉ）≦１）として表され、
   上記積層ユニットにおける下からｊ番目（ｊは、１以上かつＰ以下の整数）（但し、ｉ≠ｊ）の組成層である第ｊ組成層の組成式は、Ｉｎ_α（ｊ）Ｇａ_{１－α（ｊ）}Ｎ（但し、０≦α（ｊ）≦１）として表され、
   全てのｉとｊとの組み合わせについて、α（ｉ）≠α（ｊ）であり、
   上記製造方法は、
   上記バリア層を形成する工程と、
   上記バリア層の上面に、Ｍ個（Ｍは、２以上の整数）の上記積層ユニットを有する積層構造体を形成する工程と、
   上記積層構造体の上面に、上記ゲート電極を形成する工程と、を含んでいる、製造方法。

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