JP7545503B2

JP7545503B2 - Semiconductor Devices

Info

Publication number: JP7545503B2
Application number: JP2023017406A
Authority: JP
Inventors: 哲也牟田; 宮本　正文
Original assignee: 合肥晶合集成電路股▲ふん▼有限公司
Priority date: 2023-02-08
Filing date: 2023-02-08
Publication date: 2024-09-04
Anticipated expiration: 2043-02-08
Also published as: JP2024112423A

Description

本発明は、半導体デバイスに関する。 The present invention relates to a semiconductor device.

高周波回路を含む半導体デバイスにおいて、半導体基板上にインダクタが形成されることがある。このようなインダクタは、半導体基板内に誘導電流を誘起させ、これによって電磁的な相互作用によって磁場が生ずる。これによって、インダクタの品質係数Ｑが低減されてしまう。 In semiconductor devices that include high-frequency circuits, inductors are sometimes formed on the semiconductor substrate. Such inductors induce induced currents in the semiconductor substrate, which generate magnetic fields due to electromagnetic interactions. This reduces the quality factor Q of the inductor.

このような問題に対して、パターンド・グラウンド・シールド（ＰＧＳ:Patterned Ground Shield）の構造を適用することによってインダクタの品質係数Ｑの低減を防ぐ技術が開示されている。 To address this issue, a technology has been disclosed that prevents a reduction in the quality factor Q of an inductor by applying a patterned ground shield (PGS) structure.

特許文献１には、リブのあるパターン化された接地シールドを有するインダクタを含む半導体デバイスが開示されている。インダクタは、電流を伝導するための導電性ターン、シールド層及び複数のリブを備える。シールド層は、導電性ターンから所定の距離に形成され、渦電流を防ぐために複数の部分に分割されるようにパターン化されている。複数のリブは、導電性ターンとシールド層との間に配置された導電層から形成される。各リブは、シールド層の各部分に電気的に接続されている。さらに、各リブは、シールド層の各部分よりも導電性が高く、シールド層よりも電気抵抗が低い電流経路を提供する。シールド層は、ポリシリコン層または基板内のドープ領域から形成することができる。 Patent document 1 discloses a semiconductor device including an inductor having a patterned ground shield with ribs. The inductor includes a conductive turn for conducting current, a shield layer, and a plurality of ribs. The shield layer is formed at a predetermined distance from the conductive turn and is patterned to be divided into a plurality of portions to prevent eddy currents. The plurality of ribs are formed from the conductive layer disposed between the conductive turn and the shield layer. Each rib is electrically connected to a respective portion of the shield layer. Furthermore, each rib is more conductive than a respective portion of the shield layer and provides a current path with lower electrical resistance than the shield layer. The shield layer can be formed from a polysilicon layer or a doped region in a substrate.

特許文献２には、パターン化された接地シールド構造を備えたインダクタを有する半導体デバイスが開示されている。パターン化された接地シールド構造は、誘電体層内に形成された複数のサブ導電リングを有する複数の導電リングを含む。さらに、パターン化された接地シールド構造は、誘電体層内においてサブ導電リングのすべてと接続する相互接続線を含む。サブ導電リングは、基板内に配置され、高濃度にドープされた第１の活性領域リングである。また、サブ導電リングは、高濃度にドープされたポリシリコン・リングと、誘電体層内に配置された第１の金属リングを含む。第１の金属リングは、ポリシリコン・リングの上に配置される。ポリシリコン・リング及び基板は、誘電体層によって分離される。第１の金属リングとポリシリコン・リングは誘電体層によって分離されているので、第１の金属リングとポリシリコン・リングは結合容量を形成している。また、ポリシリコン・リングと第２の活性領域リングは誘電体層によって分離されているので、ポリシリコン・リングと第２の活性領域リングも結合容量を形成している。２つの結合容量は直列に接続されており、ＰＧＳ内のすべてのサブ導電リングによって形成される総結合容量は減少し、インダクタを含む半導体デバイスに導入される寄生効果はＰＧＳによって減少し、インダクタの品質係数Ｑも改善される。 Patent Document 2 discloses a semiconductor device having an inductor with a patterned ground shield structure. The patterned ground shield structure includes a plurality of conductive rings having a plurality of sub-conductive rings formed in a dielectric layer. The patterned ground shield structure further includes an interconnect line in the dielectric layer that connects all of the sub-conductive rings. The sub-conductive ring is a first active area ring that is disposed in a substrate and is highly doped. The sub-conductive ring also includes a highly doped polysilicon ring and a first metal ring that is disposed in the dielectric layer. The first metal ring is disposed on the polysilicon ring. The polysilicon ring and the substrate are separated by a dielectric layer. Since the first metal ring and the polysilicon ring are separated by the dielectric layer, the first metal ring and the polysilicon ring form a coupling capacitance. Furthermore, since the polysilicon ring and the second active area ring are separated by the dielectric layer, the polysilicon ring and the second active area ring also form a coupling capacitance. The two coupling capacitances are connected in series, the total coupling capacitance formed by all the sub-conducting rings in the PGS is reduced, the parasitic effects introduced into the semiconductor device, including the inductor, are reduced by the PGS, and the quality factor Q of the inductor is also improved.

特許文献３には、渦巻き状のインダクタの品質係数Ｑを改善するための技術が開示されている。素子分離構造のパターンを定義するために、半導体デバイスの活性領域のＰＧＳのパターンに深いトレンチを埋め込む技術が採用されている。深いトレンチによって基板が分離され、インダクタの品質係数Ｑが大幅に改善される。インダクタと基板の間に挿入された分離プレーン構造は接地されている。分離プレーン構造は、活性領域、ポリシリコン又は金属層によって構成することができる。 Patent document 3 discloses a technique for improving the quality factor Q of a spiral inductor. A technique is adopted in which deep trenches are embedded in the PGS pattern of the active region of a semiconductor device to define the pattern of an isolation structure. The deep trenches isolate the substrate, and the quality factor Q of the inductor is significantly improved. An isolation plane structure is inserted between the inductor and the substrate, and is grounded. The isolation plane structure can be composed of the active region, polysilicon, or metal layer.

米国特許第６，７５６，６５６号公報U.S. Pat. No. 6,756,656 米国特許第９，０００，５６１号公報U.S. Pat. No. 9,000,561 中国特許公開第１０２１１０５８９号公報Chinese Patent Publication No. 102110589

上記のとおり、ＰＧＳを採用することによってインダクタの品質係数Ｑを向上させる努力がなされている。しかしながら、ＰＧＳの電気抵抗をさらに低下させ、インダクタの品質係数Ｑをさらに向上させる技術が望まれている。 As mentioned above, efforts are being made to improve the quality factor Q of inductors by adopting PGS. However, technology is desired to further reduce the electrical resistance of PGS and further improve the quality factor Q of inductors.

本発明の１つの態様は、半導体基板上に形成された半導体デバイスであって、導電体からなるインダクタと、前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成することを特徴とする半導体デバイスである。 One aspect of the present invention is a semiconductor device formed on a semiconductor substrate, the semiconductor device having an inductor made of a conductor, a plurality of heavily doped regions formed on the surface of the semiconductor substrate below the region in which the inductor is formed, the heavily doped regions being insulated from one another at a predetermined interval, and a conductive layer formed on the heavily doped regions at a similar predetermined interval, the conductive layer being electrically connected to the heavily doped regions to form a patterned ground shield.

ここで、前記導電層は、ポリシリコン層又はポリシリサイド層又は金属層およびそれらの積層であることが好適である。 Here, the conductive layer is preferably a polysilicon layer, a polysilicide layer, a metal layer, or a laminate thereof.

また、前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることが好適である。 In addition, it is preferable that the electrically conductive layer is electrically connected to the highly doped region by contacting the conductive layer directly onto the highly doped region.

また、前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることが好適である。 In addition, it is preferable that the electrically conductive connection between the highly doped region and the conductive layer is achieved by contacting the highly doped region with another conductive layer that connects the conductive layer.

また、前記高濃度ドープ領域のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であることが好適である。 The dopant concentration of the highly doped region is preferably 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less.

また、前記ポリシリサイド領域又は前記ポリシリコン層のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であることが好適である。 The dopant concentration of the polysilicide region or the polysilicon layer is preferably 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less.

また、前記高濃度ドープ領域は、ｎ形ドープされていることが好適である。 It is also preferable that the highly doped region is n-type doped.

また、前記ポリシリサイド層又は前記ポリシリコン層は、ｎ形ドープされていることが好適である。 It is also preferable that the polysilicide layer or the polysilicon layer is n-type doped.

また、前記パターンド・グラウンド・シールドを覆う絶縁層を備え、前記インダクタは、前記絶縁層上に配置され、前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することが好適である。 It is also preferable that the inductor has an insulating layer covering the patterned ground shield, and the inductor is disposed on the insulating layer and has a down path formed within the insulating layer and connected to one end of the inductor.

また、前記半導体基板上に形成されたＭＯＳＦＥＴをさらに備えることが好適である。 It is also preferable that the device further includes a MOSFET formed on the semiconductor substrate.

本発明によれば、ＰＧＳの電気抵抗をさらに低下させ、インダクタの品質係数Ｑをさらに向上させた半導体デバイスを提供することができる。 The present invention makes it possible to provide a semiconductor device that further reduces the electrical resistance of the PGS and further improves the quality factor Q of the inductor.

第１の実施の形態における半導体デバイスの構成を示す平面模式図である。1 is a schematic plan view showing a configuration of a semiconductor device according to a first embodiment; 第１の実施の形態における半導体デバイスのＰＧＳの構成を示す平面模式図である。FIG. 2 is a schematic plan view showing a configuration of a PGS of the semiconductor device according to the first embodiment. 第１の実施の形態における半導体デバイスの断面構造を示す断面模式図である。1 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device according to a first embodiment. 第１の実施の形態における半導体デバイスの断面構造を示す断面模式図である。1 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device according to a first embodiment. 第１の実施の形態における半導体デバイスの製造方法を説明する図である。2A to 2C are diagrams illustrating a method for manufacturing a semiconductor device according to the first embodiment. 第２の実施の形態における半導体デバイスの断面構造を示す断面模式図である。11 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device according to a second embodiment. FIG. 第３の実施の形態における半導体デバイスの断面構造を示す断面模式図である。FIG. 13 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device according to a third embodiment. 第３の実施の形態における半導体デバイスの断面構造を示す断面模式図である。FIG. 13 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device according to a third embodiment. 第３の実施の形態における半導体デバイスの製造方法を説明する図である。13A to 13C are diagrams illustrating a method for manufacturing a semiconductor device according to a third embodiment.

［第１の実施の形態］
図１は、第１の実施の形態における半導体デバイス１００の基本構成の平面図を示す。半導体デバイス１００は、半導体基板上に形成された導電体からなるインダクタを備えたデバイスである。半導体デバイス１００は、図１～図４に示すように、パターンド・グラウンド・シールド（ＰＧＳ）１０、インダクタ導電層１２、アンダーパス１４を含んで構成される。 [First embodiment]
1 shows a plan view of a basic configuration of a semiconductor device 100 according to a first embodiment. The semiconductor device 100 is a device equipped with an inductor made of a conductor formed on a semiconductor substrate. As shown in FIGS. 1 to 4, the semiconductor device 100 includes a patterned ground shield (PGS) 10, an inductor conductive layer 12, and an underpass 14.

図２は、半導体デバイス１００のＰＧＳ１０の構成の一例を示す。また、図３は、図１におけるラインＡ－Ａに沿った断面模式図を示す。また、図４は、図１におけるラインＢ－Ｂに沿った断面模式図を示す。なお、図１～図４は、半導体デバイス１００の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。例えば、ゲート酸化膜３０は薄いため図示していない場合がある。 Figure 2 shows an example of the configuration of PGS10 of semiconductor device 100. Figure 3 shows a schematic cross-sectional view taken along line A-A in Figure 1. Figure 4 shows a schematic cross-sectional view taken along line B-B in Figure 1. Note that Figures 1 to 4 are schematic views for explaining the basic configuration of semiconductor device 100, and each component is shown with emphasis, and the dimensions of each part may not be shown to their actual ratio. For example, gate oxide film 30 may not be shown because it is thin.

半導体デバイス１００は、半導体基板２０の表面に形成される。半導体基板２０は、半導体デバイス１００が表面領域に形成される基板である。半導体基板２０は、例えばシリコン基板とすることができる。半導体基板２０は、第１導電形とする。半導体基板２０は、例えばｐ形とすることができる。 The semiconductor device 100 is formed on a surface of a semiconductor substrate 20. The semiconductor substrate 20 is a substrate on which the semiconductor device 100 is formed in a surface region. The semiconductor substrate 20 may be, for example, a silicon substrate. The semiconductor substrate 20 is of a first conductivity type. The semiconductor substrate 20 may be, for example, a p-type.

分離絶縁層２２は、ＰＧＳ１０を構成する高濃度ドープ領域１０ａ及び導電層１０ｂを電気的に絶縁する絶縁領域である。分離絶縁層２２は、高濃度ドープ領域１０ａ及び導電層１０ｂを電気的に絶縁するようにそれぞれの領域を取り囲むように設けられる。分離絶縁層２２は、シャロートレンチアイソレーション（ＳＴＩ：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）領域とすることができる。 The isolation insulating layer 22 is an insulating region that electrically insulates the heavily doped region 10a and the conductive layer 10b that constitute the PGS 10. The isolation insulating layer 22 is provided to surround the heavily doped region 10a and the conductive layer 10b so as to electrically insulate the regions. The isolation insulating layer 22 can be a shallow trench isolation (STI) region.

高濃度ドープ領域１０ａは、ＰＧＳ１０を構成する導電層として機能する領域である。高濃度ドープ領域１０ａは、半導体基板２０の表面領域に第２導電形のドーパントを添加することにより形成される。高濃度ドープ領域１０ａは、半導体基板２０よりドーパント濃度が高い領域である。高濃度ドープ領域１０ａは、例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。高濃度ドープ領域１０ａのドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。高濃度ドープ領域１０ａの線幅及びピッチ幅は、デザインルールの最小値から３μｍまでとすることが好適である。 The heavily doped region 10a is a region that functions as a conductive layer that constitutes the PGS 10. The heavily doped region 10a is formed by adding a second conductive type dopant to the surface region of the semiconductor substrate 20. The heavily doped region 10a is a region having a higher dopant concentration than the semiconductor substrate 20. The heavily doped region 10a is doped with, for example, n-type phosphorus (P) or arsenic (As) as a dopant. The dopant concentration of the heavily doped region 10a is preferably 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less. The line width and pitch width of the heavily doped region 10a are preferably from the minimum value of the design rule to 3 μm.

導電層１０ｂは、高濃度ドープ領域１０ａと組み合わされてＰＧＳ１０を構成する導電層として機能する領域である。導電層１０ｂは、半導体基板２０の表面において高濃度ドープ領域１０ａが形成された領域上に配置される。本実施の形態では、導電層１０ｂは、ポリシリサイド層とする。導電層１０ｂの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。例えば、半導体基板２０上に形成される他の素子（ＭＯＳＦＥＴ等）のゲート電極層としてポリシリコン層を形成し、当該ポリシリコン層に例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加し、その後Ｃｏ等を堆積したうえでシリサイド化させる。導電層１０ｂのドーパント濃度は、例えば１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。 The conductive layer 10b is a region that functions as a conductive layer that constitutes the PGS 10 in combination with the highly doped region 10a. The conductive layer 10b is disposed on the region where the highly doped region 10a is formed on the surface of the semiconductor substrate 20. In this embodiment, the conductive layer 10b is a polysilicide layer. The thickness of the conductive layer 10b is preferably 50 nm or more and 500 nm or less. For example, a polysilicon layer is formed as a gate electrode layer of another element (MOSFET, etc.) formed on the semiconductor substrate 20, and n-type phosphorus (P) or arsenic (As) is added as a dopant to the polysilicon layer, and then Co or the like is deposited and silicided. The dopant concentration of the conductive layer 10b is preferably 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less.

ただし、ＰＧＳ１０として必要な導電性を満たすように、半導体デバイス１００に必要とされる特性に応じて設定すればよい。また、導電層１０ｂの線幅及びピッチ幅は、デザインルールの最小値から３μｍまでとすることが好適である。 However, this may be set according to the characteristics required for the semiconductor device 100 so as to satisfy the required conductivity of the PGS 10. In addition, it is preferable that the line width and pitch width of the conductive layer 10b be set to a value between the minimum value of the design rule and 3 μm.

ＰＧＳ１０は、高濃度ドープ領域１０ａ及び導電層１０ｂを組み合わせて構成される。ＰＧＳ１０の平面パターンは、例えば、図１及び図２に示すように、ＰＧＳ１０の領域の中心から４辺へそれぞれ放射状に複数のラインを延ばしたパターンとすることができる。当該パターンにおいて複数のラインは、端部以外の場所において互いに電気的に絶縁されている。これによって、インダクタ導電層１２によって半導体基板２０内に生ずる渦電流を低減させることができる。なお、ＰＧＳ１０は、図１及び図２に示したパターンに限定されるものではなく、渦電流を低減できるようなパターンであればよく、ＰＧＳ１０内にも大きな渦電流が流れない形状が好適である。 PGS10 is composed of a combination of a highly doped region 10a and a conductive layer 10b. The planar pattern of PGS10 can be, for example, a pattern in which multiple lines extend radially from the center of the region of PGS10 to each of the four sides, as shown in Figures 1 and 2. In this pattern, the multiple lines are electrically insulated from each other except at the ends. This allows the inductor conductive layer 12 to reduce eddy currents generated in the semiconductor substrate 20. Note that PGS10 is not limited to the patterns shown in Figures 1 and 2, and any pattern that can reduce eddy currents may be used, and a shape that does not allow large eddy currents to flow within PGS10 is preferable.

絶縁層２４は、半導体デバイス１００を機械的に保護すると共に、導電層１０ｂ、インダクタ導電層１２及びアンダーパス１４を電気的に絶縁する層である。絶縁層２４は、半導体デバイス１００の表面を覆うように形成される。絶縁層２４は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。 The insulating layer 24 is a layer that mechanically protects the semiconductor device 100 and electrically insulates the conductive layer 10b, the inductor conductive layer 12, and the underpass 14. The insulating layer 24 is formed so as to cover the surface of the semiconductor device 100. The insulating layer 24 can be a silicon oxide layer (SiO ₂ ), a silicon nitride layer (SiN), or a silicon oxynitride film (SiOxNy).

インダクタ導電層１２は、半導体デバイス１００におけるインダクタ素子として機能する導電層である。インダクタ導電層１２は、導電性の高い材料で構成することが好適である。インダクタ導電層１２は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）の金属又はその積層構造とすることが好適である。インダクタ導電層１２の層厚は、特に限定されるものではないが、インダクタ素子して機能する程度の層厚とすることが好適である。インダクタ導電層１２は、図１に示すように、渦巻き状のパターンとして形成される。インダクタ導電層１２は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。インダクタ導電層１２の一端は、インダクタ素子の端部Ｔ１として半導体デバイス１００の外部へ接続される。また、インダクタ導電層１２の他端は、後述するアンダーパス１４に電気的に接続され、インダクタ素子の端部Ｔ２として半導体デバイス１００の外部へ接続される。 The inductor conductive layer 12 is a conductive layer that functions as an inductor element in the semiconductor device 100. The inductor conductive layer 12 is preferably made of a material with high conductivity. The inductor conductive layer 12 is preferably made of a metal such as copper (Cu), silver (Ag), gold (Au), aluminum (Al), titanium (Ti), or tungsten (W) or a laminated structure thereof. The thickness of the inductor conductive layer 12 is not particularly limited, but is preferably thick enough to function as an inductor element. The inductor conductive layer 12 is formed as a spiral pattern as shown in FIG. 1. The inductor conductive layer 12 can be patterned by applying photolithography and etching techniques. One end of the inductor conductive layer 12 is connected to the outside of the semiconductor device 100 as the end T1 of the inductor element. The other end of the inductor conductive layer 12 is electrically connected to an underpass 14 described later and is connected to the outside of the semiconductor device 100 as the end T2 of the inductor element.

アンダーパス１４は、絶縁層２４中に埋め込まれた導電層であり、半導体デバイス１００のインダクタ素子の一端を端部Ｔ２として引き出すための導電層である。アンダーパス１４は、導電性の高い材料で構成することが好適である。アンダーパス１４は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）の金属又はその積層構造とすることが好適である。アンダーパス１４の層厚は、特に限定されるものではないが、インダクタ素子して機能する程度の層厚とすることが好適である。アンダーパス１４は、図１に示すように、渦巻き状のパターンのインダクタの一端に電気的に接続され、その端部が半導体デバイス１００の外部に引き出されるように形成される。アンダーパス１４は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。 The underpass 14 is a conductive layer embedded in the insulating layer 24, and is a conductive layer for drawing out one end of the inductor element of the semiconductor device 100 as the end T2. The underpass 14 is preferably made of a highly conductive material. The underpass 14 is preferably made of a metal such as copper (Cu), silver (Ag), gold (Au), aluminum (Al), titanium (Ti), or tungsten (W) or a laminated structure thereof. The layer thickness of the underpass 14 is not particularly limited, but is preferably thick enough to function as an inductor element. As shown in FIG. 1, the underpass 14 is electrically connected to one end of the inductor of the spiral pattern, and is formed so that the end is drawn out to the outside of the semiconductor device 100. The underpass 14 can be patterned by applying photolithography and etching techniques.

高濃度ドープ領域１０ａ及び導電層１０ｂは、組み合わされてＰＧＳ１０として機能する。すなわち、ＰＧＳ１０は、インダクタ導電層１２を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。ＰＧＳ１０として高濃度ドープ領域１０ａ及びポリシリサイドの導電層１０ｂを組み合わせることで、ＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層１２の品質係数Ｑを改善する技術的効果を高めることができる。 The highly doped region 10a and the conductive layer 10b are combined to function as the PGS 10. That is, the PGS 10 functions as a shield to reduce the induced current induced in the semiconductor substrate by the current flowing through the inductor conductive layer 12. By combining the highly doped region 10a and the polysilicide conductive layer 10b as the PGS 10, the electrical resistance of the PGS 10 can be reduced compared to the conventional technology, and the technical effect of improving the quality factor Q of the inductor conductive layer 12 can be enhanced.

［製造方法］
以下、図５を参照して、半導体デバイス１００の製造方法について説明する。図５は半導体デバイス１００の製造方法を示す断面模式図である。図５（ａ）～（ｄ）のそれぞれにおいて、図の左側は図１のＡ－Ａラインの断面図に対応し、図の右側は図１のＢ－Ｂラインからみた断面図に対応する。なお、図５では、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。例えば、ゲート酸化膜３０は薄いため図示していない場合がある。 [Production method]
A method for manufacturing the semiconductor device 100 will be described below with reference to FIG. 5. FIG. 5 is a schematic cross-sectional view showing the method for manufacturing the semiconductor device 100. In each of FIGS. 5(a) to 5(d), the left side of the figure corresponds to the cross-sectional view taken along line A-A in FIG. 1, and the right side of the figure corresponds to the cross-sectional view taken along line B-B in FIG. 1. Note that in FIG. 5, each part constituting the semiconductor device 100 is shown in an emphasized manner, and the dimensions in the planar direction and the dimensions in the thickness direction of each part may not show the actual ratio. For example, the gate oxide film 30 may not be shown because it is thin.

半導体基板２０は、第１導電形としてｐ形にドーピングされたシリコン基板として説明する。 The semiconductor substrate 20 is described as a silicon substrate doped with p-type as the first conductivity type.

図５（ａ）に示すように、半導体基板２０の表面領域に分離絶縁層２２を形成する。分離絶縁層２２は、マスクを利用した既存のＳＴＩプロセスによって形成することができる。ＳＴＩプロセスでは、酸化シリコン（ＳｉＯ_２）及び窒化シリコン（ＳｉＮ）をマスクとして用いてデバイス領域の周辺領域をトレンチエッチングし、そのトレンチ内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで分離絶縁層２２を形成することができる。 5A, an isolation insulating layer 22 is formed in a surface region of a semiconductor substrate 20. The isolation insulating layer 22 can be formed by an existing STI process using a mask. In the STI process, silicon oxide (SiO ₂ ) and silicon nitride (SiN) are used as a mask to perform trench etching on the peripheral region of a device region, an insulating film is filled into the trench by high-density plasma CVD or the like, and then the region is planarized by chemical mechanical polishing (CMP), thereby forming the isolation insulating layer 22.

次に、図５（ｂ）に示すように、半導体基板２０の表面に酸化膜３０を形成する。当該酸化膜３０は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）のゲート酸化膜として同時に形成することができる。酸化膜３０は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法により形成することができる。 5B, an oxide film 30 is formed on the surface of the semiconductor substrate 20. The oxide film 30 can be simultaneously formed as a gate oxide film for other elements (such as MOSFETs) formed on the semiconductor substrate 20. The oxide film 30 can be formed by a thermal oxidation method using an oxygen-containing gas such as oxygen (O ₂ ) or a nitrogen-containing gas such as nitrogen (N ₂ ).

酸化膜３０を形成後、半導体基板２０上にフォトレジストを塗布し、フォトリソグラフィ技術を適用して分離絶縁層２２が形成されていない領域が開口部となるようにレジスト層Ｒを形成する。そして、レジスト層Ｒをマスクとして、ｎ形のドーパントをイオン注入することで高濃度ドープ領域１０ａを形成する。例えば、砒素（Ａｓ）を２３ｋｅＶのイオン注入エネルギーで５×１０^１５／ｃｍ^２でイオン注入する。 After forming the oxide film 30, a photoresist is applied onto the semiconductor substrate 20, and a resist layer R is formed by applying a photolithography technique so that the regions where the isolation insulating layer 22 is not formed become openings. Then, using the resist layer R as a mask, an n-type dopant is ion-implanted to form the highly doped region 10a. For example, arsenic (As) is ion-implanted at 5×10 ¹⁵ /cm ² with an ion implantation energy of 23 keV.

高濃度ドープ領域１０ａを形成後、さらにウェットエッチング技術等を適用してＰＧＳ１０を形成する領域の酸化膜３０を除去する。このとき、ＰＧＳ１０を形成する領域全面の酸化膜３０を除去してもよいし、高濃度ドープ領域１０ａにポリシリサイドの導電層１０ｂを接続するためのコンタクトホールを形成するように酸化膜３０の一部を除去してもよく、最後にレジスト層Ｒを除去する。続いて、図５（ｃ）に示すように、酸化膜３０を除去し、高濃度ドープ領域１０ａが形成された領域上に導電層１０ｂを形成する。 After forming the highly doped region 10a, the oxide film 30 in the region where the PGS10 is to be formed is removed by further applying a wet etching technique or the like. At this time, the oxide film 30 may be removed from the entire region where the PGS10 is to be formed, or a part of the oxide film 30 may be removed to form a contact hole for connecting the highly doped region 10a to the polysilicide conductive layer 10b, and finally the resist layer R is removed. Next, as shown in FIG. 5(c), the oxide film 30 is removed, and a conductive layer 10b is formed on the region where the highly doped region 10a is formed.

導電層１０ｂの形成方法は、特に限定されるものではないが、多結晶シリコン層（ポリシリコン層）とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。導電層１０ｂの膜厚は、例えば２００ｎｍとすることができる。 The method for forming the conductive layer 10b is not particularly limited, but when a polycrystalline silicon layer (polysilicon layer) is formed, a chemical vapor deposition method (CVD method) using a silicon-containing gas such as silane (SiH ₄ ) can be used. The thickness of the conductive layer 10b can be, for example, 200 nm.

なお、ポリシリコン層は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）のゲート電極として同時に形成することができる。ＰＧＳ１０の領域では酸化膜３０が除去されているので、ポリシリコン層は高濃度ドープ領域１０ａ上に直接形成される。一方、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域では、ポリシリコン層はゲート酸化膜となる酸化膜３０上に形成されてゲート電極として使用される。 The polysilicon layer can be simultaneously formed as the gate electrode of other elements (such as MOSFETs) formed on the semiconductor substrate 20. Since the oxide film 30 has been removed in the PGS10 region, the polysilicon layer is formed directly on the highly doped region 10a. On the other hand, in the regions of other elements (such as MOSFETs) formed on the semiconductor substrate 20, the polysilicon layer is formed on the oxide film 30, which will become the gate oxide film, and is used as the gate electrode.

その後、フォトリソグラフィ技術及びエッチング技術を適用して、ポリシリコン層をパターニングする。本実施の形態では、ＰＧＳ１０の領域において高濃度ドープ領域１０ａが形成された領域上のみにポリシリコン層が残されるようにパターニングを行う。なお、ＰＧＳ１０の平面的な領域は、後に形成されるインダクタ導電層１２によって形成されるインダクタの平面的な領域をすべて含むようにインダクタの平面的な領域よりも広くすることが好適である。 Then, the polysilicon layer is patterned using photolithography and etching techniques. In this embodiment, patterning is performed so that the polysilicon layer remains only on the region of PGS10 where the highly doped region 10a is formed. It is preferable that the planar region of PGS10 is wider than the planar region of the inductor so as to include the entire planar region of the inductor formed by the inductor conductive layer 12 that is formed later.

続いて、ポリシリコン層にイオン注入を行い、ポリシリコン層を高導電化する。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域を形成する工程を兼ねて行ってもよい。例えば、砒素（Ａｓ）を２３ｋｅＶのイオン注入エネルギーで３×１０^１５／ｃｍ^２でイオン注入を行う。これによって、ＰＧＳ１０の領域に形成されたポリシリコン層も高ドーパント濃度となる。 Next, ions are implanted into the polysilicon layer to make it highly conductive. This process may also be performed to form n-type gate electrodes, source regions, and drain regions in regions of other elements (MOSFETs, etc.) formed on the semiconductor substrate 20. For example, arsenic (As) is implanted at 3×10 ¹⁵ /cm ² with an ion implantation energy of 23 keV. This causes the polysilicon layer formed in the region of PGS10 to have a high dopant concentration.

さらに、ポリシリコン層をシリサイド化するためのサリサイド工程を行う。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域をシリサイド化する工程を兼ねて行ってもよい。例えば、コバルト（Ｃｏ）を６ｎｍ程度堆積させた後、アニールを行うことによってポリシリコン層をポリシリサイド層へ変換して導電層１０ｂとする。 Furthermore, a salicide process is performed to silicide the polysilicon layer. This process may also be performed to silicide the n-type gate electrode, source region, and drain region in the region of other elements (MOSFET, etc.) formed on the semiconductor substrate 20. For example, after depositing cobalt (Co) to a thickness of about 6 nm, annealing is performed to convert the polysilicon layer into a polysilicide layer to form the conductive layer 10b.

上記処理によって、高濃度ドープ領域１０ａ上に導電層１０ｂが積層されたＰＧＳ１０が形成される。特に、導電性が高い高濃度ドープ領域１０ａとポリシリサイド化された導電層１０ｂとを積層することによってＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができる。したがって、インダクタ導電層１２に対するシールド層としてインダクタの品質係数Ｑを改善することができる。 The above process forms a PGS10 in which a conductive layer 10b is stacked on a highly doped region 10a. In particular, by stacking a highly conductive highly doped region 10a and a polysilicided conductive layer 10b, the electrical resistance of the PGS10 can be reduced compared to the prior art. Therefore, the quality factor Q of the inductor can be improved by acting as a shield layer for the inductor conductive layer 12.

導電層１０ｂを形成後、図５（ｄ）に示すように、アンダーパス１４及びインダクタ導電層１２を形成する。アンダーパス１４及びインダクタ導電層１２は、従来の多層配線工程によって形成することができる。多層配線工程は、絶縁層２４の堆積工程、コンタクトホールの形成工程、金属層の堆積工程、金属層のパターニング工程を組み合わせることによって行われる。絶縁層２４は、例えば、プラズマＣＶＤ等を用いて酸化シリコン（ＳｉＯ_２）及び／又は窒化シリコン（ＳｉＮ）の絶縁膜を所望の層厚となるまで形成する。また、絶縁層２４は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により酸化シリコン膜（ＳｉＯ_２）を所望の層厚となるまで形成する方法としてもよい。絶縁層２４を形成後、レジスト層を塗布後、フォトリソグラフィ技術及びエッチング技術を適用して、必要に応じてコンタクトホールを形成する。その後、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用して金属層を所望の層厚に形成する。金属層を形成後、レジスト層を塗布後、フォトリソグラフィ技術及びエッチング技術を適用して金属層を所望の形状にパターニングする。なお、積層された絶縁層及び金属層を平坦化するために、化学機械研磨（ＣＭＰ）等を適宜適用してもよい。このような工程を繰り返すことによって、図１～図４に示した構造となるように、アンダーパス１４及びインダクタ導電層１２を形成する。 After forming the conductive layer 10b, as shown in FIG. 5(d), the underpass 14 and the inductor conductive layer 12 are formed. The underpass 14 and the inductor conductive layer 12 can be formed by a conventional multi-layer wiring process. The multi-layer wiring process is performed by combining a deposition process of an insulating layer 24, a contact hole formation process, a deposition process of a metal layer, and a patterning process of the metal layer. The insulating layer 24 is formed by, for example, forming an insulating film of silicon oxide (SiO ₂ ) and/or silicon nitride (SiN) to a desired layer thickness using plasma CVD or the like. The insulating layer 24 may also be formed by forming a silicon oxide film (SiO ₂ ) to a desired layer thickness using chemical vapor deposition (CVD) using tetraethoxysilane (TEOS). After forming the insulating layer 24, a resist layer is applied, and then photolithography and etching techniques are applied to form contact holes as necessary. Thereafter, a metal layer is formed to a desired thickness by applying a deposition method, a sputtering method, a chemical vapor deposition method (CVD method), or the like. After forming the metal layer, a resist layer is applied, and the metal layer is patterned into a desired shape by applying a photolithography technique and an etching technique. In addition, chemical mechanical polishing (CMP), or the like may be appropriately applied to flatten the laminated insulating layer and metal layer. By repeating such steps, the underpass 14 and the inductor conductive layer 12 are formed to obtain the structure shown in FIGS. 1 to 4.

［第２の実施の形態］
第２の実施の形態における半導体デバイス１０２は、図６の模式断面図に示すように、導電層１０ｂに代えて導電層１０ｃを備える。半導体デバイス１０２の平面図は、図１と同様である。半導体デバイス１０２の平面的な構造は、第１の実施の形態における半導体デバイス１００と同様である。図６は、図１のラインＡ－Ａに沿った断面模式図である。 [Second embodiment]
A semiconductor device 102 in the second embodiment includes a conductive layer 10c instead of the conductive layer 10b, as shown in the schematic cross-sectional view of Fig. 6. The plan view of the semiconductor device 102 is similar to that of Fig. 1. The planar structure of the semiconductor device 102 is similar to that of the semiconductor device 100 in the first embodiment. Fig. 6 is a schematic cross-sectional view taken along the line A-A in Fig. 1.

第１の実施の形態では導電層１０ｂをポリシリサイド層としたが、第２の実施の形態では導電層１０ｃを高ドーパント濃度のポリシリコン層とする。第２の実施の形態では、上記製造工程において導電層１０ｃを形成する際にポリシリコン層をシリサイド化する処理を行わず、ポリシリコン層のまま使用する。 In the first embodiment, the conductive layer 10b is a polysilicide layer, but in the second embodiment, the conductive layer 10c is a polysilicon layer with a high dopant concentration. In the second embodiment, when forming the conductive layer 10c in the above manufacturing process, the polysilicon layer is not silicided, and is used as it is.

第２の実施の形態における半導体デバイス１０２では、高濃度ドープ領域１０ａ及び導電層１０ｃが組み合わされてＰＧＳ１０として機能する。すなわち、ＰＧＳ１０は、インダクタ導電層１２を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。ＰＧＳ１０として高濃度ドープ領域１０ａ及びポリシリコンの導電層１０ｃを組み合わせることで、ＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層１２の品質係数Ｑを改善する技術的効果を高めることができる。 In the semiconductor device 102 of the second embodiment, the heavily doped region 10a and the conductive layer 10c are combined to function as the PGS 10. That is, the PGS 10 functions as a shield that reduces the induced current induced in the semiconductor substrate by the current flowing through the inductor conductive layer 12. By combining the heavily doped region 10a and the polysilicon conductive layer 10c as the PGS 10, the electrical resistance of the PGS 10 can be reduced compared to the conventional technology, and the technical effect of improving the quality factor Q of the inductor conductive layer 12 can be enhanced.

［第３の実施の形態］
第３の実施の形態における半導体デバイス１０４は、図７及び図８の模式断面図に示すように、導電層１０ｂに代えて導電層１０ｄ，１０ｅ，１０ｇを備え、さらにサイドウォール２８を備える。半導体デバイス１０４の平面的な構造は、第１の実施の形態における半導体デバイス１００と同様である。図７及び図８は、それぞれ図１のラインＡ－Ａ及びラインＢ－Ｂに沿った断面模式図である。 [Third embodiment]
7 and 8, a semiconductor device 104 according to the third embodiment includes conductive layers 10d, 10e, and 10g instead of the conductive layer 10b, and further includes a sidewall 28. The planar structure of the semiconductor device 104 is similar to that of the semiconductor device 100 according to the first embodiment. Figures 7 and 8 are schematic cross-sectional views taken along lines A-A and B-B in Figure 1, respectively.

導電層１０ｄ，１０ｅ，１０ｇは、高濃度ドープ領域１０ａと組み合わされてＰＧＳ１０を構成する導電層として機能する領域である。 The conductive layers 10d, 10e, and 10g are regions that function as conductive layers that constitute the PGS 10 in combination with the highly doped region 10a.

導電層１０ｄは、半導体基板２０の表面において高濃度ドープ領域１０ａが形成された領域上に配置される。導電層１０ｄは、ポリシリコン層とする。導電層１０ｄの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。例えば、半導体基板２０上に形成される他の素子（ＭＯＳＦＥＴ等）のゲート電極層としてポリシリコン層を形成し、当該ポリシリコン層に例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加して形成する。導電層１０ｄのドーパント濃度は、例えば１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ただし、ＰＧＳ１０として必要な導電性を満たすように、半導体デバイス１００に必要とされる特性に応じて設定すればよい。 The conductive layer 10d is disposed on the surface of the semiconductor substrate 20 on the region where the high-concentration doped region 10a is formed. The conductive layer 10d is a polysilicon layer. The thickness of the conductive layer 10d is preferably 50 nm or more and 500 nm or less. For example, a polysilicon layer is formed as a gate electrode layer of another element (MOSFET, etc.) formed on the semiconductor substrate 20, and n-type phosphorus (P) or arsenic (As) is added as a dopant to the polysilicon layer. The dopant concentration of the conductive layer 10d is preferably 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less. However, it may be set according to the characteristics required for the semiconductor device 100 so as to satisfy the conductivity required for the PGS10.

導電層１０ｅは、導電層１０ｄの表面層をシリサイド化したポリシリサイド層である。導電層１０ｄとなるポリシリコン層を形成した後、例えば、Ｃｏ等を堆積したうえでシリサイド化させる。 The conductive layer 10e is a polysilicide layer formed by silicidizing the surface layer of the conductive layer 10d. After forming a polysilicon layer that will become the conductive layer 10d, for example, Co or the like is deposited and then silicidized.

導電層１０ｄ及び導電層１０ｅの線幅及びピッチ幅は、デザインルールの最小値から３μｍまでとすることが好適である。導電層１０ｄ及び導電層１０ｅは、高濃度ドープ領域１０ａの領域の全域を覆わず、後述する導電層１０ｇによって導電層１０ｆと導電層１０ｅとを接続するための領域を残すように配置する。 The line width and pitch width of conductive layer 10d and conductive layer 10e are preferably set to between the minimum value of the design rule and 3 μm. Conductive layer 10d and conductive layer 10e are arranged so as not to cover the entire area of heavily doped region 10a, but to leave an area for connecting conductive layer 10f and conductive layer 10e with conductive layer 10g, which will be described later.

導電層１０ｆは、高濃度ドープ領域１０ａの表面層の一部をシリサイド化した領域である。高濃度ドープ領域１０ａを形成後、例えば、その表面層の一部にＣｏ等を堆積したうえでシリサイド化させる。導電層１０ｆのシリサイド化の処理は、導電層１０ｅのシリサイド化の処理と同時に行ってもよい。 The conductive layer 10f is a region in which a part of the surface layer of the highly doped region 10a has been silicided. After the highly doped region 10a is formed, for example, Co or the like is deposited on a part of the surface layer, and then the surface layer is silicided. The silicidation process of the conductive layer 10f may be performed simultaneously with the silicidation process of the conductive layer 10e.

導電層１０ｇは、互いにシリサイド化された導電層１０ｅ及び導電層１０ｆを電気的に接続するコンタクト電極層である。導電層１０ｇは、絶縁層２４に設けられたコンタクトホールに導電性材料を埋め込むことによって形成される。例えば、導電層１０ｇは、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、導電層１０ｇは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造とすることが好適である。 The conductive layer 10g is a contact electrode layer that electrically connects the conductive layer 10e and the conductive layer 10f, which are silicided to each other. The conductive layer 10g is formed by filling a contact hole provided in the insulating layer 24 with a conductive material. For example, the conductive layer 10g can be a polysilicon layer, a metal layer, a silicide, or a laminated structure of these. Specifically, it is preferable that the conductive layer 10g be a metal laminated structure of titanium (Ti)/titanium nitride (TiN)/tungsten (W).

サイドウォール２８は、導電層１０ｄ及び導電層１０ｅの側面を覆うように形成される。サイドウォール２８は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）又はこれらの積層構造とすることができる。サイドウォール２８の厚さ及び幅は、例えば２ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上６ｎｍ以下とすることが好適である。 The sidewalls 28 are formed to cover the side surfaces of the conductive layers 10d and 10e. The sidewalls 28 may be a silicon oxide layer ( _SiO2 ), a silicon nitride layer (SiN), a silicon oxynitride film (SiOxNy), or a laminated structure of these. The thickness and width of the sidewalls 28 are, for example, 2 nm to 10 nm, preferably 3 nm to 6 nm.

［製造方法］
以下、図９を参照して、半導体デバイス１０４の製造方法について説明する。図９は半導体デバイス１０４の製造方法を示す断面模式図である。図９（ａ）～（ｄ）のそれぞれにおいて、図の左側は図１のＡ－Ａラインの断面図に対応し、図の右側は図１のＢ－Ｂラインからみた断面図に対応する。なお、図９では、半導体デバイス１０４を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。 [Production method]
A method for manufacturing the semiconductor device 104 will be described below with reference to Fig. 9. Fig. 9 is a schematic cross-sectional view showing the method for manufacturing the semiconductor device 104. In each of Figs. 9(a) to (d), the left side of the figure corresponds to the cross-sectional view taken along line A-A in Fig. 1, and the right side of the figure corresponds to the cross-sectional view taken along line B-B in Fig. 1. Note that Fig. 9 highlights each part constituting the semiconductor device 104, and the dimensions in the planar direction and thickness direction of each part may not show the actual ratio.

図９（ａ）に示すように、半導体基板２０の表面領域に分離絶縁層２２を形成する。当該工程は、図５（ａ）に示した半導体デバイス１００の製造方法と同様であるので説明を省略する。次に、図９（ｂ）に示すように、高濃度ドープ領域１０ａを形成する。当該工程は、図５（ｂ）に示した半導体デバイス１００の製造方法と同様であるので説明を省略する。高濃度ドープ領域１０ａを形成後、レジスト層Ｒを除去する。本実施形態では、この段階で、酸化膜３０を除去する工程が不要なため、ゲート酸化膜３０を汚染する可能性が少なくなる利点がある。 As shown in FIG. 9(a), an isolation insulating layer 22 is formed in the surface region of the semiconductor substrate 20. This process is the same as the manufacturing method of the semiconductor device 100 shown in FIG. 5(a), so a description thereof will be omitted. Next, as shown in FIG. 9(b), a highly doped region 10a is formed. This process is the same as the manufacturing method of the semiconductor device 100 shown in FIG. 5(b), so a description thereof will be omitted. After the highly doped region 10a is formed, the resist layer R is removed. In this embodiment, the step of removing the oxide film 30 is not required at this stage, which has the advantage of reducing the possibility of contaminating the gate oxide film 30.

続いて、図９（ｃ）に示すように、導電層１０ｄ、導電層１０ｅ、導電層１０ｆ及びサイドウォール２８を形成する。この図において、ゲート酸化膜３０が全面に残っているが薄いため図示していない。高濃度ドープ領域１０ａが形成された領域上に導電層１０ｄが形成される。導電層１０ｄの形成方法は、特に限定されるものではないが、多結晶シリコン層（ポリシリコン層）とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ポリシリコン層の膜厚は、例えば２００ｎｍとすることができる。その後、フォトリソグラフィ技術及びエッチング技術を適用して、ポリシリコン層をパターニングして導電層１０ｄを形成する。本実施の形態では、導電層１０ｄは、高濃度ドープ領域１０ａに一部が重なるが、導電層１０ｇが高濃度ドープ領域１０ａに接する領域を高濃度ドープ領域１０ａに残すようにレイアウトして、パターニングを行う。 9C, the conductive layer 10d, the conductive layer 10e, the conductive layer 10f, and the sidewall 28 are formed. In this figure, the gate oxide film 30 remains on the entire surface, but is not shown because it is thin. The conductive layer 10d is formed on the region where the highly doped region 10a is formed. The method for forming the conductive layer 10d is not particularly limited, but when a polycrystalline silicon layer (polysilicon layer) is formed, a chemical vapor deposition method (CVD method) using a silicon-containing gas such as silane (SiH ₄ ) can be used. The film thickness of the polysilicon layer can be, for example, 200 nm. Then, the polysilicon layer is patterned by applying photolithography technology and etching technology to form the conductive layer 10d. In this embodiment, the conductive layer 10d is laid out so that a part of the conductive layer 10d overlaps the highly doped region 10a, but the region where the conductive layer 10g contacts the highly doped region 10a is left in the highly doped region 10a, and patterning is performed.

その後、サイドウォール２８を形成する。導電層１０ｄの側面並びに高濃度ドープ領域１０ａ及び分離絶縁層２２の表面の一部を覆うように酸化シリコン膜（ＳｉＯ_２）を形成する。酸化シリコン膜（ＳｉＯ_２）は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、酸化シリコン膜（ＳｉＯ_２）は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜（ＳｉＯ_２）をエッチングすることによって、導電層１０ｄの側面を覆うようにサイドウォール２８を形成する。サイドウォール２８は、導電層１０ｄの端部から２ｎｍ以上１０ｎｍ以下程度の幅で設けることが好適である。 Thereafter, the sidewall 28 is formed. A silicon oxide film (SiO ₂ ) is formed so as to cover the side surface of the conductive layer 10d and a part of the surface of the high concentration doped region 10a and the isolation insulating layer 22. The silicon oxide film (SiO ₂ ) can be formed by chemical vapor deposition (CVD) using tetraethoxysilane (TEOS). The silicon oxide film (SiO ₂ ) may also be formed by chemical vapor deposition (CVD) using an oxygen-containing gas such as oxygen (O ₂ ) or a nitrogen-containing gas such as nitrogen (N ₂ ). The silicon oxide film (SiO ₂ ) is etched by applying etching using a photolithography technique to form the sidewall 28 so as to cover the side surface of the conductive layer 10d. It is preferable that the sidewall 28 is provided with a width of about 2 nm to 10 nm from the end of the conductive layer 10d.

さらに、導電層１０ｄの表面層及び高濃度ドープ領域１０ａの一部をシリサイド化するためのサリサイド工程を行う。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域をシリサイド化する工程を兼ねて行ってもよい。例えば、コバルト（Ｃｏ）を６ｎｍ程度堆積させた後、アニールを行うことによって導電層１０ｄ及び高濃度ドープ領域１０ａの一部をシリサイド化してそれぞれ導電層１０ｅ及び導電層１０ｆとする。 Furthermore, a salicide process is performed to silicide the surface layer of the conductive layer 10d and a part of the highly doped region 10a. This process may also be performed to silicide the n-type gate electrode, source region, and drain region in the region of other elements (MOSFET, etc.) formed on the semiconductor substrate 20. For example, after depositing cobalt (Co) to a thickness of about 6 nm, annealing is performed to silicide the conductive layer 10d and a part of the highly doped region 10a to form the conductive layer 10e and the conductive layer 10f, respectively.

サイドウォール２８を形成した後、図９（ｄ）に示すように、導電層１０ｇ、アンダーパス１４及びインダクタ導電層１２を形成する。導電層１０ｇ、アンダーパス１４及びインダクタ導電層１２は、多層配線工程によって形成することができる。まず、半導体デバイス１０４の表面を覆うように絶縁層２４を形成する。例えば、プラズマＣＶＤ等を用いて酸化シリコン（ＳｉＯ_２）及び窒化シリコン（ＳｉＮ）の絶縁膜を半導体デバイス１０４の表面を覆うように形成する。続いて、導電層１０ｇが形成される。フォトリソグラフィ技術を適用して絶縁層２４と酸化膜３０にコンタクトホールを形成する。コンタクトホールは、導電層１０ｇを設ける領域が開口となるように形成する。次に、絶縁層２４と酸化膜３０に形成されたコンタクトホールに埋め込むようにチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造を堆積させる。ただし、導電層１０ｇの材料はこれに限定されるものではない。そして、化学機械研磨（ＣＭＰ）によって余分な金属を除去することによって導電層１０ｇを形成する。 After the sidewall 28 is formed, the conductive layer 10g, the underpass 14, and the inductor conductive layer 12 are formed as shown in FIG. 9D. The conductive layer 10g, the underpass 14, and the inductor conductive layer 12 can be formed by a multi-layer wiring process. First, the insulating layer 24 is formed so as to cover the surface of the semiconductor device 104. For example, an insulating film of silicon oxide (SiO ₂ ) and silicon nitride (SiN) is formed so as to cover the surface of the semiconductor device 104 using plasma CVD or the like. Then, the conductive layer 10g is formed. A contact hole is formed in the insulating layer 24 and the oxide film 30 by applying a photolithography technique. The contact hole is formed so that the region where the conductive layer 10g is to be provided becomes an opening. Next, a metal laminate structure of titanium (Ti)/titanium nitride (TiN)/tungsten (W) is deposited so as to fill the contact hole formed in the insulating layer 24 and the oxide film 30. However, the material of the conductive layer 10g is not limited to this. Then, excess metal is removed by chemical mechanical polishing (CMP) to form a conductive layer 10g.

その後、第１の実施の形態における半導体デバイス１００と同様に、半導体デバイス１００と同様に、アンダーパス１４及びインダクタ導電層１２を形成する。 Then, similar to the semiconductor device 100 in the first embodiment, the underpass 14 and the inductor conductive layer 12 are formed in the same manner as the semiconductor device 100.

第３の実施の形態における半導体デバイス１０４では、高濃度ドープ領域１０ａ及び導電層１０ｄ～導電層１０ｇが組み合わされてＰＧＳ１０として機能する。すなわち、ＰＧＳ１０は、インダクタ導電層１２を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。ＰＧＳ１０として高濃度ドープ領域１０ａ及び導電層１０ｄ～導電層１０ｇを組み合わせることで、ＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層１２の品質係数Ｑを改善する技術的効果を高めることができる。 In the semiconductor device 104 of the third embodiment, the heavily doped region 10a and the conductive layers 10d to 10g are combined to function as the PGS 10. That is, the PGS 10 functions as a shield that reduces the induced current induced in the semiconductor substrate by the current flowing through the inductor conductive layer 12. By combining the heavily doped region 10a and the conductive layers 10d to 10g as the PGS 10, the electrical resistance of the PGS 10 can be reduced compared to the conventional technology, and the technical effect of improving the quality factor Q of the inductor conductive layer 12 can be enhanced.

１０パターンド・グラウンド・シールド（ＰＧＳ）、１０ａ高濃度ドープ領域、１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ導電層、１２インダクタ導電層、１４アンダーパス、２０半導体基板、２２分離絶縁層、２４絶縁層、２８サイドウォール、３０酸化膜、１００，１０２，１０４半導体デバイス。 10 patterned ground shield (PGS), 10a heavily doped region, 10b, 10c, 10d, 10e, 10f, 10g conductive layer, 12 inductor conductive layer, 14 underpass, 20 semiconductor substrate, 22 isolation insulating layer, 24 insulating layer, 28 sidewall, 30 oxide film, 100, 102, 104 semiconductor device.

Claims

A semiconductor device formed on a semiconductor substrate,
an inductor made of a conductor;
a plurality of heavily doped regions formed on the surface of the semiconductor substrate below a region in which the inductor is formed, the heavily doped regions being insulated from one another at predetermined intervals, and a conductive layer formed on the heavily doped regions similarly at predetermined intervals, the conductive layer being electrically connected to the heavily doped regions to form a patterned ground shield;
the conductive layer is a polysilicon layer, a polysilicide layer , or a laminate thereof;
the dopant concentration of the highly doped region is 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less;
A semiconductor device, characterized in that a dopant concentration of the polysilicide layer or the polysilicon layer is 1×10 ¹⁹ /cm ³ or more and 1×10 ²¹ /cm ³ or less.

2. The semiconductor device of claim 1,
A semiconductor device, comprising: a highly doped region and a conductive layer electrically connected to each other by contacting the conductive layer directly onto the highly doped region.

2. The semiconductor device of claim 1,
A semiconductor device, characterized in that the electrical connection between the highly doped region and the conductive layer is made by contacting another conductive layer that connects the highly doped region and the conductive layer.

2. The semiconductor device of claim 1,
The semiconductor device, wherein the highly doped region is n-type doped.

2. The semiconductor device of claim 1 ,
A semiconductor device, wherein the polysilicide layer or the polysilicon layer is n-type doped.

2. The semiconductor device of claim 1,
an insulating layer covering the patterned ground shield;
the inductor is disposed on the insulating layer;
A semiconductor device comprising: a down path formed in the insulating layer and connected to one end of the inductor.

2. The semiconductor device of claim 1,
The semiconductor device further comprising a MOSFET formed on the semiconductor substrate.