JP7528012B2 - メモリコントローラおよびメモリシステム - Google Patents

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Description

本実施形態は、メモリコントローラおよびメモリシステムに関する。
メモリシステムの一例として、ＳＣＭ（Storage Class Memory）モジュールがある。ＳＣＭモジュールは、例えばＤＲＡＭ（Dynamic Random Access Memory）などのようなメインメモリのリード・ライト性能と、例えばＳＳＤ（Solid State Drive）などのようなストレージデバイスのリード・ライト性能との間の差を吸収するための装置である。ＳＣＭモジュールは、ストレージデバイスよりも高速にデータをリードおよびライト可能である。プロセッサは、データをストレージデバイスに代えて一時的にＳＣＭモジュールに記憶させることにより、データのリードまたはライトを高速化する。
米国特許第９５９４６２７号明細書 米国特許第９７６０２９２号明細書 米国特許第８３４１５０１号明細書 特許第６３４６１２３号公報
本実施形態は、不揮発性メモリの耐久性を向上させるメモリコントローラおよびメモリシステムを提供する。
本実施形態によれば、メモリコントローラは、複数の不揮発性メモリを制御する。メモリコントローラは、第１のデータを記憶するメモリと、メモリに記憶されている第１のデータに対する処理を実行する処理部を備える。処理部は、ライト処理時に、第１のデータと、第１のデータに対応する付加データとを含む第２のデータを生成し、第２のデータのライト先の状態を示す情報に基づいて、第２のデータのビット順序を変更し、ビット順序が変更された第２のデータを、複数の不揮発性メモリにライトする。処理部は、リード処理時に、複数の不揮発性メモリから、ビット順序が変更された第２のデータをリードし、リード先の状態を示す情報に基づいて、リードした第２のデータのビット順序を元に戻す。
第１の実施形態に係るＳＣＭモジュールの構成の例を示す機能ブロック図。 第１の実施形態に係るＳＣＭチップの例を示す機能ブロック図。 第１の実施形態に係るメモリセルアレイの一部の要素および接続を示す図。 第１の実施形態に係るメモリセルアレイの一部の立体構造を示す図。 第１の実施形態に係るメモリセルアレイの一部の断面構造を示す図。 第１の実施形態に係るメモリセルの抵抗値の分布と種々のリード電圧を示すグラフ。 第１の実施形態に係るメモリセルの抵抗状態の特徴を示す図。 第１の実施形態に係るセンスアンプおよびデータラッチセットの要素および接続を示す図。 複数のＳＣＭチップとフレームとの関係の例を示す図。 フレームのビット順序の変更状態の例を示す図。 第１の実施形態に係るＳＣＭモジュールで実行されるフレームのライト処理の例を示すフローチャート。 第１の実施形態に係るＳＣＭモジュールで実行されるフレームのリード処理の例を示すフローチャート。 複数のＳＣＭチップに跨るフレームのライト先エリアの例を示す図。 第２の実施形態に係るアドレス変換テーブルの例を示す図。 第２の実施形態に係るＳＣＭモジュールの構成の例を示す機能ブロック図。 第３の実施形態において生成される複数のフレームおよび垂直パリティフレームの例を示す図。
以下、図面を参照しながら各実施形態について説明する。以下の説明において、略同一の機能及び構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、各実施形態で説明する数値、および、構成要素の個数は例であり、適宜変更可能である。
（第１の実施形態）
第１の実施形態においては、複数の不揮発性メモリ（または記憶装置）に跨ってライトされる所定量のデータのビット順序を変更し、複数の不揮発性メモリからリードされた所定量のデータのビット順序を変更前の状態に戻すための制御を実行し、複数の不揮発性メモリの耐久性を向上させるメモリコントローラおよびメモリシステムを説明する。
ここで、データの「量」とは、例えばデータのサイズを意味するものとする。ただし、データが所定サイズの１以上のサブデータを含む場合、このデータの「量」は、サブデータの個数を意味してもよい。
第１の実施形態において、各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか、または、双方を組み合わせたものとして実現されてもよい。各機能ブロックは、複数に分割されてもよい。複数の機能ブロックは組み合わされてもよい。ある機能ブロックの一部の機能が、他の機能ブロックによって実行されてもよい。
第１の実施形態において説明されるフローにおけるいずれの処理も、例示の順序に限定されない。フローにおける処理の順序は、適宜変更可能である。フローにおける処理は、適宜、別の処理と並列に実行されもてよい。
第１の実施形態において、ある要素が他の要素と接続されているとは、例えば、ある要素と他の要素とが、直接的に、または、間接的に導電性となることを含むとしてもよい。ある要素が他の要素と接続されているとは、例えば、ある要素と他の要素とが、常時、または、選択的に、導電性となることを含むとしてもよい。
第１の実施形態においては、メモリシステムがＳＣＭモジュールである場合を例として説明する。しかしながら、メモリシステムは、ＳＣＭモジュールに限定されるものではなく、例えばＳＳＤ（Solid State Drive）、ＵＦＳ（Universal Flash Storage）デバイス、ＵＳＢ（登録商標）（Universal Serial Bus）メモリ、メモリカード、ハードディスクドライブとＳＳＤとを含むハイブリッド型ストレージシステムなどのような、様々な種類のストレージデバイスのいずれかでもよい。
第１の実施形態において、ＳＣＭモジュールに備えられているＳＣＭコントローラは、複数の不揮発性メモリからデータをリードした場合に、エラー検出およびエラー訂正を実行する。ＳＣＭコントローラは、エラーを検出し、エラー訂正に失敗した場合には、エラー処理を実行する。以下の説明では、ＳＣＭコントローラがエラーを検出しても当該エラーを訂正可能な場合を説明し、エラー訂正に失敗した際に実行されるエラー処理の説明は省略する。
図１は、第１の実施形態に係るＳＣＭモジュール１の構成の例を示す機能ブロック図である。
ＳＣＭモジュール１は、例えば、プロセッサ３から受信したデータを不揮発性メモリにライトするライト処理、および、不揮発性メモリからリードしたデータをプロセッサ３に送信するリード処理において、データのビット順序を変更する。
第１の実施形態において、ビット順序の変更とは、例えば、所定単位のデータを複数のサブデータに分割し、当該所定単位のデータに関する複数のサブデータの配置または並びを変更することをいう。１つのサブデータのサイズは、例えば、所定単位のデータのサイズを、ライト先となる複数の不揮発性メモリの数で割った値としてもよい。
第１の実施形態において、ＳＣＭモジュール１は、データのビット順序を変更するために、例えば、管理単位ごとの疲弊、摩耗または劣化の状態を示す状態情報を管理する。管理単位は、例えば、フレームでもよく、ウェアレベリングの管理単位でもよい。また、状態情報の管理単位は、例えば、チップ単位、キャッシュライン単位、キャッシュラインより大きい単位、キャッシュラインより小さい単位、所定数のビットの集合（ビットセット）のなどのうちのいずれかとしてもよい。キャッシュライン単位とは、例えば、プロセッサ３で使用されるキャッシュメモリのキャッシュラインの単位サイズとする。
フレームとは、データ本体と、当該データ本体に対するエラー検出および訂正に使用される付加データとを含むデータ、または、このデータの単位を意味するものとする。第１の実施形態において、フレームに含まれるデータ本体は、例えば、ユーザデータ、または、システム管理情報のいずれかである場合を説明する。ユーザデータは、例えば、ライト対象データとしてＳＣＭモジュール１がプロセッサ３から受信したデータである。システム管理情報は、例えば、ＳＣＭモジュール１の動作および制御に使用される情報である。以下、データ本体は、ペイロード部分と表記する場合がある。
ウェアレベリングとは、ライト限度回数のある不揮発性メモリの寿命を延ばすための処理である。ウェアレベリングは、例えば、不揮発性メモリのメモリセルの摩耗を平準化する。
しかしながら、第１の実施形態において、ＳＣＭモジュール１は、データのビット順序を変更するために、フレームまたはウェアレベリングの管理単位ではない単位で、状態情報を管理してもよい。
第１の実施形態において、ＳＣＭモジュール１は、例えば、データ本体がユーザデータではなく、システム管理情報の場合には、ビット順序を変更しない。
第１の実施形態において、ＳＣＭモジュール１は、例えば、不揮発性メモリに対してインプレース・アップデート（In-Place Update）を実行可能であるとする。第１の実施形態において、インプレース・アップデートとは、例えば、不揮発性メモリにデータをライトする場合に、任意の物理アドレスを指定できることをいうものとする。
第１の実施形態において、ＳＣＭモジュール１は、ＳＣＭモジュール１で実行されるリード・モディファイ・ライト（Read Modify Write）において、データのビット順序を変更してもよい。リード・モディファイ・ライトでは、ＳＣＭモジュール１に備えられている不揮発性メモリのメモリセルのデータをリードし、データを修正し、修正後のデータを不揮発性メモリにライトする処理である。
以下で、ＳＣＭモジュール１で実行される第１のリード・モディファイ・ライトおよび第２のリード・モディファイ・ライトを説明する。
第１のリード・モディファイ・ライトは、ＳＣＭチップＭＤ１～ＭＤｚのそれぞれにおいて実行される。ここでは、ＳＣＭチップＭＤ１～ＭＤｚのうちＳＣＭチップＭＤ１を用いて説明する。
ＳＣＭチップＭＤ１がＳＣＭコントローラ２からライト要求およびライト対象データを受信し、受信したライト対象データをそのままメモリセルにライトすると、メモリセルが疲弊しやすくなる。そこで、ＳＣＭチップＭＤ１は、ライト対象データをメモリセルにライトする前に、１回メモリセルからデータをリードし、リードしたデータとライト対象データとを比較し、ビットが反転している部分に対応するメモリセルのみライトを行う。ビット反転しないメモリセルがある場合、そのメモリセルに対してはライトされないため、そのメモリセルが疲弊することを抑制することができる。このような処理が、ＳＣＭチップＭＤ１で実行される第１のリード・モディファイ・ライトである。
第２のリード・モディファイ・ライトは、ＳＣＭコントローラ２において実行される。ＳＣＭコントローラ２は、インプレース・アップデートで、フレームをＳＣＭチップＭＤ１～ＭＤｚにライトする。フレームは、例えば、データ本体と、当該データ本体のエラーを検出および訂正するためのパリティを含む。ＳＣＭコントローラ２は、パリティを用いることで、ＳＣＭチップＭＤ１～ＭＤｚにライトしたフレームを後でリードした時に、フレームに含まれているデータ本体の一部にエラーが発生していた(例えば、ライトしたデータ本体とリードしたデータ本体が違っていた)としても、このエラーを訂正可能である。パリティは、フレームに含まれるデータ本体の全体から計算された値である。このため、フレーム中のデータ本体の１箇所でも更新されると、フレーム中のパリティの値も計算され、更新される。
例えば、ＳＣＭコントローラ２が、プロセッサ３がアクセス要求を発行する際に指定する論理アドレス（例えば0x100番地）に対する６４バイトのデータのライト要求を、プロセッサ２から受信したと仮定する。この場合、ＳＣＭコントローラ２は、後で説明するアドレス変換テーブルＡＴを用いて、論理アドレスに対応する物理アドレスを取得する。ＳＣＭコントローラ２は、単純に、ＳＣＭチップＭＤ１～ＭＤｚにおける物理アドレスに対応する位置に、ライト対象データをライトすることはできない。なぜなら、論理アドレスに対応する物理アドレスで指定される位置には、他の論理アドレスに対応するデータもライトされており、論理アドレスに対応するデータと他の論理アドレスに対応するデータとから計算されるパリティを更新する必要があるためである。したがって、ＳＣＭコントローラ２は、物理アドレスで指定される位置のフレームの全体をリードし、ＳＣＭコントローラ２上でライト対象データを上書きし、パリティを再計算し、新たなフレームを生成する。そして、ＳＣＭコントローラ２は、物理アドレスで指定される位置に、新たなフレームをライトする。このような処理が、ＳＣＭコントローラ２で実行される第２のリード・モディファイ・ライトである。
ＳＣＭコントローラ２が、プロセッサ３からライト要求（例えばランダムライト要求）を繰り返し受信すると、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚに対して第２のリード・モディファイ・ライトを繰り返し、その度にフレームのパリティを更新する。ランダムライト要求とは、例えば、ライト対象データのアドレスが連続ではなく、ランダムなライトコマンドである。
第１の実施形態では、ＳＣＭコントローラ２が、フレームのビット順序を変更し、パリティの位置をずらすことにより、フレームを記憶するメモリセルの疲弊を平準化することができる。
以下で、ＳＣＭモジュール１の構成を説明する。
ＳＣＭモジュール１は、複数のＳＣＭチップＭＤ１～ＭＤｚと、ＳＣＭコントローラ２とを備える。第１の実施形態において、ｚは、２以上の整数である。
ＳＣＭモジュール１は、図示しないメモリバスまたは外部バス経由でプロセッサ３と通信する。以下においては、メモリバスまたは外部バスを省略して、説明を簡略化する。
プロセッサ３は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro-Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＧＰＵ（Graphics Processing Unit）などの各種の処理デバイスのいずれかである。
なお、ＳＣＭモジュール１は、プロセッサ３に代えて、ホストデバイス、または、外部の情報処理装置などと通信してもよい。この場合、ＳＣＭモジュール１は、ホストデバイス、または、外部の情報処理装置と、例えば、所定の規格に準拠する通信を行うとしてもよい。所定の規格は、例えば、ＮＶＭｅ（登録商標）（Non-Volatile Memory Express）規格、ＰＣＩｅ（登録商標）（Peripheral Component Interconnect Exprress）規格、ＳＡＴＡ（Serial Advanced Technology Attachment）規格、または、ＳＡＳ（Serial Attached Small Computer System Interface）規格などでもよい。
ＳＣＭチップＭＤ１～ＭＤｚは、記憶装置の例であり、チップ形式でなくてもよい。ＳＣＭチップＭＤ１～ＭＤｚは、例えば、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）としてもよい。しかしながら、ＳＣＭチップＭＤ１～ＭＤｚは、ＲｅＲＡＭに限定されるものではなく、例えばＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）、ＰＲＡＭ（Phasechange Random Access Memory：相変化メモリ）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリなどのうちのいずれかでもよい。
このＳＣＭチップＭＤ１～ＭＤｚに関しては、図２から図８までを用いて後で具体的に説明する。
ＳＣＭコントローラ２は、プロセッサ３から受信したコマンドにしたがってＳＣＭチップＭＤ１～ＭＤｚに対する制御を実行する。また、ＳＣＭコントローラ２は、プロセッサ３からのコマンドを受信しなくても、バックグラウンド処理として、ＳＣＭチップＭＤ１～ＭＤｚに対する制御を実行する。より具体的には、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚへのデータのライトを制御し、ＳＣＭチップＭＤ１～ＭＤｚからのデータのリードを制御する。
ＳＣＭコントローラ２は、データのライト処理時に、プロセッサ３から第１のデータを受信する。第１の実施形態において、第１のデータは、例えば、フレームに含まれる１以上のユーザデータであるとする。
ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚにライトされる１以上のユーザデータに対してエラー訂正のための付加データを付与し、ユーザデータと付加データとを含む第２のデータを生成する。第１の実施形態において、第２のデータは、例えば、フレームであるとする。
ＳＣＭコントローラ２は、状態情報に基づいて、フレーム内のビット順序を変更するか否かを判断する。
ＳＣＭコントローラ２は、フレームのビット順序を変更する場合に、例えば、状態情報に応じて、フレーム内のビット順序を変更する。
そして、ＳＣＭコントローラ２は、フレーム、または、ビット順序が変更された後のフレームを、ＳＣＭチップＭＤ１～ＭＤｚへライトする。
第１の実施形態においては、ＳＣＭコントローラ２がＳＣＭチップＭＤ１～ＭＤｚに跨ってフレームをライトする場合を例として説明する。しかしながら、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚのうちの１つ、または、２つ以上にフレームをライトする場合に同様の制御を実行してもよい。
ＳＣＭコントローラ２は、データのリード処理時に、ＳＣＭチップＭＤ１～ＭＤｚから、フレームをリードする。
ＳＣＭコントローラ２は、状態情報に基づいて、リードしたフレームのビット順序を変更する（言い換えれば、ライト処理時に変更したフレームのビット順序を元に戻す）か否かを判断する。
ＳＣＭコントローラ２は、リードしたフレームのビット順序を変更する場合に、例えば、状態情報に応じて、フレームのビット順序を変更する（戻す）。
ＳＣＭコントローラ２は、フレームに含まれている付加データに基づいて、フレームに含まれているユーザデータに対してエラー検出および訂正のための処理を実行する。
そして、ＳＣＭコントローラ２は、エラー検出および訂正後のユーザデータをプロセッサ３へ送信する。
ＳＣＭコントローラ２は、第１のインタフェース部４と、第２のインタフェース部Ｉ１～Ｉｚと、バッファメモリ５ａを含むメモリ部５と、処理部６と、エンコーダ７と、デコーダ８とを備える。第１のインタフェース部４、第２のインタフェース部Ｉ１～Ｉｚ、メモリ部５、処理部６、エンコーダ７、および、デコーダ８は、バス９を介して、互いに、データ、情報、信号、コマンド、要求、メッセージ、指示、応答を送信または受信可能である。
第１のインタフェース部４は、プロセッサ３からのデータ、情報、信号、コマンド、要求、メッセージ、指示、応答などを受信する。また、第１のインタフェース部４は、データ、情報、信号、コマンド、要求、メッセージ、指示、応答などを、プロセッサ３へ送信する。
第１のインタフェース部４は、プロセッサ３から受信したユーザデータを、メモリ部５のバッファメモリ５ａに一時的にライトする。また、第１のインタフェース部４は、バッファメモリ５ａに一時的に記憶されているユーザデータをリードし、リードしたユーザデータをプロセッサ３へ送信する。
第２のインタフェース部Ｉ１～Ｉｚは、それぞれ、ＳＣＭチップＭＤ１～ＭＤｚと電気的に接続されている。第２のインタフェース部Ｉ１～Ｉｚは、ＳＣＭチップＭＤ１～ＭＤｚに対するデータ、情報、信号、コマンド、要求、メッセージ、指示、応答などを送受信する回路である。第２のインタフェース部Ｉ１～ＩｚのそれぞれによるＳＣＭチップＭＤ１～ＭＤｚに対するライトまたはリードは、互いに並列に実行可能である。言い換えれば、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚのうちの少なくとも２つに対して並列にライトまたはリードを実行可能である。以下においては、簡略化のために、第２のインタフェース部Ｉ１～Ｉｚを省略して説明する場合がある。
メモリ部５は、例えば揮発性メモリと不揮発性メモリとを含むとしてもよい。メモリ部５は、例えば、ＲＯＭ（Read Only Memory）およびＲＡＭ（Random Access Memory）を備えるとしてもよい。メモリ部５は、例えば、第１のインタフェース部４、第２のインタフェース部Ｉ１～Ｉｚ、処理部６、エンコーダ７、デコーダ８によって作業用として使用されてもよい。メモリ部５は、例えば、ＳＲＡＭ（Static Random Access Memory）としてもよい。メモリ部５は、例えばＤＲＡＭ（Dynamic random Access Memory）とＳＲＡＭとの組み合わせでもよい。メモリ部５は、ＳＣＭコントローラ２の内部でなく外部に配置されてもよい。
メモリ部５は、バッファメモリ５ａを備えている。バッファメモリ５ａは、例えば、プロセッサ３から受信したユーザデータ、および、プロセッサ３へ送信されるユーザデータを記憶する。バッファメモリ５ａは、例えば、メモリ部５の外部に配置されてもよい。バッファメモリ５ａは、例えば、第１のインタフェース部４に備えられてもよい。
メモリ部５は、例えば状態データ１０、アドレス変換テーブルＡＴ、ファームウェアＦＷを記憶する。
状態データ１０は、例えば、ＳＣＭチップＭＤ１～ＭＤｚにおける管理単位ごとの疲弊、摩耗または劣化の状態を示す状態情報を含む。状態データ１０は、動的に更新される。状態情報は、例えばＳＣＭチップＭＤ１～ＭＤｚの各管理単位の使用状態を示す情報を含むとしてもよい。使用状態を示す情報は、例えば、ライト（更新）回数、リード回数、イレーズ回数、ライト（更新）頻度、リード頻度、イレーズ頻度、または、それらの組み合わせを含む。第１の実施形態において、頻度とは、例えば、単位時間あたりの回数とする。第１の実施形態において、ＳＣＭチップＭＤ１～ＭＤｚの管理単位はウェアレベリングの管理単位であり、状態情報はライト回数である場合を例として説明する。なお、ＳＣＭチップＭＤ１～ＭＤｚがＭＲＡＭの場合、ＭＲＡＭからデータをリードすると、ＭＲＡＭに記憶されていたデータは破壊される。このような場合、状態データ１０の状態情報は、リード回数を含むとしてもよい。状態データ１０は、システム管理情報の一例である。
状態データ１０は、例えば、ＳＣＭチップＭＤ１～ＭＤｚにライトされるフレームのデータ種別を示す種別情報を含むとしてもよい。種別情報は、例えば、ＳＣＭチップＭＤ１～ＭＤｚにライトされるデータがユーザデータか、あるいは、システム管理情報かを示す情報としてもよい。
状態データ１０は、管理単位ごとに、ライト回数をライト方式（ライトの種類）に応じて重み付けした値を含むとしてもよい。ライト方式としては、例えば、ＳＣＭチップＭＤ１～ＭＤｚからデータをリードし、その後データをライトする第１のリード・モディファイ・ライトがある。また、他のライト方式としては、データをＳＣＭチップＭＤ１～ＭＤｚからリードすることなくライトする標準のライトがある。標準のライトは、第１のリード・モディファイ・ライトの動作とは異なり、ライト先の全メモリセルに対してデータをライトする。第１のリード・モディファイ・ライトではビット反転するメモリセルだけ疲弊するのに対し，標準のライトではビット反転しないメモリセルも含めてライト先の全セルが疲弊する。このように、第１のリード・モディファイ・ライトと標準のライトとで、メモリセルの疲弊の進行に差が生じる場合がある。このため、例えば、メモリセルの疲弊の進行しやすいライト方式の重みを大きくし、メモリセルの疲弊の進行しにくいライト方式の重みを小さくする。
例えば、メモリセルの疲弊がライト処理時の温度によって変わる場合、状態データ１０は、例えば、状態情報として、管理単位ごとに、ライト処理時の温度で重み付された値を含むとしてもよい。ＳＣＭチップＭＤ１～ＭＤｚのそれぞれに備えられているメモリセルの温度は、ＳＣＭチップＭＤ１～ＭＤｚのそれぞれに備えられている温度センサによって測定されてもよい。
状態データ１０は、例えば、状態情報として、管理単位ごとに、ライト処理時に反転されたビット数で重み付された値を含むとしてもよい。この場合、状態データ１０は、例えば、反転されたビット数が多い管理単位ほど、摩耗状態が進行していることを示す。
ユーザデータまたはシステム管理情報に対応するメタデータが存在し、メタデータが状態データ１０の状態情報として使用可能な情報を含む場合がある。この場合、ＳＣＭコントローラ２は、当該メタデータに基づいて状態データ１０を生成あるいは更新してもよい。
第１の実施形態において、状態データ１０は、フレームとは分離した構成であり、フレームと異なる位置にライトされる。
アドレス変換テーブルＡＴは、ＳＣＭチップＭＤ１～ＭＤｚに記憶されているデータの論理アドレスと、そのデータが記憶されている位置を特定する物理アドレスとを関連付けている。アドレス変換テーブルＡＴは、システム管理情報の一例である。
上記のように、メモリセルは、ライトなどを繰り返すことにより疲弊する。例えば、プロセッサ３が同じ論理アドレスに対して繰り返しライトを要求した場合、ＳＣＭコントローラ２は、インプレース・アップデートによりＳＣＭチップＭＤ１～ＭＤｚに対するライト処理を実行する。この場合、同じメモリセルの疲弊が進行し、疲弊の進行したメモリセルは寿命を迎えてライト不可となる。このような局所的なメモリセルの疲弊の進行を防止するために、ＳＣＭコントローラ２は、例えばウェアレベリングを実行する。ＳＣＭコントローラ２は、状態情報を持ち、プロセッサ３が繰り返し同じ論理アドレスに対してライトを要求する場合に、疲弊の進行していないメモリセルにライトを実行するように制御を行う。アドレス変換テーブルＡＴは、どのデータがどこにライトされているかを示すデータである。ＳＣＭコントローラ２は、アドレス変換テーブルＡＴを参照することにより、アクセス対象データの論理アドレスがＳＣＭチップＭＤ１～ＭＤｚのどの物理的位置に対応するかを理解することができる。
ファームウェアＦＷは、処理部６によって実行されるソフトウェアの一例である。ファームウェアＦＷは、例えば、コードとデータとを含む。ファームウェアＦＷは、処理部６によって実行されることにより、第１のインタフェース部４、第２のインタフェース部Ｉ１～Ｉｚ、メモリ部５、エンコーダ７、デコーダ８を制御する。ファームウェアＦＷは、システム管理情報の一例である。
第１の実施形態において、ファームウェアＦＷは、例えば、処理部６を、アドレス変換部１１、第１のリード制御部１２、エンコード制御部１３、第１の判断部１４、第１の変更部１５、第１のライト制御部１６、更新部１７、第２のリード制御部１８、第２の判断部１９、第２の変更部２０、デコード制御部２１、第２のライト制御部２２として機能させる。また、ファームウェアＦＷは、処理部６によって実行されることにより、例えば、ＳＣＭチップＭＤ１～ＭＤｚに対するウェアレベリングを実行する。
アドレス変換部１１は、ライト処理時に、メモリ部５に記憶されているアドレス変換テーブルＡＴに基づいて、ライト先の論理アドレスを、ライト先の物理アドレスに変換する。
アドレス変換部１１は、リード処理時に、メモリ部５に記憶されているアドレス変換テーブルＡＴに基づいて、リード対象の論理アドレスを、リード対象の物理アドレスに変換する。
第１のリード制御部１２は、ライト処理時に、メモリ部５に記憶されているデータをリードする。
エンコード制御部１３は、データの信頼性を担保するために、エンコーダ７を使用して、メモリ部５からリードしたデータと、当該データに対応しエラー訂正のための情報を含む付加データとを含むフレームを生成する。
第１の判断部１４は、ライト対象のフレームのビット順序を変更するか否かを判断する。
例えば、第１の判断部１４は、フレームに含まれるデータの種類に基づいて、フレームのビット順序を変更するか否かを判断してもよい。より具体的には、第１の判断部１４は、例えば、メモリ部５からリードしたデータがプロセッサ３から受信したユーザデータの場合に、ユーザデータを含むフレームのビット順序を変更すると判断する。ＳＣＭコントローラ２は、フレーム内のビット順序が変更可能になる前に、ＳＣＭチップＭＤ１～ＭＤｚからシステム管理情報をリードする場合がある。このため、第１の判断部１４は、例えば、メモリ部５からリードしたデータがシステム管理情報の場合に、システム管理情報を含むフレームのビット順序を変更しないと判断する。
言い換えれば、第１の判断部１４は、システム管理情報を含むフレームのビット順序は変更する必要がないと判断する。この場合、第１のライト制御部１６は、フレームをそのままの状態でＳＣＭチップＭＤ１～ＭＤｚへライトする。
ここで、システム管理情報のうち、ＳＣＭモジュール１が起動してから状態データ１０がリードされるまでの間にリードされる部分を含むフレームのビット順序が変更されないことを具体的に説明する。
第１の実施形態において、ＳＣＭコントローラ２は、フレーム内において、比較的ライト回数の高いパリティなどの位置を変更する(例えばビット順序を変える)。これにより、メモリセルの疲弊をフレーム内で平準化し、メモリセルを長寿命化する。フレームのデータ本体は、例えば、ユーザデータまたはシステム管理情報を含む。ＳＣＭコントローラ２は、ビット順序を変更するか否かを判断するために、ライト対象フレームの状態情報を備える。ＳＣＭモジュール１が起動すると、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚからシステム管理情報をリードし、メモリ部５に記憶させる。例えば、ＳＣＭモジュール１の起動直後は、ＳＣＭコントローラ２のメモリ部５は基本的には空であり、ＳＣＭコントローラ２は、状態情報を持っていない。この状態において、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚからリードしたフレームのビット順序を変更することはできない。起動時に、ＳＣＭコントローラ２が、アドレス変換テーブルＡＴ、ファームウェアＦＷ、状態データ１０を、どのような順序でＳＣＭチップＭＤ１～ＭＤｚからリードするかは、実装に依存するが、ＳＣＭコントローラ２は、少なくとも状態データ１０をリードするまではフレームのビット順序の変更を実行することはできない。そのため、第１の実施形態において、ＳＣＭコントローラ２は、状態データ１０を含むフレームと、起動してから状態データ１０がＳＣＭチップＭＤ１～ＭＤｚからリードされるまでの間にリードされるフレームとに関しては、ビット順序を元に戻すことができないため、ビット順序を変更しない。
より具体的に説明すると、ＳＣＭコントローラ２は、例えば、ＳＣＭチップＭＤ１～ＭＤｚから、その他のシステム管理情報、ファームウェアＦＷ、アドレス変換テーブルＡＴ、状態データ１０という順でリードを行い、その他のシステム管理情報、ファームウェアＦＷ、アドレス変換テーブルＡＴ、状態データ１０をメモリ部５に記憶させる場合を想定する。この場合、ＳＣＭコントローラ２は、状態データ１０をリードし終わるまでビット順序の変更を実行することができない。このため、ＳＣＭコントローラ２は、ライト処理時に、その他のシステム管理情報を含むフレーム、ファームウェアＦＷを含むフレーム、アドレス変換テーブルＡＴを含むフレーム、状態データ１０を含むフレームの全てに対して、ビット順序の変更を実行しない。
ＳＣＭコントローラ２は、例えば、ＳＣＭチップＭＤ１～ＭＤｚから、ファームウェアＦＷ、状態データ１０、アドレス変換テーブルＡＴ、その他のシステム管理情報という順でリードを行い、ファームウェアＦＷ、状態データ１０、アドレス変換テーブルＡＴ、その他のシステム管理情報をメモリ部５に記憶させる場合を想定する。この場合、ＳＣＭコントローラ２は、状態データ１０をリードし終わることで、ビット順序の変更を実行可能となる。このため、ＳＣＭコントローラ２は、ライト処理時に、少なくとも、ファームウェアＦＷを含むフレーム、状態データ１０を含むフレームに対して、ビット順序の変更を実行しない。ＳＣＭコントローラ２は、ライト処理時に、アドレス変換テーブルＡＴを含むフレーム、その他のシステム管理情報を含むフレームに対してはビット情報を変更してもよく、変更しなくてもよい。
第１の判断部１４は、例えば、ＳＣＭコントローラ２がプロセッサ３からランダムライト要求を受信した場合（すなわち、ライト方式がランダムライトの場合）に、ライト対象データを含むフレームの順序を変更すると判断する。
第１の判断部１４は、例えば、ＳＣＭコントローラ２がプロセッサ３からライト要求および連続するアドレスを受信した場合（すなわち、ライト方式がシーケンシャルライトの場合）に、連続するアドレスに基づいてＳＣＭチップＭＤ１～ＭＤｚへ追記されるフレームのビット順序を変更しないと判断する。シーケンシャルライトの場合、フレームに含まれるデータ本体の全体が最新のデータに更新されるとともに、データ本体に応じてパリティを含む付加データも更新される。したがって、シーケンシャルライトの場合に生成されるフレームは、フレーム全体にわたってメモリセルが疲弊する。このように、シーケンシャルライトの場合には、フレーム内のビット順序を変更しても、メモリセルの疲弊を平準化する効果が得られない。このため、第１の判断部１４は、例えばライト方式がシーケンシャルライトの場合に、連続するアドレスに基づいてＳＣＭチップＭＤ１～ＭＤｚへ追記されるフレームのビット順序を変更しないと判断する。この場合、第１のライト制御部１６は、フレームをそのままの状態でＳＣＭチップＭＤ１～ＭＤｚへライトする。
例えば、第１の判断部１４は、状態データ１０におけるフレームのライト回数に基づいて、フレームのビット順序を変更するか否かを判断してもよい。より具体的には、第１の判断部１４は、例えば、フレームのライト回数が第１のライト回数以上の場合に、フレームのビット順序を変更すると判断する。
例えば、第１の判断部１４は、状態データ１０におけるライト先に対応する管理単位のライト回数と少なくとも１つの閾値に基づいて、フレームのビット順序を変更するか否かを判断してもよい。より具体的には、第１の判断部１４は、例えば、ライト先に対応する管理単位のライト回数を所定の値で割り算し、商に応じてフレームのビット順序を変更すると判断する。
第１の変更部１５は、第１の判断部１４によってビット順序を変更すると判断された場合に、フレームのビット順序を変更する。
より具体的には、第１の変更部１５は、例えば、ライト先に対応する管理単位のライト回数を所定の値で割り算して得られた結果に応じてフレームのビット順序を変更する。
例えば、第１の変更部１５は、フレームのビット順序を変更する場合、フレーム内のビットを複数に分割した複数のビットセットの位置を変更してもよい。ビットセットとは、言い換えれば、ビットの束である。ビットセットを構成するビットの数は、例えば、フレームに含まれている付加データを構成するビット数の約数としてもよい。あるいは、ビットセットを構成するビットの数は、例えば、ＳＣＭコントローラ２のＳＣＭチップＭＤ１～ＭＤｚへのアクセス単位の約数としてもよい。ここで、アクセス単位とは、例えば、ライト対象のデータの単位サイズ、および、リード対象のデータの単位サイズとする。
第１の変更部１５は、例えば、プロセッサ３のＳＣＭモジュール１へのアクセス単位である６４バイト分、フレーム内でビット順序をずらすとしてもよい。第１の実施形態において、プロセッサ３のＳＣＭモジュール１へのアクセス単位のサイズは、プロセッサ３で使用されるキャッシュメモリのキャッシュラインサイズと同じでもよい。
第１の判断部１４によってフレームのビット順序を変更すると判断された場合、第１のライト制御部１６は、第１の変更部１５によってビット順序の変更されたフレームを、第２のインタフェース部Ｉ１～Ｉｚ経由で、ＳＣＭチップＭＤ１～ＭＤｚにおけるライト先の物理アドレスの示す位置にライトする。
一方、第１の判断部１４によってフレームのビット順序を変更しないと判断された場合、第１のライト制御部１６は、フレームを、第２のインタフェース部Ｉ１～Ｉｚ経由で、ＳＣＭチップＭＤ１～ＭＤｚにおけるライト先の物理アドレスの示す位置にライトする。
更新部１７は、ＳＣＭチップＭＤ１～ＭＤｚに対するフレームのライト処理が実行された場合に、状態データ１０に対して、ライト処理に関連する管理単位の状態情報を更新する。具体的には、更新部１７は、ライト先に対応する管理単位のライト回数を加算する。
更新部１７としては、例えば、ウェアレベリングに使用されるライト回数管理部が使用されてもよい。
第２のリード制御部１８は、リード処理時に、ＳＣＭチップＭＤ１～ＭＤｚにおけるリード対象の物理アドレスの示す位置から第２のインタフェース部Ｉ１～Ｉｚ経由で、フレーム、または、ビット順序が変更されたフレームをリードする。
第２の判断部１９は、リードしたフレームのビット順序を変更するか否かを判断する。言い換えれば、第２の判断部１９は、ＳＣＭチップＭＤ１～ＭＤｚからリードしたフレームのビット順序がライト処理時に変更されており元に戻す必要があるか否かを判断する。
例えば、第２の判断部１９は、フレームに含まれているデータの種類に基づいて、フレームのビット順序を変更するか否かを判断してもよい。より具体的には、第２の判断部１９は、例えば、ＳＣＭチップＭＤ１～ＭＤｚからリードしたフレームに含まれているデータがユーザデータである場合に、フレームのビット順序を変更すると判断する。第２の判断部１９は、例えば、ＳＣＭチップＭＤ１～ＭＤｚからリードしたフレームに含まれているデータがシステム管理情報である場合に、フレームのビット順序を変更しないと判断する。
例えば、第２の判断部１９は、フレームがライトされた時のライト方式に基づいて、フレームのビット情報を変更するか否かを判断してもよい。より具体的には、第２の判断部１９は、例えば、リード対象のフレームがライト処理時にランダムライト要求に基づいてライトされたフレームである場合に、リード対象のフレームのビット順序を変更すると判断する。第２の判断部１９は、例えば、リード対象のフレームがライト処理時に連続するアドレスにしたがってＳＣＭチップＭＤ１～ＭＤｚへ追記されたフレームの場合に、リード対象のフレームのビット順序を変更しないと判断する。
例えば、第２の判断部１９は、状態データ１０におけるリード対象に対応する管理単位のライト回数に基づいて、フレームのビット順序を変更するか否かを判断してもよい。より具体的には、第２の判断部１９は、例えば、リード対象に対応する管理単位のライト回数が閾値を超える場合に、フレームのビット順序を変更すると判断する。
第２の変更部２０は、第２の判断部１９によってビット順序を変更すると判断された場合に、フレームのビット順序を変更する。
例えば、第２の変更部２０は、状態データ１０に含まれている状態情報に応じて、ライト時に変更されたビット順序を元に戻す。
例えば、第２の変更部２０は、フレームにおける複数のビットセットの位置を変更前の状態に戻してもよい。
デコード制御部２１は、デコーダ８を使用して、ＳＣＭチップＭＤ１～ＭＤｚからリードされたフレーム、または、第２の変更部２０によってビット順序が変更されたフレームに対するエラー検出およびエラー訂正を実行し、エラー検出およびエラー訂正後のデータを生成する。より具体的には、デコード制御部２１は、フレームに含まれている付加データに基づいて、フレームに含まれているデータに対するエラー検出およびエラー訂正を実行する。
第２のライト制御部２２は、エラー検出およびエラー訂正後のデータを、メモリ部５にライトする。
エンコーダ７は、例えば、エラー検出処理およびエラー訂正処理に使用される付加データを生成するための回路である。エンコーダ７は、例えば、ＣＲＣ（Cyclic Redundancy Code）エンコーダ７１、ＥＣＣ（Error Correcting Code）エンコーダ７２、ＸＯＲ（排他的論理和）エンコーダ７３を備える。
ＣＲＣエンコーダ７１は、データのエラーを検出するためのＣＲＣ符号情報を生成する。
ＥＣＣエンコーダ７２は、データのエラーを検出および訂正するためのＥＣＣパリティを生成する。
ＸＯＲエンコーダ７３は、ＳＣＭチップＭＤ１～ＭＤｚごとに、エラーを検出および訂正するためのＸＯＲパリティを生成する。
デコーダ８は、例えば、付加データに基づいて、当該付加データに対応するデータに対するエラー検出処理およびエラー訂正処理を実行するための回路である。デコーダ８は、例えば、ＣＲＣチェック部８１、ＥＣＣデコーダ８２、ＸＯＲデコーダ８３を備える。
ＣＲＣチェック部８１は、ＣＲＣ符号情報に基づいて、データに対するエラーの検出を行う。具体的には、ＣＲＣチェック部８１は、付加データに含まれておりＣＲＣエンコーダ７１によって計算されたＣＲＣ符号情報と、ＥＣＣデコーダ８２によるエラーの検出および訂正後のデータからＣＲＣチェック部８１が計算したＣＲＣ符号情報とを比較する。そして、ＣＲＣチェック部８１は、付加データに含まれているＣＲＣ符号情報と、ＣＲＣチェック部８１が計算したＣＲＣ符号情報とが一致した場合にエラーがなく、一致しない場合にエラーがあると判断する。
ＥＣＣデコーダ８２は、ＥＣＣパリティに基づいて、データのエラーを検出および訂正する。
ＸＯＲデコーダ８３は、ＥＣＣデコーダ８２によってエラー訂正できないエラーが発生した場合に、ＸＯＲパリティに基づいて、データのエラー訂正を行う。
ここで、エンコーダ７およびデコーダ８とマルチキャストとの関係を具体的に説明する。
ＳＣＭチップＭＤ１～ＭＤｚにフレームをライトしてリードすると、フレームに含まれているデータ本体にエラーが含まれている場合がある。例えば、0xABCDというデータ本体をライトしたが、リードすると、データ本体が0xAACDに変わっている場合を想定する。このエラーを訂正するために、ＳＣＭコントローラ２は、ＥＣＣエンコーダ７２を用いて、ライト処理時に、0xABCDというデータ本体に対してＥＣＣパリティを付加したフレームを生成する。ＳＣＭコントローラ２は、フレームをＳＣＭチップＭＤ１～ＭＤｚにライトする。ＳＣＭコントローラ２は、リード処理時に、ＳＣＭチップＭＤ１～ＭＤｚからフレームをリードし、ＥＣＣデコーダ８２を用いて、エラーのあるデータ本体0xAACDおよびＥＣＣパリティに対するエラー訂正を実行する。
例えばエラー(すなわちビット反転)しているビット数が増加した場合、または、ＳＣＭチップＭＤ１～ＭＤｚのうちのいずれか１つが故障した場合、ＥＣＣデコーダ８２でエラー訂正ができない場合がある。このような場合、ＳＣＭコントローラ２は、ＸＯＲデコーダ８３によるデコードを実行する。ＸＯＲデコーダ８３は、ＸＯＲエンコーダ７３で生成されたＸＯＲパリティを用いて、フレームのエラー訂正を行う。
説明を簡略化するため、３つのＳＣＭチップＭＤ１～ＭＤ３に対してフレームがライトおよびリードされる場合を説明する。ＳＣＭコントローラ２は、例えば、２つのＳＣＭチップＭＤ１，ＭＤ２に対してデータ本体とＥＣＣパリティをライトし、１つのＳＣＭチップＭＤ３に対してＸＯＲパリティをライトする場合を仮定する。２つのＳＣＭチップＭＤ１，ＭＤ２に対してライトされたデータ本体およびＥＣＣパリティは、２進数表記で、0b11110000および0b10101010であるとする。このデータ本体およびＥＣＣパリティのＸＯＲを計算すると0b01011010となる。このＸＯＲ演算値がＸＯＲパリティとなる。この結果、ＳＣＭチップＭＤ１には、0b11110000がライトされ、ＳＣＭチップＭＤ２には、0b10101010がライトされ、ＳＣＭチップＭＤ３には、0b01011010がライトされる。データ本体、ＣＲＣ符号情報、ＥＣＣパリティが更新されると、ＸＯＲパリティの更新も必要になる。
その後、ＳＣＭチップＭＤ２が故障したものとする。この場合、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１から0b11110000をリードし、ＳＣＭチップＭＤ２からはデータをリードすることができず、ＳＣＭチップＭＤ３からＸＯＲパリティである0b01011010をリードする。ＸＯＲデコーダ８３は、ＳＣＭチップＭＤ１からリードしたデータである0b11110000とＳＣＭチップＭＤ３からリードしたＸＯＲパリティである0b01011010とのＸＯＲを計算する。これにより、ＳＣＭチップＭＤ２に記憶されていたデータ0b10101010を復活させることができる。
ＸＯＲパリティは、ＥＣＣデコーダ８２によるエラー訂正が可能な場合には、使用されない。ここで、ＳＣＭチップＭＤ１～ＭＤｚのうちのいずれかのＳＣＭチップがＸＯＲパリティの記憶に使用されるものと仮定する。ＳＣＭコントローラ２は、プロセッサ３からリード要求を受信した場合に、ＳＣＭチップＭＤ１～ＭＤｚのすべてに対して、データ本体、ＥＣＣパリティ、および、ＸＯＲパリティのリードを実行することは、効率的ではない。なぜなら、ＸＯＲパリティは、ＥＣＣデコーダ８２によってデータ本体のエラー訂正ができない場合のみに使用されるものであり、ＸＯＲパリティが使用される機会は少ないためである。このように、使用される機会の少ないＸＯＲパリティのリード回数が多くなると、ＳＣＭモジュール１の消費電力に無駄が生じるとともに、ＸＯＲパリティのリードによりメモリセルの疲弊が進行する場合がある。
このような無駄なＸＯＲパリティのリードを抑制するために、マルチキャストが使用される。マルチキャストにおいて、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚのうち、データ本体、および、ＥＣＣパリティを記憶するＳＣＭチップに対してリード要求を発行し、ＥＣＣデコーダ８２によってフレームをエラー訂正できる場合には、ＸＯＲパリティを記憶するＳＣＭチップに対してリード要求を発行しない。ＳＣＭコントローラ２は、ＸＯＲパリティを記憶するＳＣＭチップに対しては、ＥＣＣデコーダ８２によってフレームをエラー訂正できない場合にのみリード要求を行う。
処理部６は、ファームウェアＦＷにしたがって各種の制御を実行する。処理部６は、例えば、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＧＰＵなどの各種の処理デバイスのいずれかでもよい。
処理部６は、例えば、ＳＣＭモジュール１の起動時に、ＳＣＭチップＭＤ１～ＭＤｚのうちの少なくとも１つから第２のインタフェース部Ｉ１～Ｉｚのうちの少なくとも１つ経由で、状態データ１０の少なくとも一部、ファームウェアＦＷの少なくとも一部、および、アドレス変換テーブルＡＴの少なくとも一部をリードする。そして、処理部６は、状態データ１０の少なくとも一部、ファームウェアＦＷの少なくとも一部、および、アドレス変換テーブルＡＴの少なくとも一部をメモリ部５に記憶させる。
処理部６は、例えば、ＳＣＭモジュール１がシャットダウンする前に、メモリ部５に記憶されている状態データ１０の少なくとも一部、および、アドレス変換テーブルＡＴの少なくとも一部を、第２のインタフェース部Ｉ１～Ｉｚのうちの少なくとも１つ経由でＳＣＭチップＭＤ１～ＭＤｚのうちの少なくとも１つへライトする。
例えば、処理部６は、データのライト処理時に、ファームウェアＦＷにしたがって、上記のアドレス変換部１１、第１のリード制御部１２、エンコード制御部１３、第１の判断部１４、第１の変更部１５、第１のライト制御部１６、更新部１７として機能する。
例えば、処理部６は、データのリード処理時に、ファームウェアＦＷにしたがって、上記のアドレス変換部１１、第２のリード制御部１８、第２の判断部１９、第２の変更部２０、デコード制御部２１、第２のライト制御部２２として機能する。
次に、図２から図８までを用いて、第１の実施形態に係るＳＣＭチップＭＤ１の構成の詳細を説明する。なお、ＳＣＭチップＭＤ２～ＳＣＭチップＭＤｚも、ＳＣＭチップＭＤ１と同様の構成を持つものとする。
図２は、ＳＣＭチップＭＤ１の例を示す機能ブロック図である。図２に示されるように、ＳＣＭチップＭＤ１は、メモリセルアレイ２３、シーケンサ（コントローラ）２４、ワード線（ＷＬ）デコーダ２５、ゲート線（ＳＧＬ）デコーダ２６、グローバルビット線（ＧＢＬ）デコーダ２７、センスアンプ２８、データラッチセット２９、温度センサ１００を備える。
メモリセルアレイ２３は、複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、１つのページを構成する。各メモリセルＭＣは、第１端において１つのワード線ＷＬと接続され、第２端において１つのビット線ＢＬと接続される。各ビット線ＢＬは、トランジスタＳＴ（図示せず）を介して１つのグローバルビット線ＧＢＬと接続されている。１つのグローバルビット線ＧＢＬには、対応するトランジスタＳＴ（図示せず）を介して複数のビット線ＢＬが接続されている。各トランジスタＳＴは、１つのゲート線ＳＧＬによってオンし、すなわち、当該トランジスタＳＴの両端を電気的に接続する。メモリセルアレイ２３の詳細は後述される。ビット線ＢＬは、グローバルビット線ＧＢＬとの区別のために、ローカルビット線と称される場合がある。
ＷＬデコーダ２５は、複数のワード線ＷＬと接続されており、ワード線選択部およびワード線ドライバを含む。ワード線選択部は、シーケンサ２４からワード線アドレスを示す信号（ＷＬアドレス信号）を受信し、受信されたＷＬアドレス信号により示されるＷＬアドレスを付されたワード線ＷＬを選択する。ワード線ドライバは、シーケンサ２４の制御にしたがって、選択されたワード線（選択ワード線）ＷＬおよび非選択のワード線（非選択ワード線）ＷＬに、データのリード、ライト、および、イレーズの間に、必要な電圧を印加する。
ＳＧＬデコーダ２６は、複数のゲート線ＳＧＬと接続されており、ゲート線選択部およびゲート線ドライバを含む。ゲート線選択部は、シーケンサ２４からゲート線アドレスを示す信号（ＳＧＬアドレス信号）を受信し、受信されたＳＧＬアドレス信号により示されるゲート線アドレスを付されたゲート線ＳＧＬを選択する。ゲート線ドライバは、シーケンサ２４の制御にしたがって、選択されたゲート線ＳＧＬおよび非選択のゲート線ＳＧＬに、データのリード、ライト、および、イレーズの間、必要な電圧を印加する。
ＧＢＬデコーダ２７は、複数のグローバルビット線ＧＢＬと接続されており、グローバルビット線選択部およびグローバルビット線ドライバを含む。グローバルビット線選択部は、シーケンサ２４からグローバルビット線アドレスを示す信号（ＧＢＬアドレス信号）を受信し、受信されたＧＢＬアドレス信号により示されるＧＢＬアドレスを付されたグローバルビット線ＧＢＬを選択する。グローバルビット線ドライバは、シーケンサ２４の制御にしたがって、選択されたグローバルビット線（選択グローバルビット線）ＧＢＬおよび非選択のグローバルビット線（非選択グローバルビット線）ＧＢＬに、データのリード、ライト、および、イレーズの間、必要な電圧を印加する。
センスアンプ２８は、ＧＢＬデコーダ２７によって選択されたグローバルビット線ＧＢＬを流れる電流を受信し、受信された電流に基づいて、リード対象のメモリセルＭＣに保持されているデータを割り出す。
データラッチセット２９は、センスアンプ２８からのデータおよびシーケンサ２４からのデータを保持し、複数のデータラッチを含む。
シーケンサ２４は、ＳＣＭコントローラ２との間で信号ＤＱおよび制御信号を送受信する。信号ＤＱは、例えば８ビットの幅を有し、データの実体であり、コマンド、データ、アドレス信号、ステータスデータ等を含む。制御信号は、信号ＲＹ／￣ＢＹを含む。信号ＲＹ／￣ＢＹは、ＳＣＭチップＭＤ１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。ＳＣＭチップＭＤ１は、レディー状態においてＳＣＭコントローラ２からの命令を受け付け、ビジー状態においてＳＣＭコントローラ２からの命令を受け付けない。
シーケンサ２４は、受信されたコマンドおよびアドレス信号に基づいて、センスアンプ２８およびデータラッチセット２９を制御し、データラッチセット２９へ（から）データを送信（受信）する。また、シーケンサ２４は、受信されたアドレス信号から、ＷＬアドレス、ＳＧＬアドレスおよびＧＢＬアドレスを取得する。
シーケンサ２４は、データのライトの間、ＷＬデコーダ２５およびＧＢＬデコーダ２７を制御して、選択ワード線ＷＬと選択グローバルビット線ＢＬの間に大きい電位差を発生させる。この電位差により、メモリセルＭＣの抵抗状態が遷移する。シーケンサ２４は、データのリードの間、選択ワード線ＷＬと選択グローバルビット線ＢＬとの間に抵抗状態の遷移が生じない大きさの電位差を発生させ、センスアンプ２８は、選択グローバルビット線ＢＬを流れる電流を検出する。
シーケンサ２４は、データレジスタ２４ａを含む。データレジスタ２４ａは、ステータスデータ等のデータを保持する。ステータスデータは、ＳＣＭチップＭＤ１の状態を示す。
シーケンサ２４は、先に説明した第１のリード・モディファイ・ライトを実行するための制御を実行する。
温度センサ１００は、ＳＣＭチップＭＤ１に備えられているメモリセルの温度を測定する。
後述の「ワード線ＷＬ」の表記に後続する英数字を伴った要素もワード線ＷＬであり、後続する英数字はワード線ＷＬを互いに区別するために使用される。後述の「ビット線ＢＬ」の表記に後続する英数字を伴った要素もビット線ＢＬであり、後続する英数字はビット線ＢＬを互いに区別するために使用される。後述の「グローバルビット線ＧＢＬ」の表記に後続する英数字を伴った要素もグローバルビット線ＧＢＬであり、後続する英数字はグローバルビット線ＧＢＬを互いに区別するために使用される。後述の「メモリセルＭＣ」の表記に後続する英数字を伴った要素もメモリセルＭＣであり、後続する英数字はメモリセルＭＣを互いに区別するために使用される。後述の「ゲート線ＳＧＬ」の表記に後続する英数字を伴った要素もゲート線ＳＧＬであり、後続する英数字はゲート線ＳＧＬを互いに区別するために使用される。後述の「トランジスタＳＴ」の表記に後続する英数字を伴った要素もトランジスタＳＴであり、後続する英数字はトランジスタＳＴを互いに区別するために使用される。
図３は、第１の実施形態に係るメモリセルアレイ２３の一部の要素および接続を示す図である。
図３に示されるように、αが０～ｋ（ｋは自然数）の各々の場合について、グローバルビット線ＧＢＬ０は、トランジスタＳＴα０を介してビット線ＢＬα０と接続されている。同様に、αが０～ｋの各々の場合かつβが０～ｎ（ｎは自然数）の各々の場合について、グローバルビット線ＧＢＬβは、トランジスタＳＴαβを介してビット線ＢＬαβと接続されている。αが０～ｋの各々の場合かつβが０～ｎの各々の場合について、トランジスタＳＴαβはゲートにおいて、ゲート線ＳＧＬαと接続されている。
βが０～ｎの各々の場合かつγが０～ｍ（ｍは自然数）の各々の場合について、ビット線ＢＬ０βは、メモリセルＭＣａγ０βを介して、ワード線ＷＬａγと接続されている。同様に、αが０～ｋの各々の場合かつβが０～ｎの各々の場合かつγが０～ｍの各々の場合について、ビット線ＢＬαβは、メモリセルＭＣａγαβを介して、ワード線ＷＬａγと接続されている。さらに、αが０～ｋの各々の場合かつβが０～ｎの各々の場合かつγが０～ｍの各々の場合について、ビット線ＢＬαβは、メモリセルＭＣｂγαβを介して、ワード線ＷＬｂγと接続されている。
１つのゲート線ＳＧＬを共有する複数のトランジスタＳＴとそれぞれのビット線ＢＬと、１つのワード線ＷＬの間に接続された複数のメモリセルＭＣの組は、１つのセルセットＣＵを構成する。１つのセルセットＣＵにより提供される記憶空間は、ページと称される。あるセルセットＣＵの１ページの各ビットのデータは、当該セルセットＣＵ中の１つのメモリセルＭＣによって保持される。
図４は、第１の実施形態に係るメモリセルアレイ２３の一部の立体構造を示す図であり、互いに直交するｘ軸、ｙ軸、およびｚ軸により定義される空間での構造を示す。
図示せぬ基板のｚ軸に沿った上方に、複数の導電体ＣＧＢが設けられる。導電体ＣＧＢは、ｘ軸に沿って延び、ｙ軸に沿って間隔を有し、各々が１つのグローバルビット線ＧＢＬとして機能する。
各導電体ＣＧＢの上面上に、半導体ＳＣが設けられる。１つの導電体ＣＧＢと接続された半導体ＳＣは、ｘ軸に沿って間隔を有して並ぶ。半導体ＳＣは、例えばシリコンを含むか、シリコンからなる。各半導体ＳＣは、ｘ軸に沿って対向する２つの側面上において、絶縁体ＩＧを設けられている。各半導体ＳＣは、ｚ軸の下方から、部分ＳＣａ、ＳＣｂ、および、ＳＣｃを含む。
導電体ＣＧＢの上方に、複数の導電体ＣＳが設けられる。ｘ軸に関して並ぶ導電体ＣＢの対の各々の間に２つの導電体ＣＳが間隔を有して並ぶ。導電体ＣＳは、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並ぶ。各導電体ＣＳは、１つのゲート線ＳＧＬとして機能し、１つの絶縁体ＩＧと接し、当該絶縁体ＩＧとともに１つの半導体ＳＣの部分ＳＣｂを挟む。１つの部分ＳＣｂ、１つの導電体ＣＳ、および、当該部分ＳＣｂならびに当該導電体ＣＳの間の絶縁体ＩＧは、１つのトランジスタＳＴを構成する。１つの半導体ＳＣの部分ＳＣａの一部およびＳＣｃの一部は、１つのトランジスタＳＴのソース／ドレイン領域として機能する。１つの半導体ＳＣの部分ＳＣｂの一部は、１つのトランジスタＳＴのチャネル領域として機能する。
各半導体ＳＣの上面上に、導電体ＣＢが設けられる。複数の導電体ＣＢは、ｚ軸に沿って延び、各々が１つのビット線ＢＬ（ＢＬ０、ＢＬ１、…）として機能する。
各導電体ＣＢは、ｘ軸に沿って対向する２つの側面上において、抵抗変化層ＶＲを設けられている。抵抗変化層ＶＲは、連続的に可変な値の抵抗を有することができる抵抗変化材料を含むか、そのような抵抗変化材料からなる。抵抗変化材料は、電圧を印加されると、より低い抵抗値を有する状態に至る。抵抗変化材料は、電流が流れると、より高い抵抗値の状態を有する状態に遷移する。このような抵抗変化材料は、ＨｆＯ、ＴｉＯ2、ＺｎＭｎ2Ｏ4、ＮｉＯ、ＳｒＺｒＯ3、および、Ｐｒ0.7Ｃａ0.3ＭｎＯ3、Ｃ等の材料の少なくとも１つを含む。また、抵抗変化材料は、多結晶またはアモルファス状態のＳｉ、または、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、ＡｌＯの少なくとも１つを含む。さらに、抵抗変化層ＶＲは、上に列挙された材料の層が積層された構造を含むことが可能である。
導電体ＣＢと抵抗変化層ＶＲとの間に、電極（図示せず）が設けられてもよい。電極の材料は、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、または、Ｉｒ、あるいは、これらの材料の窒化物または炭化物を含む。また、電極は、上に列挙された材料を添加された多結晶シリコンから構成されることが可能である。
導電体ＣＳの上方に、導電体ＣＷの複数の層が設けられる。相違する層は、ｚ軸に沿って相違する座標に位置する。図４は、５つの層の例、すなわちβ＝５の場合の例を示し、第１層～第５層はこの順でｚ軸に沿って上方に向かって並ぶ。各層は、複数の導電体ＣＷを含む。導電体ＣＷは、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並ぶ。各層において隣り合う２つの導電体ＣＷは、１つの導電体ＣＢを挟み、当該導電体ＣＢ上の２つの抵抗変化層ＶＲとそれぞれ接する。各層中の導電体ＣＷのうちの１つおきの複数の導電体ＣＷの第１組は、第１層のｘ軸およびｙ軸に沿った面の構造を示す図５に示されるように、当該導電体ＣＷの各第１端において相互に接続されており、導電体ＣＷとそれらを接続する導電体とは櫛形構造を形成する。同様に、各層中の複数の導電体ＣＷのうちの１つおきの複数の導電体ＣＷの第２組は、図５に示されるように、当該導電体ＣＷの各第２端において相互に接続されており、導電体ＣＷとそれらを接続する導電体とは櫛形構造を形成する。γが０～ｎ（ｎは自然数）の各々の場合について、第γ層の導電体ＣＷの第１組はワード線ＷＬａγとして機能し、第γ層の導電体ＣＷの第２組はワード線ＷＬｂγとして機能する。図５は、第１層について示す。
各抵抗変化層ＶＲのうち、１つの導電体ＣＷと１つの導電体ＣＢとに挟まれた部分は、１つのメモリセルＭＣとして機能する。
メモリセルＭＣは、ライトにより、低抵抗状態または高抵抗状態へと移される。図６に示されるように、ライトされた直後の低抵抗状態のメモリセルＭＣはある抵抗値Ｒｌｈより低い抵抗値を有し、かつライトされた直後の高抵抗状態のメモリセルＭＣはある抵抗値Ｒｈｓより高い抵抗値を有するように、メモリセルＭＣにデータがライトされる。高抵抗状態にある複数のメモリセルＭＣであっても、メモリセルＭＣ、センスアンプ、および、配線の特性等のばらつきに起因して、相違する抵抗値を有し得る。同様に、低抵抗状態にある複数のメモリセルＭＣであっても、相違する抵抗値を有し得る。このため、同じ抵抗状態にあるメモリセルＭＣの抵抗値は１つの分布を形成する。
低抵抗状態にある複数のメモリセルＭＣのうち、最大の抵抗値を有するメモリセルＭＣｌｈは、抵抗値Ｒｌｈを有する。一方、高抵抗状態にある複数のメモリセルＭＣのうち、最小の抵抗値を有するメモリセルＭＣｈｓは、抵抗値Ｒｈｓを有する。ライトされた直後の複数のメモリセルＭＣについての抵抗値Ｒｌｈと抵抗値Ｒｈｓが大きな差を有するようにＳＣＭチップＭＤ１は動作する。
メモリセルＭＣは抵抗状態に基づいてデータを記憶し、よってデータのリードのためにメモリセルＭＣの抵抗値が判断される。そのために、図７に示されるように、メモリセルＭＣにある大きさのリード電圧Ｖｒが印加され、結果メモリセルＭＣを流れる電流の大きさに基づいてメモリセルＭＣの抵抗値がセンスアンプ２８によって判断される。２つの抵抗値分布が間隔を有するようにデータがライトされかつ適当なリード電圧Ｖｒが使用されることにより、リード電圧Ｖｒの印加によって、センスアンプ２８は、メモリセルＭＣが２つの抵抗状態のいずれにあるかを判断することができる。低抵抗状態にあるメモリセルＭＣは、導体に類似の低い抵抗値を有し、よって、ある大きさのリード電圧Ｖｒを印加されると、メモリセルＭＣをある大きさの以上のリード電流が流れる。一方、高抵抗状態にあるメモリセルＭＣは、絶縁体に類似の高い抵抗値を有し、よって、リード電圧Ｖｒを印加されても、ある大きさ以下のリード電流しか流れない。センスアンプ２８は、リード電流が基準の大きさ以下の場合、メモリセルＭＣが０データを保持していると判断し、リード電流が基準の大きさを超える場合、メモリセルＭＣが１データを保持していると判断する。基準の大きさを超えるリード電流を流す抵抗状態のメモリセルＭＣが０データを保持していて、基準の大きさ以下リード電流を流す抵抗状態のメモリセルＭＣが１データを保持しているとして扱われてもよい。
図６に示されるように、ＳＣＭチップＭＤ１での通常のデータリードでは、通常リード電圧ＶｍがメモリセルＭＣに印加される。通常リード電圧Ｖｍは、リード電圧Ｖｌｈとリード電圧Ｖｈｓとの間の大きさを有する。リード電圧Ｖｌｈは、ライト直後の低抵抗状態のメモリセルＭＣに印加された場合にいずれの低抵抗状態のメモリセルもが低抵抗状態にあると判断される大きさのリード電流を流す大きさを有する。リード電圧Ｖｈｓは、ライト直後の高抵抗状態のメモリセルＭＣに印加された場合にいずれの高抵抗状態のメモリセルＭＣもが高抵抗状態にあると判断される大きさのリード電流を流す大きさを有する。リード電圧Ｖｌｈ以下のリード電圧がデータリードに使用されると、最大抵抗値メモリセルＭＣを含むいくつかのメモリセルＭＣは、高抵抗状態にあると誤って判断され得る。リード電圧Ｖｈｓ以上のリード電圧がデータリードに使用されると、最小抵抗値メモリセルＭＣｈｓを含むいくつかのメモリセルＭＣは、低抵抗状態にある誤って判断され得る。
図８は、センスアンプ２８およびデータラッチセット２９の要素および接続を示す図である。図８の太線は、制御信号を伝送する。
センスアンプ２８は、ｎ＋１個のセンスアンプ回路ＳＡＣを含む。センスアンプ回路ＳＡＣは、要素および接続の同じ組を有し、グローバルビット線ＧＢＬ（ＧＢＬ０、ＧＢＬ１、…）とそれぞれ接続されている。データのリードの際、各センスアンプ回路ＳＡＣは、当該センスアンプ回路ＳＡＣと接続された（対応する）１つのグローバルビット線ＧＢＬおよび１つのビット線ＢＬを介してリード対象の１つのメモリセルＭＣと電気的に接続される。そして、各センスアンプ回路ＳＡＣは、対応するビット線ＢＬの電流をセンスし、センスの結果に基づいて、対応するメモリセルＭＣが２つの抵抗状態のいずれに属するかを判断する。各センスアンプ回路ＳＡＣは、センスの結果、２つの抵抗状態に基づいて、データ０またはデータ１を保持する。
データラッチセット２９は、データラッチ２９ａ、２９ｂ、２９ｃ、および、２９ｄ、ならびに、複数の演算回路ＬＣを含む。データラッチ２９ａ、２９ｂ、２９ｃ、および、２９ｄの各々は、１ページの大きさデータを保持できる。データラッチ２９ａは、ｎ＋１個のデータラッチ回路ＤＬＣａを含む。データラッチ２９ｂは、ｎ＋１個のデータラッチ回路ＤＬＣｂを含む。データラッチ２９ｃは、ｎ＋１個のデータラッチ回路ＤＬＣｃを含む。データラッチ２９ｃは、ｎ＋１個のデータラッチ回路ＤＬＣｄを含む。データラッチ回路ＤＬＣａ、ＤＬＣｂ、ＤＬＣ、および、ＤＬＣｄは、相互に区別される必要が無い場合は、データラッチ回路ＤＬＣと称される。各データラッチ回路ＤＬＣは、１ビットのデータを保持できる。
データラッチ２９ｄは、例えば、ＳＣＭコントローラ２とＳＣＭチップＭＤ１との間のデータの入出力に使用される。ＳＣＭコントローラ２から受信されたデータは、まずデータラッチ２９ｄに入力され、ＳＣＭチップＭＤ１から出力されるデータは、データラッチ２９ｄから送出される。
データラッチ２９ａ、２９ｂ、２９ｃ、および、２９ｄの各々の１つのデータラッチ回路ＤＬＣは、１つのセンスアンプ回路ＳＡＣと接続されている。相互に接続されたセンスアンプ回路ＳＡＣ、および、データラッチ回路ＤＬＣａ、ＤＬＣｂ、ＤＬＣｃ、ならびに、ＤＬＣｄは、それぞれ、センスアンプ２８、ならびに、データラッチ２９ａ、２９ｂ、２９ｃ、および、２９ｄの各々の１ページサイズデータ中の同じ位置のビットを扱う。
図９は、ＳＣＭチップＭＤ１～ＭＤｚと、このＳＣＭチップＭＤ１～ＭＤｚにライトされるフレームＦＲとの関係の例を示す図である。この図９において、ＳＣＭコントローラ２に備えられる構成要素は、バッファメモリ５ａ、メモリ部５の状態データ１０、エンコーダ７、デコーダ８、第１の判断部１４、第１の変更部１５、第２の判断部１９、第２の変更部２０のみを図示しており、他の構成要素は省略している。また、以下の説明においては、リードされたデータはＥＣＣデコーダ８２によりエラー訂正可能であり、ＳＣＭチップＭＤ１～ＭＤｚにチップ故障が発生しない場合を例として説明するため、デコーダ８に備えられるＸＯＲデコーダ８３は省略している。
第１の実施形態において、フレームＦＲは、所定のサイズ（または所定の数）になるまでユーザデータＵＤを集めたペイロード部分ＰＬと、当該ペイロード部分ＰＬに対応する付加データＡＤとを含むとする。
第１の実施形態において、プロセッサ３は、６４バイト単位でＳＣＭモジュール１をアクセスする。アクセスとは、例えば、データのライト、および、データのリードを含むとする。
ＳＣＭコントローラ２は、ライト処理時に、プロセッサ３から受信したユーザデータＵＤをバッファメモリ５ａにライトする。ＳＣＭコントローラ２は、バッファメモリ５ａに記憶されているユーザデータＵＤの集合がフレームＦＲを生成する所定のサイズになった場合に、フレームＦＲの生成を開始する。
エンコーダ７は、ペイロード部分ＰＬに対して、ＣＲＣエンコーダ７１、ＥＣＣエンコーダ７２、ＸＯＲエンコーダ７３によるエンコードを実行し、ペイロード部分ＰＬに対する付加データＡＤを生成する。
第１の実施形態において、付加データＡＤは、例えば、ＣＲＣ符号情報、ＥＣＣパリティ、および、ＸＯＲパリティを含む。しかしながら、ＸＯＲパリティは、付加データＡＤに含まれず、フレームとＸＯＲパリティとは別構成として管理され、ＳＣＭチップＭＤ１～ＭＤｚのうちの少なくとも１つが、ＸＯＲパリティの記憶用として使用されてもよい。
第１の判断部１４は、例えばライト先のライト回数などの状態情報を含む状態データ１０に基づいて、フレームＦＲのビット順序を変更するか否か判断する。
第１の変更部１５は、フレームＦＲのビット順序を変更すると判断された場合に、状態データ１０に基づいて、フレームＦＲのビット順序を変更する。
そして、ＳＣＭコントローラ２は、ビット順序を変更したフレームＦＲを、複数のＳＣＭチップＭＤ１～ＭＤｚに跨ってライトする。
なお、ＳＣＭコントローラ２は、フレームＦＲに含まれているペイロード部分ＰＬの一部分を書き換える場合、パリティを再計算し、第２のリード・モディファイ・ライトにより、書き換えが必要なペイロード部分ＰＬの一部分と付加データＡＤの一部分とを書き換える。
第２のリード・モディファイ・ライトにおいては、ＳＣＭコントローラ２が、ＳＣＭチップＭＤ１～ＭＤｚからフレームをリードし、書き換えを行う一部分を書き換えることにより実行されてもよい。
あるいは、第１のリード・モディファイ・ライトは、ＳＣＭチップＭＤ１～ＭＤｚ内で、一部分を書き換えることにより実行されてもよい。
ＳＣＭコントローラ２は、リード処理時に、複数のＳＣＭチップＭＤ１～ＭＤｚから、フレームＦＲをリードする。
第２の判断部１９は、例えば状態データ１０に基づいて、フレームＦＲのビット順序を変更するか（すなわち、元に戻すか）否か判断する。
第２の変更部２０は、フレームＦＲのビット順序を変更すると判断された場合に、状態データ１０に基づいて、フレームＦＲのビット順序を変更する。
デコーダ８におけるＥＣＣデコーダ８２は、付加データＡＤに含まれているＥＣＣパリティに基づいて、ペイロード部分ＰＬに対するエラー検出およびエラー訂正を行い、デコーダ８におけるＣＲＣデコーダ８１は、付加データＡＤに含まれているＣＲＣ符号情報に基づいて、ペイロード部分ＰＬに対するエラー検出を行う。デコーダ８は、ペイロード部分ＰＬにエラーがないと判断した場合に、ペイロード部分ＰＬをバッファメモリ５ａにライトする。
そして、ＳＣＭコントローラ２は、ペイロード部分ＰＬに含まれるユーザデータＵＤをプロセッサ３へ送信する。
図１０は、フレームＦＲのビット順序の変更状態の例を示す図である。
第１の実施形態では、上記のように、ライト先のライト回数などに基づいて、フレームＦＲ内のビット順序が変更される。
より具体的に説明すると、ライト先のライト回数が第１のライト回数以下のフレームＦＲにおいて、フレームＦＲ内のデータは、左から右へ、データＰ＿Ａ～Ｐ＿Ｈ、付加データＡＤの順で並んでいる。フレームＦＲは、この状態でＳＣＭチップＭＤ１～ＭＤｚにライトされる。
フレームＦＲは、ライト先のライト回数が第１のライト回数（例えば１０００回）を超えた場合に、２チップ分、データがずらされ、フレームＦＲ１が生成される。フレームＦＲ１内のデータは、左から右へ、データＰ＿Ｃ～Ｐ＿Ｈ、付加データＡＤ、データＰ＿Ａ～Ｐ＿Ｂの順で並んでいる。フレームＦＲ１は、フレームＦＲの状態からビット順序が２チップ分ずれた状態で、ＳＣＭチップＭＤ１～ＭＤｚにライトされる。
フレームＦＲ１は、ライト先のライト回数が第２のライト回数（例えば２０００回）を超えた場合に、フレームＦＲ１の状態からさらに２チップ分データがずらされ、フレームＦＲ２が生成される。フレームＦＲ２内のデータは、左から右へ、データＰ＿Ｅ～Ｐ＿Ｈ、付加データＡＤ、データＰ＿Ａ～Ｐ＿Ｄの順で並んでいる。フレームＦＲ２は、フレームＦＲの状態からビット順序が４チップ分ずれた状態で、ＳＣＭチップＭＤ１～ＭＤｚにライトされる。
以下、同様に、フレームＦＲのライト先のライト回数が増加するにつれて、フレームＦＲのビット順序が変更される。
なお、この図１０およびその説明は、例であり、ビット順序をどのように変更するか、および、ビット順序をどのような条件が満たされた場合に変更するかは、適宜変更可能である。
仮に、ＳＣＭモジュール１に不正電源断が発生し、最新の状態情報が不揮発化されていない場合を想定する。この場合、ＳＣＭコントローラ２で管理されていた最新の状態情報が揮発する。すると、ＳＣＭモジュール１を再起動しても、状態情報は古いままであり、ＳＣＭコントローラ２は、リードしたフレームを正しいビット順序へ変更することができない。したがって、第１の実施形態においては、ＳＣＭコントローラ２の処理部６は、図１０で例示するようにフレームのビット順序を変更すると、このフレームに対応する状態情報を、例えばＳＣＭチップＭＤ１～ＭＤｚに記憶させるなどにより不揮発化する。
この図１０に示すように、ＳＣＭモジュール１は、フレームをＳＣＭチップＭＤ１～ＭＤｚにライトする場合に、例えばライト先のライト回数に応じて、フレームＦＲ内のビット順序を変更する。より具体的には、ＳＣＭモジュール１は、ペイロード部分ＰＬおよび付加データＡＤの位置または順序を変える。
なお、ＳＣＭモジュール１は、ペイロード部分ＰＬの内部の疲弊の偏りを考慮して、例えば、ユーザデータＵＤの単位、ユーザデータＵＤより小さい単位、ユーザデータＵＤより大きい単位、チップ単位など、位置をずらすビット数（ビットを巡回させるレベル）を決定または変更してもよい。
ただし、ＳＣＭモジュール１は、システム管理情報を含むフレームのビット順序を変更しないものとする。
ＳＣＭモジュール１は、例えば、プロセッサ３から６４バイトのユーザデータＵＤに対する連続するアドレスに対するライト要求を受信した場合、第１の判断部１４の処理および第１の変更部１５の処理をスキップしてもよい。この場合、ＳＣＭモジュール１は、連続で受信したユーザデータＵＤに基づいてフレームを生成し、生成したフレームをビット順序に関する判断および変更をすることなく、ＳＣＭチップＭＤ１～ＭＤｚへライトする。
図１１は、第１の実施形態に係るＳＣＭモジュール１で実行されるフレームＦＲのライト処理の例を示すフローチャートである。この図１１は、例えば、バッファメモリ５ａに、フレームＦＲを生成するための所定個数のユーザデータＵＤが記憶されている場合に、実行される。
Ｓ１１０１において、アドレス変換部１１は、アドレス変換テーブルＡＴに基づいて、ライト先の論理アドレスを、ライト先の物理アドレスに変換する。
Ｓ１１０２において、第１のリード制御部１２は、バッファメモリ５ａから、フレームＦＲを生成するための所定個数のユーザデータＵＤをリードする。
Ｓ１１０３において、エンコード制御部１３は、ＣＲＣエンコーダ７１を用いて、リードしたユーザデータＵＤに対してＣＲＣエンコードを実行し、ＣＲＣ符号情報を生成する。
Ｓ１１０４において、エンコード制御部１３は、ＥＣＣエンコーダ７２を用いて、リードしたユーザデータＵＤに対してＥＣＣエンコードを実行し、リードしたユーザデータＵＤに対応するＥＣＣパリティを生成する。
Ｓ１１０５において、エンコード制御部１３は、ＸＯＲエンコーダ７３を用いて、リードしたユーザデータＵＤとＥＣＣパリティとのＸＯＲを演算してＸＯＲパリティを生成する。
Ｓ１１０６において、エンコード制御部１３は、リードしたユーザデータＵＤと、ＣＲＣ符号情報、ＥＣＣパリティ、ＸＯＲパリティを含む付加データとを含むフレームを生成する。
Ｓ１１０７において、第１の判断部１４は、例えば、状態データ１０に含まれているフレームＦＲのライト先のライト回数に基づいて、生成したフレームＦＲのビット順序を変更するか否かを判断する。
生成したフレームＦＲのビット順序を変更しない場合（Ｓ１１０７のＮｏ）、処理はＳ１１０９へ移動する。
生成したフレームＦＲのビット順序を変更する場合（Ｓ１１０７のＹｅｓ）、Ｓ１１０８において、第１の変更部１５は、状態データ１０に含まれているフレームＦＲのライト先のライト回数に基づいて、フレームＦＲのビット順序を変更する。
Ｓ１１０９において、第１のライト制御部１６は、生成されたフレームＦＲまたはビット順序が変更されたフレームＦＲを、ＳＣＭチップＭＤ１～ＭＤｚのライト先へライトする。
Ｓ１１１０において、更新部１７は、ライト先のライト回数を増加させるように、状態データ１０を更新する。
図１２は、第１の実施形態に係るＳＣＭモジュール１で実行されるリード処理の例を示すフローチャートである。
Ｓ１２０１において、アドレス変換部１１は、アドレス変換テーブルＡＴに基づいて、リード対象の論理アドレスを、リード対象の物理アドレスに変換する。
Ｓ１２０２において、第２のリード制御部１８は、ＳＣＭチップＭＤ１～ＭＤｚにおけるリード対象の物理アドレスの示す位置から、フレームＦＲをリードする。
Ｓ１２０３において、第２の判断部１９は、状態データ１０に含まれており、ＳＣＭチップＭＤ１～ＭＤｚにおけるリード対象の位置に対応するライト回数に基づいて、リードしたフレームＦＲのビット順序を変更するか否かを判断する。
リードしたフレームＦＲのビット順序を変更しない場合（Ｓ１２０３のＮｏ）、処理はＳ１２０５へ移動する。
リードしたフレームＦＲのビット順序を変更する場合（Ｓ１２０３のＹｅｓ）、Ｓ１２０４において、第２の変更部２０は、状態データ１０に含まれており、ＳＣＭチップＭＤ１～ＭＤｚにおけるリード対象の位置に対応するライト回数に基づいて、フレームＦＲのビット順序を変更する（元に戻す）。
Ｓ１２０５において、デコード制御部２１は、ＥＣＣデコーダ８２を用いて、リードしたフレームＦＲまたはビット順序が変更されたフレームＦＲに対してＥＣＣデコードを実行する。
Ｓ１２０６において、デコード制御部２１は、ＣＲＣチェック部８１を用いて、リードしたフレームＦＲまたはビット順序が変更されたフレームＦＲに対してＣＲＣチェックを実行する。
Ｓ１２０７において、第２のライト制御部２２は、エラー検出およびエラー訂正後のフレームＦＲに含まれている所定個数のユーザデータＵＤを、バッファメモリ５ａにライトする。
以上説明した第１の実施形態に係るＳＣＭモジュール１によって得られる効果を説明する。
ＳＣＭチップＭＤ１～ＭＤｚが第１のリード・モディファイ・ライトを実行すると、メモリセルにビット反転が発生し、メモリセルに対するライト回数が増加し、メモリセルの疲弊が進行する。メモリセルの疲弊が進むと、ＳＣＭチップＭＤ１～ＭＤｚの寿命は短くなる。また、ＳＣＭチップＭＤ１～ＭＤｚに記憶されているフレームＦＲには、ペイロード部分ＰＬと付加データＡＤが含まれており、さらに付加データＡＤには、ＣＲＣ符号情報、ＥＣＣパリティ、ＸＯＲパリティが含まれる。ペイロード部分ＰＬの一部が更新されるたびに、付加データＡＤが更新される必要がある。そのため、付加データＡＤのライト回数は、フレームＦＲのペイロード部分ＰＬの一部のライト回数よりも多くなる。
したがって、フレームＦＲのビット順序が固定されている場合、付加データＡＤのライト先のメモリセルがペイロード部分ＰＬのライト先のメモリセルより疲弊速度が速くなり、ＳＣＭチップＭＤ１～ＭＤｚに備えられているメモリセルの間で耐久性にばらつきが生じる。
これに対して、第１の実施形態に係るＳＣＭモジュール１においては、フレームＦＲのビット順序が変更されるため、ＳＣＭチップＭＤ１～ＭＤｚのメモリセルの疲弊が平準化（均等化）され、ＳＣＭチップＭＤ１～ＭＤｚの耐久性の向上と長寿命化を実現することができる。
図１３は、ＳＣＭチップＭＤ１～ＭＤｚに跨る１つのフレームＦＲのライト先エリアＥ＿Ａ～Ｅ＿Ｋの例を示す図である。第１の実施形態においてエリアとは、例えば、メモリセルの集合を意味するものとする。
フレームＦＲは、例えば、１１個のＳＣＭチップＭＤ１～ＭＤ１１のそれぞれに備えられているライト先エリアＥ＿Ａ～Ｅ＿Ｋのそれぞれに跨ってライトされる。
ライト先エリアＥ＿Ａ～Ｅ＿Ｋのそれぞれは、例えば、３２バイトとしてもよい。この場合、６４バイトの１つのユーザデータＵＤは、ライト先エリアＥ＿Ａ～Ｅ＿Ｋのうちの２つに跨ってライトされる。
フレームＦＲのビット順序が固定の場合、フレームＦＲのペイロード部分ＰＬは、例えば、８個のライト先エリアＥ＿Ａ～Ｅ＿Ｋに跨ってライトされる。フレームＦＲのビット順序が固定の場合、フレームＦＲの付加データＡＤは、例えば、３個のライト先エリアＥ＿Ｉ～Ｅ＿Ｋに跨ってライトされる。
フレームＦＲのビット順序が固定の場合、ＳＣＭチップＭＤ１～ＭＤｚのうち付加データＡＤがライトされるチップの更新頻度が、ペイロード部分ＰＬがライトされるチップの更新頻度よりも高くなり、付加データＡＤがライトされるチップのメモリセルの疲弊が進行する。
また、フレームＦＲのペイロード部分ＰＬに含まれている複数のユーザデータＵＤの間でライトアクセスに局所的な偏りがある場合、アクセス頻度の高いユーザデータＵＤに対応するメモリセルの疲弊が進行する。
さらに、暗号器非搭載でありフレームＦＲのビット順序が固定のＳＣＭモジュールにおいては、複数のユーザデータＵＤの間で疲弊が偏る可能性がある。
しかしながら、第１の実施形態に係るＳＣＭモジュール１においては、複数のＳＣＭチップＭＤ１～ＭＤｚに跨ってライトされるフレームＦＲのビット順序が変更される。この結果、フレームＦＲのライト先となる例えば１１個のライト先エリアＥ＿Ａ～Ｅ＿Ｋのライト回数は平準化する。これにより、第１の実施形態においては、複数のＳＣＭチップＭＤ１～ＭＤｚのメモリセルの疲弊を平準化することができ、ＳＣＭチップＭＤ１～ＭＤｚの耐久性の向上と長寿命化を実現することができる。
特に、第２のリード・モディファイ・ライトを実行する場合、フレームＦＲの付加データＡＤの疲弊が進行する傾向にあるが、第１の実施形態に係るＳＣＭモジュール１は、フレームＦＲのビット順序を変更することにより、ＳＣＭチップＭＤ１～ＭＤｚのメモリセルの疲弊を平準化することができる。
第１の実施形態においては、ＳＣＭチップＭＤ１～ＭＤｚの疲弊を平準化することができるため、ＳＣＭチップＭＤ１～ＭＤｚに対するウェアレベリングの実行頻度を下げることができ、ＳＣＭモジュール１の処理効率を上げることができる。
例えば、システム管理情報は、ＳＣＭコントローラ２が起動してからビット順序を元に戻す処理を実行可能になるまでの間に、ＳＣＭコントローラ２によって使用される場合がある。第１の実施形態においては、例えば、システム管理情報を含むフレームは、ビット順序の変更対象から外される。このため、ＳＣＭコントローラ２は、ＳＣＭコントローラ２が起動してからビット順序を元に戻す処理を実行可能になるまでの間であっても、ＳＣＭチップＭＤ１～ＭＤｚからシステム管理情報を含むフレームをリードし、システム管理情報を使用することができる。
なお、第１の実施形態においては、システム管理情報のビット順序は変更されない場合を説明している。このようにシステム管理情報のビット順序が変更されない場合においては、別の方法によりシステム管理情報に関するライト回数またはライト頻度などを低下させて、メモリセルが消耗することを防止してもよい。
ここで、システム管理情報に関するライト回数を低下させる方法を具体的に説明する。ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚへライトするデータの種類、および、ＳＣＭチップＭＤ１～ＭＤｚからリードするリードデータの種類を認識している。また、ＳＣＭコントローラ２は、データのライト先となる物理アドレスも決定可能である。そこで、ＳＣＭコントローラ２は、例えば、ＳＣＭチップＭＤ１～ＭＤｚのいずれかに、システム管理情報を含むフレームをライトする場合に、システム管理情報を含むフレームを連続する物理アドレスにしたがって追記する。このように、システム管理情報を連続するアドレスへ追記することで、システム管理情報が同じライト先に繰り返しライトされてメモリセルが疲弊することを防止することができる。
ＳＣＭモジュール１は、例えば、システム管理情報の一種である状態データ１０を、ビット順序の変更が発生した場合のみ、メモリ部５からＳＣＭチップＭＤ１～ＭＤｚへ書き戻す。一方で、ＳＣＭモジュール１は、例えば、ビット順序の変更が発生していない場合には、状態データ１０をメモリ部５からＳＣＭチップＭＤ１～ＭＤｚへ書き戻さないとしてもよい。このように、ビット順序の変更が発生していない場合の状態データ１０を揮発させることで、ＳＣＭチップＭＤ１～ＭＤｚに対する状態データ１０のライト回数を抑制することができる。
ＳＣＭモジュール１は、例えば、無停電電源装置などのような大容量のバッテリに接続されている場合には、システム管理情報を、シャットダウン前に１回、ＳＣＭチップＭＤ１～ＭＤｚにライトするとしてもよい。これにより、ＳＣＭチップＭＤ１～ＭＤｚに対するシステム管理情報のライト回数を抑制することができる。
第１の実施形態において、フレームＦＲのビット順序を変更する各種の構成要素は、ＳＣＭコントローラ２に備えられている場合を例として説明している。しかしながら、ＳＣＭチップＭＤ１～ＭＤｚが、それぞれに割り当てられたデータに対して、ビット順序を変更してもよい。
第１の実施形態において、ＳＣＭコントローラ２は、データの種類がシステム管理情報か否かを判断することにより、ビット順序変更の実行、または、不実行を切り替えている。しかしながら、ビット順序変更の実行、または、不実行を切り替えるデータの種類は、システム管理情報に限定されない。ＳＣＭコントローラ２は、データが他の種類か否かを判断することにより、ビット順序変更の実行、または、不実行を切り替えてもよい。
第１の実施形態では、ウェアレベリングの管理単位が１フレームであり、１フレームごとに状態情報が管理される場合を例として説明している。しかしながら、ウェアレベリングの管理単位は、複数のフレーム（例えば、４フレーム）であり、複数のフレームに対応する状態情報が管理されてもよい。ＳＣＭコントローラ２は、プロセッサ３から同一の論理アドレスの特定のフレームに対するライト要求を、繰り返し受信したとする。この場合、ＳＣＭコントローラ２は、特定のフレームに加えて、当該特定のフレームと同じ状態情報に対応する他のフレーム（例えば、３フレーム）を、ＳＣＭチップＭＤ１～ＭＤｚからリードする。そして、ＳＣＭコントローラ２は、状態情報に基づいて、特定のフレームおよび他のフレームのビット順序を変更し、ビット順序を変更した特定のフレームおよび他のフレームを、ＳＣＭチップＭＤ１～ＭＤｚへライトする。これにより、状態情報が複数のフレームごとに管理される場合にも、ＳＣＭチップＭＤ１～ＭＤｚのメモリセルの疲弊を平準化し、ＳＣＭチップＭＤ１～ＭＤｚの長寿命化を実現できる。
（第２の実施形態）
第２の実施形態においては、ＳＣＭコントローラ２のウェアレベリング実行時に、フレームのビット順序を変更することを説明する。第２の実施形態において、ウェアレベリングは、例えば、ＳＣＭチップＭＤ１～ＭＤｚに対して、疲弊の進行している（例えばライト回数が多い）エリアのデータを、疲弊の進行していない（例えばライト回数が少ない）エリアへ移動させる処理とする。ＳＣＭチップＭＤ１～ＭＤｚに対してウェアレベリングを実行することにより、ＳＣＭチップＭＤ１～ＭＤｚの寿命を延ばすことができる。
図１４は、第２の実施形態に係るアドレス変換テーブルＡＴ１の例を示す図である。このアドレス変換テーブルＡＴ１は、上記第１の実施形態で説明したアドレス変換テーブルＡＴと状態データ１０とに対応する。
アドレス変換テーブルＡＴ１は、論理アドレスＬＡと物理アドレスＰＡとビット順序情報ＢＯＩとを関連付けている。
ビット順序情報ＢＯＩは、物理アドレスＰＡの示す位置へライトされたフレームＦＲのビット順序の変更パターンを示す情報である。このビット順序情報ＢＯＩを参照することにより、物理アドレスＰＡの示す位置からリードしたデータのビット順序を元に戻すことが可能になる。
ビット順序情報ＢＯＩは、例えば、複数の順序変更パターンからランダムに特定の順序変更パターンが選択されることで決定されてもよい。
ビット順序情報ＢＯＩは、関数またはテーブルに基づいて決定されてもよい。
図１５は、第２の実施形態に係るＳＣＭモジュール１Ａの構成の例を示す機能ブロック図である。
ＳＣＭモジュール１ＡのＳＣＭコントローラ２Ａは、メモリ部５Ａ、バッファメモリ５ａ、アドレス変換部１１Ａ、第１のリード制御部１２Ａ、エンコーダ７、第１の変更部１５Ａ、第１のライト制御部１６Ａ、第２のリード制御部１８Ａ、第２の変更部２０Ａ、デコーダ８、第２のライト制御部２２Ａを備える。図１５において、ＳＣＭコントローラ２Ａの他の構成要素は、省略している。なお、アドレス変換部１１Ａ、第１のリード制御部１２Ａ、第１の変更部１５Ａ、第１のライト制御部１６Ａ、第２のリード制御部１８Ａ、第２の変更部２０Ａ、第２のライト制御部２２Ａは、ＳＣＭコントローラ２Ａに備えられている処理部が、メモリ部５Ａに記憶されているファームウェアを実行することにより実現されてもよい。
メモリ部５Ａは、アドレス変換テーブルＡＴ１を記憶する。
アドレス変換部１１Ａは、ウェアレベリング時のライト処理において、ライト先の論理アドレスと、ライト先の物理アドレスと、ビット順序情報とを関連付けてアドレス変換テーブルＡＴ１に登録する。
第１のリード制御部１２Ａは、ライト処理時に、バッファメモリ５ａからユーザデータＵＤをリードする。
エンコーダ７は、バッファメモリ５ａからリードされたユーザデータＵＤに対するエンコードを実行し、ユーザデータＵＤと付加データＡＤとを含むライト対象のフレームＦＲを生成する。
第１の変更部１５Ａは、アドレス変換テーブルＡＴ１を参照し、ビット順序情報ＢＯＩに基づいて、ライト対象のフレームＦＲのビット順序を変更する。
そして、第１のライト制御部１６Ａは、ビット順序が変換されたフレームＦＲを、ＳＣＭチップＭＤ１～ＭＤｚにおけるライト先の物理アドレスに対応する位置に、ライトする。
ＳＣＭコントローラ２Ａのアドレス変換部１１Ａは、リード処理において、アドレス変換テーブルＡＴ１に基づいて、リード対象の論理アドレスをリード対象の物理アドレスへ変換する。
第２のリード制御部１８Ａは、複数のＳＣＭチップＭＤ１～ＭＤｚにおけるリード対象の物理アドレスの示す位置から、フレームＦＲをリードする。
第２の変更部２０Ａは、アドレス変換テーブルＡＴ１を参照し、リード対象の物理アドレスに対応するビット順序情報ＢＯＩに基づいて、フレームＦＲのビット順序を元に戻す。
デコーダ８は、ビット順序が元に戻されたフレームＦＲに対するデコードを実行する。
そして、第２のライト制御部２２Ａは、フレームＦＲに含まれているユーザデータＵＤを、バッファメモリ５ａにライトする。
以上説明した第２の実施形態に係るＳＣＭモジュール１Ａにおいては、アドレス変換テーブルＡＴ１の論理アドレスＬＡまたは物理アドレスＰＡに、ビット順序情報ＢＯＩが関連付けられている。そして、ＳＣＭモジュール１Ａは、ウェアレベリング実行時のライト処理、および、リード処理において、ビット順序情報ＢＯＩに基づいてフレームＦＲの順序を変更する。
これにより、複数のＳＣＭチップＭＤ１～ＭＤｚの間で、メモリセルの疲弊を平準化することができ、ＳＣＭチップＭＤ１～ＭＤｚの耐久性の向上と長寿命化を実現することができる。
なお、上記第１および第２の実施形態で説明したフレームＦＲのビット順序の変更は、ＳＣＭモジュール１，１Ａのバックグラウンド処理においてリード処理およびライト処理が発生した場合に適用してもよい。例えば、バックグラウンド処理としてウェアレベリングが実行される場合に、フレームＦＲのビット順序を変更してもよい。また、例えば、バックグラウンド処理としてガベージコレクションを実行する場合に、フレームＦＲのビット順序を変更してもよい。ガベージコレクションとは、例えば、ＳＣＭチップＭＤ１～ＭＤｚ内のガベージコレクション元エリアに断片的に配置（記憶）されているデータを、ガベージコレクション先エリアにまとめて再配置（書き換え）し、ガベージコレクション元エリアのデータを無効化する処理である。ガベージコレクションは、コンパクションと表記されてもよい。
上記第１および第２の実施形態では、１つのフレームＦＲに対してビット順序を変更するか否かを判断し、１つのフレームＦＲに対してビット順序の変更を実行している。しかしながら、例えばＳＣＭチップＭＤ１～ＭＤｚにおける管理単位が、フレームのサイズよりも大きい場合、複数フレーム単位で状態情報を管理し、複数フレーム単位でビット順序を変更するか否かを判断し、複数フレームに対して同じビット順序の変更を実行してもよい。
上記第１および第２の実施形態において、ＳＣＭコントローラ２，２Ａは、デコード制御部２１およびデコーダ８によってＳＣＭチップＭＤ１～ＭＤｚのエリアに不良が発生したか否かを検知してもよい。ＳＣＭコントローラ２，２Ａは、エリアのメモリセルの不良を検知した場合に、不良の検出されたエリアに代えて、ＳＣＭチップＭＤ１～ＭＤｚにおける他のエリアを使用してもよい。
上記第１および第２の実施形態において、第１のライト制御部１６，１６Ａは、複数のＳＣＭチップＭＤ１～ＭＤｚに対して、マルチキャストによりフレームをライトしてもよい。また、第２のリード制御部１８，１８Ａは、複数のＳＣＭチップＭＤ１～ＭＤｚから、マルチキャストによりライトされたフレームをリードしてもよい。マルチキャストを用いた場合の具体例は、後述の第４の実施形態で説明する。
上記第１および第２の実施形態において、第２の変更部２０，２０Ａは、リードした少なくとも１つのフレームのうちの一部のビット順序を変更してもよい。デコーダ８は、リードした少なくとも１つのフレームのうちの一部に対するデコードを実行してもよい。第２のライト制御部２２，２２Ａは、デコードされたフレームの一部を、バッファメモリ５ａにライトし、他の部分を読み捨ててもよい。これにより、ＳＣＭコントローラ２，２Ａの負荷増加を抑制することができる。
上記第１および第２の実施形態においては、フレームＦＲが複数のＳＣＭチップＭＤ１～ＭＤｚに跨ってライトおよびリードされる場合を例として説明している。しかしながら、上記第１および第２の実施形態は、ＳＣＭコントローラ２，２Ａが１つのＳＣＭチップに対してフレームＦＲをライトおよびリードする場合に適用されてもよい。例えば、ＳＣＭコントローラ２，２Ａが１つのＳＣＭチップ内の複数のページに跨ってフレームＦＲをライトおよびリードする場合に、上記第１および第２の実施形態で説明された処理が適用されてもよい。
上記第１および第２の実施形態は、ＳＣＭコントローラ２，２Ａが複数のＳＣＭチップＭＤ１～ＭＤｚに跨って、かつ、各ＳＣＭチップＭＤ１～ＭＤｚの２以上のページに対して、フレームＦＲをライト・リードする場合に適用されてもよい。上記の図９および図１５を参照してより具体的に説明すると、ＳＣＭコントローラ２，２Ａが、フレームＦＲに含まれる複数のユーザデータＵＤおよび付加データＡＤのそれぞれを、各ＳＣＭチップＭＤ１～ＭＤｚ内の２ページ分のエリアに対してライト・リードする場合に、上記第１および第２の実施形態で説明された処理が適用されてもよい。
（第３の実施形態）
第３の実施形態は、上記第１および第２の実施形態の変形例である。第３の実施形態では、例として第１の実施形態に対する変形を説明するが、第２の実施形態に対する変形も同様である。
第３の実施形態では、複数のフレームに対する垂直パリティを含むパリティフレームを生成し、複数のフレームおよびパリティフレームの配置をずらす。
図１６は、第３の実施形態において生成される複数のフレームＦＲＶ１～ＦＲＶｗおよび垂直パリティフレームＦＲＰの例を示す図である。
フレームＦＲＶ１～ＦＲＶｗのそれぞれは、ユーザデータＵＤおよび付加データＡＤを含む。ここで、ｗは、２以上の整数である。図１６において、フレームＦＲＶ１～ＦＲＶｗのそれぞれは、水平方向に配列されているビット情報である。図１６において、フレームＦＲＶ１～ＦＲＶｗは、垂直方向に重ねて配列されている。
垂直パリティフレームＦＲＰは、図１６のように、垂直方向に重ねて配列されている複数のビット情報から生成される垂直パリティを含む。言い換えれば、垂直パリティフレームＦＲＰに含まれている垂直パリティは、複数のフレームＦＲＶ１～ＦＲＶｗのそれぞれに含まれているビット情報に対して計算されたパリティである。フレームＦＲＶ１～ＦＲＶｗのそれぞれと、垂直パリティフレームＦＲＰは、同じサイズである。
第３の実施形態において、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚに跨ってフレームＦＲＶ１～ＦＲＶｗおよび垂直パリティフレームＦＲＰをライトする。例えば、ＳＣＭチップＭＤ１～ＭＤｚは、フレームＦＲＶ１～ＦＲＶｗを記憶するｗ個のページと、当該ｗ個のページに記憶されているフレームＦＲＶ１～ＦＲＶｗから生成される垂直パリティフレームを記憶するページとを含む。ＳＣＭコントローラ２は、フレームＦＲＶ１～ＦＲＶｗと垂直パリティフレームＦＲＰとの対応関係を管理している。例えば、ＳＣＭコントローラ２は、フレームＦＲＶ１～ＦＲＶｗおよび垂直パリティフレームＦＲＰを、連続する論理アドレスまたは物理アドレスにしたがってＳＣＭチップＭＤ１～ＭＤｚにライトすることで、フレームＦＲＶ１～ＦＲＶｗおよび垂直パリティフレームＦＲＰを関連付けてもよい。フレームＦＲＶ１～ＦＲＶｗを記憶するｗ個のページは、例えばウェアレベリングの管理単位に対応することが好ましい。
ＳＣＭコントローラ２は、フレームＦＲＶ１～ＦＲＶｗのいずれかを新しいデータにより上書きする場合、垂直パリティフレームＦＲＰを更新する必要がある。具体的には、ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１～ＭＤｚから、上書き対象のフレームと垂直パリティフレームＦＲＰとをリードする。ＳＣＭコントローラ２は、リードした上書き対象のフレーム、垂直パリティフレームＦＲＰ、新しい上書き対象のフレームに基づいて垂直パリティを計算し、垂直パリティフレームＦＲＰを更新する。そして、ＳＣＭコントローラ２は、更新した垂直パリティフレームＦＲＰと新しい上書き対象のフレームとを、ＳＣＭチップＭＤ１～ＭＤｚへリード・モディファイ・ライトする。
例えば、プロセッサ３がフレームＦＲＶ１～ＦＲＶｗのそれぞれに対して１回ずつライトをしたと仮定する。この場合、フレームＦＲＶ１～ＦＲＶｗのそれぞれのライト回数は１回増加するが、垂直パリティフレームＦＲＰのライト回数はｗ回増加する。
そこで、第３の実施形態において、ＳＣＭコントローラ２は、例えばウェアレベリングの管理単位で管理されている状態情報を参照し、状態情報が例えば閾値を超えるなどの配置変更条件を満たすか否かを判断する。そして、ＳＣＭコントローラ２は、配置変更条件を満たすと判断した場合に、フレームＦＲＶ１～ＦＲＶｗ及び垂直パリティフレームＦＲＰの配置順序を変更する。第３の実施形態において、ＳＣＭコントローラ２は、例えば、フレームＦＲＶ１～ＦＲＶｗ及び垂直パリティフレームＦＲＰのそれぞれが配置されるページを、ページ単位でずらす。
ＳＣＭコントローラ２は、例えば、状態情報に基づいて、フレームＦＲＶ１～ＦＲＶｗと垂直パリティフレームＦＲＰの位置変更後のライト先またはリード先を決定する。より具体的には、ＳＣＭコントローラ２は、例えば、アドレス変換テーブルＡＴで物理アドレスを取得した後であり、ＳＣＭチップＭＤ１～ＭＤｚにアクセス要求を発行する前に、状態情報に基づいて、取得した物理アドレスを、計算によってさらに変更後の物理アドレスへ変換し、変更後の物理アドレスに基づいてＳＣＭチップＭＤ１～ＭＤｚにアクセスする。
図１６の例において、フレームの位置は、上から下へ、フレームＦＲＶ１～ＦＲＶｗ、垂直パリティフレームＦＲＰの順に並んでいる。このフレームの並びは、所定の条件にしたがって、２フレーム分ずらされる。この結果、フレームの位置は、上から下へ、フレームＦＲＶｗ－１、フレームＦＲＶｗ、垂直パリティフレームＦＲＰ、フレームＦＲＶ１～ＦＲｗ－２の順に並ぶように変更される。ＳＣＭコントローラ２は、変更前の配置に対応する物理アドレスを取得した後に、物理アドレスを２フレーム分ずらし、変更後の配置に対応する物理アドレスを決定する。そして、ＳＣＭコントローラ２は、決定した変更後の配置に対応する物理アドレスに基づいてＳＣＭチップＭＤ１～ＭＤｚにアクセス要求を発行する。
以上説明した第３の実施形態において、ＳＣＭコントローラ２は、状態情報に基づいて、フレームＦＲＶ１～ＦＲＶｗと垂直パリティフレームＦＲＰとのうちの少なくとも１つに対応するライト先またはリード先を変更する。そして、ＳＣＭコントローラ２は、状態情報に基づいて変更されたライト先またはリード先に対して、フレームＦＲＶ１～ＦＲＶｗと垂直パリティフレームＦＲＰとのうちの少なくとも１つに対するライトまたはリードを実行する。第３の実施形態においては、垂直パリティフレームＦＲＰを記憶するページの疲弊が、フレームＦＲＶ１～ＦＲＶｗを記憶するページの疲弊よりも進行することを防止することができ、ＳＣＭチップＭＤ１～ＭＤｚの耐久性の向上および長寿命化を実現することができる。
（第４の実施形態）
第４の実施形態は、上記第１の実施形態から第３の実施形態までの変形例である。第４の実施形態では、例として第１の実施形態に対する変形を説明するが、第２の実施形態または第３の実施形態に対する変形も同様である。
上記第１の実施形態においては、ＸＯＲパリティがフレームＦＲの付加データＡＤ内に含まれている場合を説明している。これに対して、第４の実施形態では、ＸＯＲパリティがフレームＦＲの付加データＡＤ内に含まれるのではなく、ＸＯＲパリティがＳＣＭチップＭＤ１～ＭＤｚのうちの少なくとも１つのＳＣＭチップ（例えばＭＤ１）に記憶されるものとする。
このように、ＸＯＲパリティが、付加データＡＤ内ではなく、ＳＣＭチップＭＤ１に記憶される場合、ＳＣＭコントローラ２は、マルチキャストを使用することにより、ＸＯＲパリティのリードを抑制することができる。
マルチキャストを使用するＳＣＭコントローラ２は、ＳＣＭチップＭＤ２～ＭＤｚに対してリード要求を発行し、ＥＣＣデコーダ８２によってリードしたフレームをエラー訂正できる場合には、ＸＯＲパリティを記憶するＳＣＭチップＭＤ１に対してリード要求を発行しない。ＳＣＭコントローラ２は、ＳＣＭチップＭＤ１に対しては、ＥＣＣデコーダ８２によってリードしたフレームをエラー訂正できない場合にのみリード要求を行う。
第１の実施形態において、ＳＣＭコントローラ２は、例えば、ＸＯＲパリティがどのＳＣＭチップに記憶されているかを、状態データ１０により認識可能とする。ＳＣＭコントローラ２は、状態データ１０を参照し、リード対象のフレームのビット順序を認識し、フレーム内のＸＯＲパリティの位置を認識し、どのＳＣＭチップに対してリード要求を発行しないかを認識する。
以上説明した第４の実施形態においては、マルチキャストを使用することにより、ＳＣＭモジュール１の消費電力が上昇することを防止することができ、ＸＯＲパリティのリードによりＳＣＭチップＭＤ１のメモリセルの疲弊が進行することを防止することができる。
なお、第４の実施形態において、ＳＣＭコントローラ２は、例えば、ＸＯＲパリティを記憶するＳＣＭチップＭＤ１に対しては、別の方法によりライト回数またはライト頻度などを低下させて、メモリセルが消耗することを防止する。具体的には、ＳＣＭコントローラ２は、例えば、ＸＯＲパリティを連続する物理アドレスへ追記する。これにより、ＸＯＲパリティがＳＣＭチップＭＤ１の同じライト先に繰り返しライトされてメモリセルが疲弊することを防止することができる。
本実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。本実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１Ａ…ＳＣＭモジュール、２，２Ａ…ＳＣＭコントローラ、３…プロセッサ、４…第１のインタフェース部、５…メモリ部、５ａ…バッファメモリ、６…処理部、７…エンコーダ、８…デコーダ、Ｉ１～Ｉｚ…第２のインタフェース部、ＭＤ１～ＭＤｚ…ＳＣＭチップ、１０…状態データ、ＡＴ，ＡＴ１…アドレス変換テーブル、ＦＷ…ファームウェア、１１，１１Ａ…アドレス変換部、１２，１２Ａ…第１のリード制御部、１３…エンコード制御部、１４…第１の判断部、１５、１５Ａ…第１の変更部、１６，１６Ａ…第１のライト制御部、１７…更新部、１８，１８Ａ…第２のリード制御部、１９…第２の判断部、２０，２０Ａ…第２の変更部、２１…デコード制御部、２２，２２Ａ…第２のライト制御部、ＦＲ，ＦＲ１～ＦＲ２，ＦＲＶ１～ＦＲＶｗ…フレーム、ＵＤ…ユーザデータ、ＡＤ…付加データ、ＰＬ…ペイロード部分、ＬＡ…論理アドレス、ＰＡ…物理アドレス、ＢＯＩ…ビット順序情報、ＦＲＰ…垂直パリティフレーム

Claims (15)

  1. 複数の不揮発性メモリを制御するメモリコントローラにおいて、
    第１のデータを記憶するメモリと、
    前記メモリに記憶されている前記第１のデータに対する処理を実行する処理部と、
    を具備し、
    前記処理部は、
    ライト処理時に、
    前記第１のデータと、前記第１のデータに対応する付加データとを含む第２のデータを生成し、
    前記第２のデータのライト先の状態を示す情報に基づいて、前記第２のデータのビット順序を変更し、
    ビット順序が変更された前記第２のデータを、前記複数の不揮発性メモリにライトし、
    リード処理時に、
    前記複数の不揮発性メモリから、ビット順序が変更された前記第２のデータをリードし、
    前記情報に基づいて、リードした前記第２のデータのビット順序を元に戻す、
    メモリコントローラ。
  2. 前記情報は、前記第２のデータのライト先のライト回数、リード回数、イレーズ回数、ライト頻度、リード頻度、イレーズ頻度のうちの少なくとも１つを含む、
    請求項１のメモリコントローラ。
  3. 前記処理部は、
    前記情報を重み付けした値を管理し、
    前記ライト処理時に、前記値に基づいて、前記第２のデータのビット順序を変更し、
    前記リード処理時に、前記値に基づいて、リードした前記第２のデータのビット順序を元に戻す、
    請求項１または請求項２のメモリコントローラ。
  4. 前記処理部は、
    前記ライト処理時に、
    前記第１のデータの種類に基づいて、前記第２のデータに対してビット順序の変更を行うか否かを判断する第１の判断を実行し、
    前記第１の判断によってビット順序の変更を行うと判断した場合に、前記第２のデータのビット順序を変更する第１の変更処理を実行し、
    前記第１の判断によってビット順序を変更しないと判断した場合に、前記第１の変更処理を実行せず、
    前記リード処理時に、
    前記第１のデータの種類に基づいて、前記第２のデータに対してビット順序を元に戻すか否かを判断する第２の判断を実行し、
    前記第２の判断によってビット順序を元に戻すと判断した場合に、前記第２のデータのビット順序を元に戻す第２の変更処理を実行し、
    前記第２の判断によってビット順序を元に戻すと判断しなかった場合に、前記第２の変更処理を実行しない、
    請求項１～３のうちのいずれか１項のメモリコントローラ。
  5. 前記処理部は、
    前記ライト処理時に、
    前記第１のデータが外部の装置から受信したユーザデータである場合に、前記第２のデータに対してビット順序の変更を行うと判断し、前記第１のデータが前記ユーザデータではないシステム管理情報である場合に、前記第２のデータに対してビット順序の変更を行わないと判断し、
    前記リード処理時に、
    リードした前記第２のデータに含まれている前記第１のデータが前記ユーザデータである場合に、リードした前記第２のデータのビット順序を元に戻すと判断し、リードした前記第２のデータに含まれている前記第１のデータが前記システム管理情報である場合に、ビット順序を変更しないと判断する、
    請求項４のメモリコントローラ。
  6. 前記処理部は、
    前記ライト処理時に、前記第２のデータが連続するアドレスにしたがって追記されるライト形式により前記複数の不揮発性メモリにライトされる場合に、ビット順序を変更することなく前記第２のデータを前記複数の不揮発性メモリにライトし、
    前記リード処理時に、前記連続するアドレスにしたがって追記された前記第２のデータのビット順序を変更しない、
    請求項１のメモリコントローラ。
  7. 前記処理部は、
    論理アドレスと、物理アドレスと、前記物理アドレスの示す位置へライトされた前記第２のデータに関するビット順序の変更パターンとを、関連付けているアドレス変換テーブルを管理し、
    前記ライト処理時に、前記変更パターンに基づいて、前記物理アドレスの示す位置にライトされる前記第２のデータのビット順序を変更し、
    前記リード処理時に、前記アドレス変換テーブルを参照し、前記変更パターンに基づいて、前記物理アドレスの示す位置からリードした前記第２のデータのビット順序を元に戻す、
    請求項１のメモリコントローラ。
  8. 前記複数の不揮発性メモリは、複数のメモリチップであり、
    前記処理部は、
    前記ライト処理時に、ビット順序が変更された前記第２のデータを、前記複数のメモリチップに跨ってライトし、
    前記リード処理時に、前記複数のメモリチップに跨って記憶されておりビット順序が変更された前記第２のデータを、前記複数のメモリチップからリードする、
    請求項１～７のうちのいずれか１項のメモリコントローラ。
  9. 前記付加データは、前記第１のデータに対するエラー検出およびエラー訂正を行うために使用されるパリティを含み、
    前記処理部は、ＳＣＭ（Storage Class Memory）モジュールとしての機能を実現する、
    請求項１～８のうちのいずれか１項のメモリコントローラ。
  10. 前記処理部は、前記情報が更新された場合に、更新された前記情報を、前記複数の不揮発性メモリにおける前記第２のデータの位置とは異なる位置にライトする、
    請求項１～９のうちのいずれか１項のメモリコントローラ。
  11. 前記情報は、前記第２のデータのライト先と前記第２のデータと同じサイズの第３のデータのライト先との状態を示し、
    前記処理部は、
    前記第２のデータのライト処理時に、
    前記情報に基づいて、前記第２のデータおよび前記第３のデータに対して同じビット順序の変更を行い、
    ビット順序が変更された前記第２のデータおよび前記第３のデータを、前記複数の不揮発性メモリにライトする、
    請求項１～１０のうちのいずれか１項のメモリコントローラ。
  12. 前記処理部は、
    前記ライト処理時に、
    前記第２のデータのビット情報と、前記第２のデータと同じサイズの第３のデータのビット情報とに基づいて垂直パリティを計算し、前記第２のデータと同じサイズであり前記垂直パリティを含む第４のデータを生成し、
    前記ライト処理時または前記リード処理時に、
    前記情報に基づいて、前記第２のデータと前記第３のデータと前記第４のデータとのうちの少なくとも１つに対応するライト先またはリード先を変更し、前記情報に基づいて変更されたライト先またはリード先に対して、前記第２のデータと前記第３のデータと前記第４のデータとのうちの少なくとも１つに対するライトまたはリードを実行する、
    請求項１～１０のうちのいずれか１項のメモリコントローラ。
  13. 前記付加データは、前記第１のデータに対するエラー訂正を行う第１のパリティを含み
    前記処理部は、
    前記ライト処理時に、
    前記第２のデータに対応する第２のパリティを計算し、
    前記ビット順序が変更された前記第２のデータを前記複数の不揮発性メモリにライトするとともに、前記複数の不揮発性メモリとは異なる別の不揮発性メモリに前記第２のパリティをライトし、
    前記リード処理時に、
    前記情報に基づいて、前記第２のデータを記憶する前記複数の不揮発性メモリと、前記第２のパリティを記憶する前記別の不揮発性メモリとを認識し、
    前記複数の不揮発性メモリから、ビット順序が変更された前記第２のデータをリードし、
    前記第１のパリティを用いて前記第１のデータのエラーを訂正できない場合に、前記別の不揮発性メモリから前記第２のパリティをリードし、
    前記第２のパリティを用いて前記第２のデータのエラーを訂正する、
    請求項１～請求項８のうちのいずれか１項のメモリコントローラ。
  14. 少なくとも１つの不揮発性メモリを制御するメモリコントローラにおいて、
    第１のデータを記憶するメモリと、
    前記メモリに記憶されている前記第１のデータに対する処理を実行する処理部と、
    を具備し、
    前記処理部は、
    ライト処理時に、
    前記第１のデータと、前記第１のデータに対応する付加データとを含む第２のデータを生成し、
    前記第２のデータのライト先の状態を示す情報に基づいて、前記第２のデータのビット順序を変更し、
    ビット順序が変更された前記第２のデータを、前記少なくとも１つの不揮発性メモリに含まれている複数のライト先エリアにライトし、
    リード処理時に、
    前記複数のライト先エリアから、ビット順序が変更された前記第２のデータをリードし、
    前記情報に基づいて、リードした前記第２のデータのビット順序を元に戻す、
    メモリコントローラ。
  15. 複数の不揮発性メモリと、
    前記複数の不揮発性メモリを制御するコントローラと、
    を具備し、
    前記コントローラは、
    ライト処理時に、
    第１のデータと、前記第１のデータに対応する付加データとを含む第２のデータを生成し、
    前記第２のデータのライト先の状態を示す情報に基づいて、前記第２のデータのビット順序を変更し、
    ビット順序が変更された前記第２のデータを、前記複数の不揮発性メモリにライトし、
    リード処理時に、
    前記複数の不揮発性メモリから、ビット順序が変更された前記第２のデータをリードし、
    前記情報に基づいて、リードした前記第２のデータのビット順序を元に戻す、
    メモリシステム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022156563A (ja) * 2021-03-31 2022-10-14 富士通株式会社 情報処理装置及び情報処理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508861A (ja) 1999-09-03 2003-03-04 レクサー・メディア・インコーポレイテッド セクタ書き込み操作時間を効果的に減少させるための不揮発性メモリユニット内のブロックの構成
JP2004341989A (ja) 2003-05-19 2004-12-02 Matsushita Electric Ind Co Ltd メモリカードパックとメモリカード
JP2010250816A (ja) 2009-04-10 2010-11-04 Honeywell Internatl Inc コンピュータ装置及びコンピュータシステムのためのメモリシステム
JP2016218897A (ja) 2015-05-25 2016-12-22 株式会社東芝 コントローラ、制御方法
US20180287634A1 (en) 2017-03-31 2018-10-04 Sandisk Technologies Llc Use of multiple codebooks for programming data in different memory areas of a storage device
JP2018160060A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 メモリシステム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822251A (en) * 1997-08-25 1998-10-13 Bit Microsystems, Inc. Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers
US8341501B2 (en) 2009-04-30 2012-12-25 International Business Machines Corporation Adaptive endurance coding of non-volatile memories
US8601347B1 (en) * 2012-06-21 2013-12-03 Hitachi, Ltd. Flash memory device and storage control method
JP6017032B2 (ja) 2013-06-13 2016-10-26 株式会社日立製作所 ストレージシステム及びストレージ制御方法
US10236909B2 (en) * 2017-03-31 2019-03-19 Sandisk Technologies Llc Bit-order modification for different memory areas of a storage device
US10230395B2 (en) * 2017-03-31 2019-03-12 Sandisk Technologies Llc Determining codebooks for different memory areas of a storage device
US10770431B1 (en) * 2019-02-27 2020-09-08 Western Digital Technologies, Inc. Memory die layouts for failure protection in SSDs

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508861A (ja) 1999-09-03 2003-03-04 レクサー・メディア・インコーポレイテッド セクタ書き込み操作時間を効果的に減少させるための不揮発性メモリユニット内のブロックの構成
JP2004341989A (ja) 2003-05-19 2004-12-02 Matsushita Electric Ind Co Ltd メモリカードパックとメモリカード
JP2010250816A (ja) 2009-04-10 2010-11-04 Honeywell Internatl Inc コンピュータ装置及びコンピュータシステムのためのメモリシステム
JP2016218897A (ja) 2015-05-25 2016-12-22 株式会社東芝 コントローラ、制御方法
JP2018160060A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 メモリシステム
US20180287634A1 (en) 2017-03-31 2018-10-04 Sandisk Technologies Llc Use of multiple codebooks for programming data in different memory areas of a storage device

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