JP7362369B2

JP7362369B2 - メモリシステム

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Publication number: JP7362369B2
Application number: JP2019160660A
Authority: JP
Inventors: 圭里中西; 幸之介渡邊; 恒平及川; 大典岩井
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-09-03
Filing date: 2019-09-03
Publication date: 2023-10-17
Anticipated expiration: 2039-09-03
Also published as: US20210064524A1; JP2021039557A; US11609844B2

Description

本実施形態は、メモリシステムに関する。

メモリシステムとして、ＮＡＮＤ型のフラッシュメモリ（以降、ＮＡＮＤメモリ）を備えるＳＳＤ（Solid State Drive）が知られている。ＳＳＤのようなメモリシステムでは、実際にホストから受信したユーザデータの量よりも多い量のデータがＮＡＮＤメモリに書き込まれる。ホストから受信したユーザデータの量に対する、実際にＮＡＮＤメモリに書き込まれるデータの総量、の割合は、書き込み倍率（Write Amplification Factor : ＷＡＦ）として知られている。ＮＡＮＤメモリの疲弊の進行速度を緩和するために、ＷＡＦを小さくする仕組みが要望される。

米国特許出願公開第２０１８／０２３９５４７号明細書

一つの実施形態は、書き込み倍率を抑制したメモリシステムを提供することを目的とする。

一つの実施形態によれば、メモリシステムは、不揮発性の第１メモリと、揮発性の第２メモリと、メモリコントローラと、を備える。メモリコントローラは、第２メモリに管理情報である第１情報を格納して、第２メモリに格納されている第１情報を使用する。メモリコントローラは、第１情報を圧縮器で圧縮して、圧縮された第１情報である第２情報を第１メモリに格納する。第１情報は、第１メモリ内の位置を示す物理アドレスと、ホストが指定する論理アドレスと、の対応関係を記録したテーブルである。テーブルは、複数の階層のテーブルに階層化され、複数の階層のテーブルは、第１の階層の第１テーブルと、第１の階層の下位の階層の第２の階層の第２テーブルと、を含む。メモリコントローラは、第２テーブルを圧縮して第１メモリに格納し、第１メモリ内の第２テーブルの格納位置を第１テーブルに記録する。メモリコントローラは、格納位置が記録された第１テーブルを圧縮して第１メモリに格納する。

図１は、実施形態のメモリシステムの構成例を示す模式的な図である。図２は、各メモリチップ２１の構成例を示す模式的な図である。図３は、第１の実施形態の管理情報の一例を示す模式的な図である。図４は、第１の実施形態の論物変換テーブル（logical - physical translation table）の構成を説明するための模式的な図である。図５は、第１の実施形態のメモリシステムによって実行される、管理情報を復元する動作の一例を示すフローチャートである。図６は、第１の実施形態のメモリシステムによって実行される、管理情報を不揮発化する動作の一例を示すフローチャートである。図７は、第１の実施形態のメモリシステムの、圧縮のアルゴリズムまたは圧縮のためのパラメータが上位階層と下位階層とで異なる構成の一例を説明するための模式的な図である。図８は、第２の実施形態の論物変換テーブルの構成を説明するための模式的な図である。図９は、第２の実施形態のメモリシステムによって実行される、管理情報を復元する動作の一例を示すフローチャートである。図１０は、第２の実施形態のメモリシステムによって実行される、管理情報を不揮発化する動作の一例を示すフローチャートである。図１１は、第３の実施形態の論物変換テーブルの構成を説明するための模式的な図である。図１２は、第３の実施形態のメモリシステムによって実行される、管理情報を復元する動作の一例を示すフローチャートである。図１３は、第３の実施形態のメモリシステムによって実行される、管理情報を不揮発化する動作の一例を示すフローチャートである。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、実施形態のメモリシステムの構成例を示す模式的な図である。メモリシステム１は、通信路を介してホスト２に接続される。ホスト２は、例えばコンピュータである。コンピュータとは、パーソナルコンピュータ、ポータブルコンピュータ、または、携帯通信機器などを含む。

メモリシステム１は、ホスト２の外部記憶装置として機能する。ホスト２は、メモリシステム１に対してアクセスコマンド（ライトコマンドおよびリードコマンド）を発行することができる。アクセスコマンドは、アクセス先の位置（location）を示す論理アドレスを含む。

論理アドレスは、メモリシステム１がホスト２に提供する論理アドレス空間内の位置を示す位置情報である。論理アドレス空間の所定の単位領域毎に論理アドレスがアサインされている。一例では、論理アドレス空間の各セクタに論理アドレスがアサインされている。論理アドレスのアサインの単位はセクタに限定されない。

メモリシステム１は、メモリコントローラ１０と、ストレージとして用いられるＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）２０と、とを備えている。なお、ストレージとして用いられるメモリの種類はＮＡＮＤ型のフラッシュメモリだけに限定されない。任意の種類の不揮発性メモリが、ストレージとして採用され得る。例えば、NOR型のフラッシュメモリ、ReRAM(Resistance Random Access Memory)、またはMRAM(Magnetoresistive Random Access Memory)などが採用可能である。

メモリコントローラ１０は、ホスト２から、論理アドレスの指定を含むアクセスコマンドを受信する。そして、メモリコントローラ１０は、受信したアクセスコマンドに応じて、ホスト２とＮＡＮＤメモリ２０との間のデータ転送を実行する。

ＮＡＮＤメモリ２０は、１以上のメモリチップ２１によって構成され得る。この例では、ＮＡＮＤメモリ２０は、６つのメモリチップ２１を備える。

図２は、各メモリチップ２１の構成例を示す模式的な図である。各メモリチップ２１は、夫々、アクセス回路２２と、メモリセルアレイ２３を備える。

アクセス回路２２は、ロウデコーダ、カラムデコーダ、センスアンプ、電圧発生回路、シーケンサ、データバッファ、などを含む。アクセス回路２２は、メモリセルアレイ２３に対し、データのプログラム（書き込み）、データのリード、およびデータのイレースを実行することができる。

メモリセルアレイ２３は、複数のメモリセルが２次元的にあるいは３次元的に配列された構成を有する。メモリセルアレイ２３は、複数の物理ブロックを含む。物理ブロックは、メモリセルアレイ２３に対するイレースの単位である。つまり、１つの物理ブロックに格納された全データは、一括にイレースされる。

各物理ブロックは、複数のページを備えている。各ページは、データのプログラムおよびデータのリードが実行される最小の単位である。

なお、メモリセルアレイ２３は、それぞれは複数の物理ブロックを備えた複数の領域（Plane）に分割されていてもよい。複数の領域のそれぞれは、互いに独立した周辺回路（例えば、ロウデコーダ、カラムデコーダ等）を備えていることにより、複数の領域に対して同時にプログラム、リード、またはイレースを実行することが可能とされ得る。

また、それぞれ異なるメモリチップ２１または異なるPlaneに属する複数の物理ブロックによって１つの論理ブロックが構成されてもよい。複数の論理ブロックが構成され、メモリコントローラ１０は、各論理ブロックを構成する複数の物理ブロックに対して同時にプログラム、リード、またはイレースを実行してもよい。

以降、ブロックは、物理ブロックまたは論理ブロックをいうこととする。

図１に説明を戻す。メモリコントローラ１０は、ホストインタフェース（Host I/F）１１、プロセッサ１２、圧縮・伸張エンジン（compression-decompression engine）１３、フラッシュインタフェース（Flash I/F）１４、第１ＲＡＭ（Random Access Memory）１５、第２ＲＡＭ１６、およびバス１７を備える。メモリコントローラ１０は、ホストＩ／Ｆ１１、プロセッサ１２、圧縮・伸張エンジン１３、フラッシュＩ／Ｆ１４、第１ＲＡＭ１５、および第２ＲＡＭ１６は、バス１７に電気的に接続されている。

メモリコントローラ１０は、ＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ１０は、複数のチップによって構成されてもよい。第１ＲＡＭ１５および第２ＲＡＭ１６の一方または両方は、メモリコントローラ１０とは別のチップとして構成されてもよい。

ホストＩ／Ｆ１１は、ホスト２に対する通信の制御を実行する。また、ホストＩ／Ｆ１１は、ホスト２からのアクセスコマンドを受け付ける。

フラッシュＩ／Ｆ１４は、ＮＡＮＤメモリ２０に対し、データの送受信を実行する。

フラッシュＩ／Ｆ１４は、ＥＣＣ回路（Error Checking and Correction circuit : ＥＣＣ）１８を備える。ＥＣＣ１８は、ＮＡＮＤメモリ２０に送られるデータ、つまりメモリセルアレイ２３にプログラムされるデータに対し、誤り訂正のための符号化を実行することができる。また、ＥＣＣ１８は、ＮＡＮＤメモリ２０から読み出されたデータに対し、誤り訂正のための復号化を実行することができる。

なお、ＥＣＣ１８の符号化方式としては、任意の符号化方式が採用され得る。例えば、ＬＤＰＣ（Low-Density Parity-Check code）などの、符号レート（code rate）を変更可能な方式が、ＥＣＣ１８による誤り訂正のための符号化方式として採用され得る。符号レートは、符号化後のデータのサイズに対する符号化前のデータのサイズのレートである。符号レートが小さいほど、誤り訂正の能力が強い。なお、符号レートが固定の符号化方式がＥＣＣ１８の符号化方式として採用されてもよい。

プロセッサ１２は、例えばＣＰＵ（Central Processing Unit）である。プロセッサ１２は、ファームウェアプログラムを実行することにより、メモリコントローラ１０全体の制御を実行する。ファームウェアプログラムは、例えばＮＡＮＤメモリ２０などの不揮発性メモリに予め格納されており、プロセッサ１２は、当該ファームウェアプログラムを実行する。プロセッサ１２は、第１ＲＡＭ１５などの揮発性メモリをワークエリアとして使用してもよい。

なお、プロセッサ１２が実行する制御の機能のうちの一部または全部は、FPGA（field-programmable gate array）、ASIC（application specific integrated circuit）、または任意の論理回路によって実現されてもよい。また、プロセッサ１２が誤り訂正のための符号化または復号化を実行してもよい。

第１ＲＡＭ１５は、管理情報が格納される揮発性メモリである。プロセッサ１２は、第１ＲＡＭ１５に格納されている管理情報を使用することができる。使用するとは、参照することおよび更新することを含む。

なお、管理情報が格納される揮発性メモリとしては、任意の種類の揮発性メモリが採用され得る。例えば、ＳＲＡＭ（Static Rancom Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、またはこれらの組み合わせが、管理情報が格納される揮発性メモリとして採用され得る。

図３は、第１の実施形態の管理情報の一例を示す模式的な図である。本図に示されるように、管理情報３０は、例えば、論物変換テーブル３１を含み得る。論物変換テーブル３１は、論理アドレスと、ＮＡＮＤメモリ２０内の位置を示す物理アドレスと、の対応関係を記録した情報である。論物変換テーブル３１の構成例については後述する。

また、管理情報３０は、論物変換テーブル３１の他に、ブロック毎にカウントされたＰ（プログラム）／Ｅ（イレース）サイクルの実行回数３２を含み得る。プログラムとイレースとのサイクルの実行回数に応じて、メモリセルの疲弊（劣化）が進行する。メモリコントローラ１０は、一部のブロックが突出して疲弊しないように、Ｐ／Ｅサイクルの実行回数をブロック間でできるだけ均等にする制御を行う。この制御は、ウェアレベリングと称され得る。メモリコントローラ１０は、管理情報３０として保持されているＰ／Ｅサイクルの実行回数３２を、ウェアレベリングに供することができる。

また、管理情報３０は、ブロック毎にカウントされた有効（または無効）なデータの量３３を含み得る。

例えば、ＮＡＮＤメモリ２０に第１のユーザデータが格納されている状態でホスト２から第１のユーザデータと同一の論理アドレスを指定して第２のユーザデータが送られてきた場合、メモリコントローラ１０は、空のページを有するブロックに第２のユーザデータをプログラムする。そして、メモリコントローラ１０は、既にＮＡＮＤメモリ２０に格納されている第１のユーザデータを無効なユーザデータとして管理する。「空の」状態とは、ここでは、無効なデータおよび有効なデータの何れも記憶されていない状態をいう。

このような手法でＮＡＮＤメモリ２０に対するプログラムが行われるため、各ブロックには、無効なユーザデータと有効なユーザデータとが記憶される。データが有効とは、そのデータが最新の状態であることをいう。同一の論理アドレスが指定された複数のユーザデータがＮＡＮＤメモリ２０に格納される場合において、最新の状態とは、その複数のユーザデータのうちのホスト２が最後にメモリシステム１に送ったユーザデータの状態をいう。無効なデータとは、前記複数のユーザデータのうちの、ホスト２が最後にメモリシステム１に送ったユーザデータ以外のユーザデータをいう。

メモリコントローラ１０は、ブロック毎にカウントされた有効（または無効）なデータの量３３に基づいてガベージコレクションを実行することができる。

ガベージコレクションは、あるブロック（第１のブロックと表記する）に格納されたデータのうち、有効なデータを他のブロック（第２のブロックと表記する）にコピーし、その後、第１のブロックに格納されている全てのデータを無効と見なす処理である。ガベージコレクションによって、第１のブロックは、フリーブロックとなる。

メモリコントローラ１０は、管理情報３０としてブロック毎に記録されている有効（または無効）なデータの量３３に基づき、格納されている有効なデータの量が少ないブロック（換言すると、格納されている無効なデータの量が多いブロック）を、ガベージコレクションの対象のブロック、つまり、有効なデータのコピー元のブロックとして選択することができる。格納されている有効（または無効）なデータの量が少ないブロックがガベージコレクションの対象として選択されることで、ガベージコレクションの効率を向上させることができる。

なお、フリーブロックは、イレースが実行された後、新たなデータのプログラムが可能な状態となる。

また、管理情報３０は、ブロック毎の符号レートの設定値３４を含み得る。メモリセルの疲弊の進行に応じて、そのメモリセルのしきい値電圧が変動しやすくなる。つまり、ビットエラーが発生しやすくなる。よって、符号レートが可変の符号化方式（例えばLDPC）が採用された場合、メモリコントローラ１０は、Ｐ／Ｅサイクルの実行回数の増加に応じて符号レートを小さくすることが考えられる。つまり、メモリコントローラ１０は、メモリセルの疲弊の進行に応じて、誤り訂正の能力を強める。メモリコントローラ１０は、ブロック毎にＰ／Ｅサイクルの実行回数に応じて符号レートを決定し、ブロック毎の符号レートの設定値３４を管理情報３０として保持する。ＥＣＣ１８は、ブロック毎の符号レートの設定値３４を適用して符号化を実行する。

なお、符号レートの設定方法は上記に限定されない。また、符号レートの管理の粒度は、ブロック単位でなくてもよい。例えば、物理ページ単位で符号レートが管理されてもよい。

また、管理情報３０は、ブロック毎のリードレベルの設定値３５を含み得る。

メモリセルのしきい値電圧は、データのプログラムの際に、複数のステートのうちのデータに応じたステートに設定される。データのリードの際には、ステートの境界に対応した電圧値と、しきい値電圧と、が比較されることで、しきい値電圧が属するステートに対応したデータが取得される。リードレベルは、しきい値電圧と比較される電圧値である。

ここで、しきい値電圧は、種々の要因により変動し得る。ＥＣＣ１８による誤り訂正が困難になるほどしきい値電圧が変動した場合には、リードレベルを変更してリードが再実行される。リードレベルを変更してリードを再実行する処理は、リトライリードと称され得る。

メモリコントローラ１０は、リトライリードを実行した場合、変更後のリードレベルの設定値を管理情報３０として保持しておくことができる。メモリコントローラ１０は、リードを再び行う場合、管理情報３０として保持しておいたリードレベルの設定値３５を使用することで、リトライリードを再び行うことなくデータを取得することが可能になる。

なお、リードレベルの管理の粒度は、ブロック単位でなくてもよい。例えば、物理ページ単位でリードレベルが管理されてもよい。

また、管理情報３０は、フリーブロックのリスト３６を含み得る。メモリコントローラ１０は、フリーブロックのリスト３６から、ユーザデータの書き込み先とするブロックやガベージコレクションにおける有効なデータの移動先とするブロックを選択することができる。

管理情報３０に含まれる情報は、以上に述べた情報に限定されない。管理情報３０は、以上述べた情報の一部または全部に替えて、任意の種類の情報を含み得る。

前述したように、第１ＲＡＭ１５は揮発性メモリである。よって、第１ＲＡＭ１５への電力の供給が遮断されると、第１ＲＡＭ１５に格納されている管理情報３０は第１ＲＡＭ１５から消失する。メモリコントローラ１０は、電源断などによって第１ＲＡＭ１５への電力の供給が遮断されても管理情報３０がメモリシステム１から失われないように、第１ＲＡＭ１５に格納されている管理情報３０を所定のタイミングでＮＡＮＤメモリ２０に書き込む。これによって、管理情報３０は不揮発化される。

Ｐ／Ｅサイクルの実行回数などに応じてＮＡＮＤメモリ２０の疲弊が進行する。そして、Ｐ／Ｅサイクルの実行回数は、ＮＡＮＤメモリ２０に書き込まれるデータの量と相関する。つまり、ＮＡＮＤメモリ２０に書き込まれるデータの量が多くなるにつれてＮＡＮＤメモリ２０の疲弊が進行する。

したがって、ＮＡＮＤメモリ２０に書き込まれる管理情報３０の量を減らすことができれば、ＮＡＮＤメモリ２０に書き込むユーザデータの量を変えることなく、実際にＮＡＮＤメモリに書き込まれるデータの総量を減らすことができる。つまりＷＡＦを小さくすることができる。これによって、ＮＡＮＤメモリ２０の疲弊の進行速度を緩和することができる。

本実施形態では、第１ＲＡＭ１５内の管理情報３０は、圧縮された後にＮＡＮＤメモリ２０に格納される。これによって、ＮＡＮＤメモリ２０に書き込まれる管理情報３０の量（サイズ）を減らし、ＷＡＦを小さくする。

なお、管理情報３０の全てが必ずしも圧縮されなくてもよい。管理情報３０のうちの一部が圧縮されてＮＡＮＤメモリ２０に格納され、管理情報３０のうちの他の一部が圧縮されないでＮＡＮＤメモリ２０に格納されてもよい。

第１の実施形態では、一例として、管理情報３０は論物変換テーブルを含み、当該論物変換テーブルが圧縮されることとして説明する。以降、第１ＲＡＭ１５内の管理情報３０を圧縮してまたは圧縮しないでＮＡＮＤメモリ２０に格納することを、管理情報３０を不揮発化する、と表記することがある。

再び図１に説明を戻す。圧縮・伸張エンジン１３は、管理情報３０の圧縮および伸張を実行する回路である。なお、圧縮・伸張エンジン１３は、圧縮器の一例であり、伸張器の一例でもある。圧縮・伸張エンジン１３は、圧縮を実行する回路（圧縮器に相当）と、伸張を実行する回路（伸張器に相当）と、の合計２つの回路によって構成されてもよい。

圧縮・伸張エンジン１３による圧縮（および伸張）のアルゴリズムとしては、可逆圧縮のアルゴリズムである限り、任意のアルゴリズムが採用され得る。例えば、圧縮・伸張エンジン１３は、差分符号化、辞書式符号化、またはハフマン符号化、などを行うことができる。

第２ＲＡＭ１６は、圧縮された状態の管理情報３０が一時的に格納される揮発性メモリである。圧縮・伸張エンジン１３は、第１ＲＡＭ１５に格納されている管理情報３０を圧縮し、圧縮された管理情報３０を第２ＲＡＭ１６に格納する。第２ＲＡＭ１６に格納された圧縮された状態の管理情報３０は、フラッシュＩ／Ｆ１４によってＮＡＮＤメモリ２０に格納される。

また、第２ＲＡＭ１６は、ＮＡＮＤメモリ２０から読み出された圧縮された状態の管理情報３０が格納される。圧縮・伸張エンジン１３は、第２ＲＡＭ１６に格納された圧縮された状態の管理情報３０を伸張して、圧縮されていない状態の管理情報３０に復元し、復元された管理情報３０を第１ＲＡＭ１５に格納する。

なお、圧縮された状態の管理情報３０が一時的に格納される揮発性メモリとしては、任意の種類の揮発性メモリが採用され得る。例えば、ＳＲＡＭ、ＤＲＡＭ、またはこれらの組み合わせが、圧縮された状態の管理情報３０が一時的に格納される揮発性メモリとして採用され得る。

図４は、第１の実施形態の論物変換テーブルの構成を説明するための模式的な図である。

第１ＲＡＭ１５内の管理情報３０に含まれている論物変換テーブル３１は、上位階層のテーブル３１Ｕと、下位階層のテーブル３１Ｌの群と、の２つの階層に階層化されている。実施形態では、論理アドレス空間は、所定のサイズ毎に分割され、論物変換テーブル３１は、分割によって生成されたサブ空間毎に１つのテーブル３１Ｌを備えている。サブ空間は、本明細書では、セグメントと表記される。

各テーブル３１Ｌには、対応するセグメント内の連続する複数の論理アドレスのそれぞれに対応する物理アドレスが、論理アドレス順に記録されている。つまり、各テーブル３１Ｌは、物理アドレス列が記録されたルックアップテーブルのデータ構成を有している。

テーブル３１Ｕは、セグメントと、テーブル３１Ｌの位置と、の対応関係を示している。具体的には、テーブル３１Ｕは、３つのフィールドを備えている。

１つ目のフィールドには、セグメントインデックス、つまりセグメントの識別情報が記録される。例えば、サブ空間が、連続する６４個の論理アドレスによって示される領域で構成される場合、セグメントの識別情報は、そのセグメント内の任意の論理アドレスを６回、右にシフトすることで得られる。

３つ目のフィールドには、第１ＲＡＭ１５内に格納されているテーブル３１Ｌの位置を示すポインタが記録される。これによって、セグメントとテーブル３１Ｌとが対応付けられる。

２つ目のフィールドには、ＮＡＮＤメモリ２０内のテーブル３１Ｌ（テーブル５１Ｌ）の位置を示す物理アドレスが記録される。何れかのテーブル３１Ｌの不揮発化が実行された場合、対応するエントリの２つ目のフィールドには、当該テーブル３１Ｌの不揮発化先の位置、つまり圧縮された状態の当該テーブル３１Ｌ（テーブル５１Ｌ）が不揮発化によって書き込まれた位置、を示す物理アドレスが上書き形式で記録される。

なお、テーブル３１Ｕの各エントリがセグメントインデックス順に配列される場合には、テーブル３１Ｕの先頭からの各エントリまでのオフセットが各エントリのセグメントインデックスと静的に対応するので、１つ目のフィールドは省略され得る。

ＮＡＮＤメモリ２０には、任意の数の管理情報５０が格納される。各管理情報５０は、それぞれ異なるタイミングで不揮発化された管理情報３０である。

管理情報５０は、論物変換テーブル５１を含む。論物変換テーブル５１は、圧縮された状態のテーブル３１Ｕであるテーブル５１Ｕと、圧縮された状態の各テーブル３１Ｌである各テーブル５１Ｌと、を含む。テーブル３１Ｕおよび各テーブル３１Ｌは、圧縮された状態で不揮発化されるので、テーブル３１Ｕおよび各テーブル３１Ｌが圧縮されていない状態で不揮発化される場合に比べて、不揮発化によってＮＡＮＤメモリ２０に書き込まれるデータの量が低減される。つまり、ＷＡＦを抑制することができる。

なお、テーブル３１Ｕの各エントリが、セグメントインデックス順に配列されている場合、テーブル３１Ｕの１つ目のフィールドの情報は不要である。また、電源断など、第１ＲＡＭ１５への電力の供給が遮断されるケースでは、第１ＲＡＭ１５の内容は消失するので、電源断を想定した不揮発化の処理では、テーブル３１Ｕの３つ目のフィールドの情報も不要である。よって、テーブル５１Ｕは、ここでは、テーブル３１Ｕのうちの２つ目のフィールドの内容（符号３７の部分）のみを圧縮して得られたものとする。

続いて、第１の実施形態のメモリシステム１の動作を説明する。

パワーオンされた場合、つまりメモリシステム１への電力の供給が開始された場合、メモリシステム１は、最後にＮＡＮＤメモリ２０に不揮発化した管理情報５０に基づいて、第１ＲＡＭ１５内の管理情報３０を復元する。

図５は、第１の実施形態のメモリシステム１によって実行される、管理情報３０を復元する動作の一例を示すフローチャートである。ここでは管理情報３０の一例として、論物変換テーブル３１を復元する動作について説明する。

まず、パワーオンが行われることで（Ｓ１０１）、メモリシステム１の各構成要素への電力の供給が開始される。すると、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、ＮＡＮＤメモリ２０内のテーブル５１Ｕを読み出して当該テーブル５１Ｕを第２ＲＡＭ１６に格納する（Ｓ１０２）。続いて、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第２ＲＡＭ１６内のテーブル５１Ｕを伸張して圧縮前の状態に復元されたテーブル３１Ｕを第１ＲＡＭ１５に格納する（Ｓ１０３）。

続いて、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、ＮＡＮＤメモリ２０内の各テーブル５１Ｌを読み出して当該テーブル５１Ｌを第２ＲＡＭ１６に格納する（Ｓ１０４）。Ｓ１０４の処理においては、プロセッサ１２は、Ｓ１０３の処理によって第１ＲＡＭ１５に格納されたテーブル３１Ｕの２つ目のフィールドを参照することによって、各テーブル５１ＬのＮＡＮＤメモリ２０内の位置を特定することができる。そして、プロセッサ１２は、特定した各位置を、対応するテーブル５１Ｌの読み出し元としてフラッシュＩ／Ｆ１４に通知する。

続いて、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第２ＲＡＭ１６内の各テーブル５１Ｌを伸張して圧縮前の状態に復元された各テーブル３１Ｌを第１ＲＡＭ１５に格納する（Ｓ１０５）。

なお、一般に、下位階層のテーブルの群（例えばテーブル３１Ｌの群）のサイズは非常に大きくなる傾向がある。従って、第２ＲＡＭ１６には、全てのテーブル５１Ｌを一度に格納することができない場合がある。そのような場合には、プロセッサ１２は、少数のテーブル５１Ｌ毎にＳ１０４およびＳ１０５を行ってもよい。

テーブル３１Ｌの第１ＲＡＭ１５内の格納先が確定すると、プロセッサ１２は、対応するエントリの３つ目のフィールドに、当該テーブル３１Ｌの第１ＲＡＭ１５内の格納先を示すポインタを記録する（Ｓ１０６）。

なお、テーブル３１Ｌの第１ＲＡＭ１５内の格納先の確定は、Ｓ１０４またはＳ１０５が実行される前であってもよい。例えば、プロセッサ１２は、テーブル３１Ｌの第１ＲＡＭ１５内の格納先を確定してから、当該格納先にテーブル３１Ｌを格納してもよい。よって、Ｓ１０６は、Ｓ１０４またはＳ１０５に先んじて実行されてもよい。

全てのテーブル５１ＬについてＳ１０４～Ｓ１０６の処理が完了すると、論物変換テーブル３１、を復元する動作が終了する。

なお、この例では、管理情報３０の一例として論物変換テーブル３１が復元される動作が説明された。Ｐ／Ｅサイクルの実行回数３２、有効（または無効）なデータの量３３、符号レートの設定値３４、リードレベルの設定値３５、およびフリーブロックのリスト３６、の一部または全部が、圧縮・伸張エンジン１３によって圧縮して不揮発化されている場合には、プロセッサ１２は、圧縮された状態でＮＡＮＤメモリ２０に格納されているこれらの情報を圧縮・伸張エンジン１３によって伸張して第１ＲＡＭ１５に格納することができる。

プロセッサ１２は、第１ＲＡＭ１５に復元された管理情報３０（特に論物変換テーブル３１）を使用することができる。つまり、例えば、プロセッサ１２は、リードコマンドを受信した場合、当該リードコマンドに含まれる論理アドレスに対応する物理アドレスを、第１ＲＡＭ１５に復元された論物変換テーブル３１を参照する。また、プロセッサ１２は、ライトコマンドによって書き込みが要求されたユーザデータをＮＡＮＤメモリ２０に書き込む場合、第１ＲＡＭ１５に復元された論物変換テーブル３１を更新することで、当該ユーザデータの位置を示す論理アドレスと、当該ユーザデータの書き込み先を示す物理アドレスと、を対応付ける。

第１ＲＡＭ１５内の管理情報３０（例えば論物変換テーブル３１）が更新された場合、当該管理情報３０の不揮発化が必要となる。第１ＲＡＭ１５内の管理情報３０と、最後に不揮発化されたときの管理情報３０と、で内容が異なるからである。

図６は、第１の実施形態のメモリシステム１によって実行される、管理情報３０を不揮発化する動作の一例を示すフローチャートである。ここでは管理情報３０の一例として、論物変換テーブル３１を不揮発化する動作について説明する。

メモリコントローラ１０がホスト２からライトコマンドを受信すると（Ｓ２０１）、メモリコントローラ１０は、ライトコマンドに対応する処理を実行する。つまり、メモリコントローラ１０は、ライトコマンドによって書き込みが要求されたユーザデータをＮＡＮＤメモリ２０に書き込む。ユーザデータのＮＡＮＤメモリ２０の書き込み先が確定すると、プロセッサ１２は、第１ＲＡＭ１５内の論物変換テーブル３１の更新を実行する（Ｓ２０２）。例えば、プロセッサ１２は、テーブル３１Ｌ内の、当該ライトコマンドによって指定された論理アドレスに対応付けられた物理アドレスを、当該ユーザデータの書き込み先の物理アドレスで上書きする。

なお、ユーザデータのＮＡＮＤメモリ２０の書き込み先が確定するタイミングは、当該ユーザデータが実際にＮＡＮＤメモリ２０に書き込まれる前であってもよい。つまり、当該ユーザデータがＮＡＮＤメモリ２０に書き込まれる前に論物変換テーブル３１の更新が実行されてもよい。

続いて、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第１ＲＡＭ１５内の各テーブル３１Ｌを圧縮して、圧縮された状態の各テーブル３１Ｌを第２ＲＡＭ１６に格納する（Ｓ２０３）。なお、プロセッサ１２は、圧縮されていない状態の各テーブル３１Ｌを第１ＲＡＭ１５に残しておき、第１ＲＡＭ１５内の各テーブル３１Ｌを引き続き使用する。

続いて、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、第２ＲＡＭ１６内の圧縮された状態の各テーブル３１Ｌを各テーブル５１ＬとしてＮＡＮＤメモリ２０に格納する（Ｓ２０４）。

なお、プロセッサ１２は、少数のテーブル３１Ｌ毎にＳ２０３およびＳ２０４の処理を行ってもよい。

圧縮された状態のテーブル３１ＬのＮＡＮＤメモリ２０内の格納先が確定すると、プロセッサ１２は、テーブル３１Ｕの対応するエントリの２つ目のフィールドに、当該テーブル３１ＬのＮＡＮＤメモリ２０内の不揮発化先を示す物理アドレスを上書き形式で記録（つまり更新）する（Ｓ２０５）。

なお、圧縮された状態のテーブル３１ＬのＮＡＮＤメモリ２０内の格納先が確定するタイミングは、Ｓ２０３またはＳ２０４の前であってもよい。

全てのテーブル３１ＬについてＳ２０５の処理が完了すると、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第１ＲＡＭ１５内のテーブル３１Ｕを圧縮して、圧縮された状態のテーブル３１Ｕを第２ＲＡＭ１６に格納する（Ｓ２０６）。Ｓ２０６では、プロセッサ１２は、例えば、２つ目のフィールドの値のみを圧縮の対象とする。なお、圧縮の対象の設定方法はこれに限定されない。例えば、プロセッサ１２は、テーブル３１Ｕの全部を圧縮の対象としてもよい。プロセッサ１２は、圧縮されていない状態のテーブル３１Ｕを第１ＲＡＭ１５に残しておき、第１ＲＡＭ１５内のテーブル３１Ｕを引き続き使用する。

続いて、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、第２ＲＡＭ１６内の圧縮された状態のテーブル３１Ｕをテーブル５１ＵとしてＮＡＮＤメモリ２０に格納する（Ｓ２０７）。これによって、不揮発化の動作が終了する。

なお、ここでは、全てのテーブル３１Ｌが不揮発化の対象とされたが、一部のテーブル３１Ｌのみが不揮発化の対象とされてもよい。例えば、第１ＲＡＭ１５に復元されて以降、または最後に不揮発化が実行されて以降、一度も更新されていないテーブル３１Ｌが存在する場合、当該テーブル３１ＬについてはＳ２０３～Ｓ２０５の処理が実行されなくてもよい。

また、ここでは、ライトコマンドの処理が実行される毎に論物変換テーブル３１の不揮発化が実行されることとして説明されたが、論物変換テーブル３１の不揮発化の契機は、ライトコマンドの処理が実行される毎に限定されない。例えば、所定数のライトコマンドの処理が実行される毎に論物変換テーブル３１の不揮発化が実行されてもよい。また、所定の時間間隔で論物変換テーブル３１の不揮発化が実行されてもよい。また、復元されてからまたは最後に不揮発化が実行されてから更新されたテーブル３１Ｌの数が所定数に至る毎に論物変換テーブル３１の不揮発化が実行されてもよい。

また、メモリコントローラ１０は、上記した論物変換テーブル３１のほかに、Ｐ／Ｅサイクルの実行回数３２、有効（または無効）なデータの量３３、符号レートの設定値３４、リードレベルの設定値３５、およびフリーブロックのリスト３６、の一部または全部を、圧縮・伸張エンジン１３によって圧縮して不揮発化してもよい。前述したように、メモリコントローラ１０は、ＮＡＮＤメモリ２０に圧縮された状態で格納されたこれらの情報を復元する際には、これらの情報を圧縮・伸張エンジン１３によって伸張して第１ＲＡＭ１５に格納する。

以上述べたように、第１の実施形態によれば、メモリコントローラ１０は、第１ＲＡＭ１５に格納された管理情報３０を、圧縮器としての圧縮・伸張エンジン１３によって圧縮して、圧縮された状態の管理情報３０を、ＮＡＮＤメモリ２０に格納する。

これによって、管理情報３０を圧縮しないで不揮発化する場合に比べて、ＷＡＦを抑制することができる。

また、メモリコントローラ１０は、ＮＡＮＤメモリ２０に格納されている管理情報５０を読み出して、当該管理情報５０を伸張器として圧縮・伸張エンジン１３によって伸張して、伸張された状態、つまり復元された状態の管理情報５０である管理情報３０を、第１ＲＡＭ１５に格納する。

これによって、不揮発化された圧縮された状態の管理情報３０を、使用出来る状態に復元することが可能である。

また、管理情報３０は、一例では、上位階層のテーブル３１Ｕと、下位階層のテーブル３１Ｌと、に階層化された論物変換テーブル３１である。メモリコントローラ１０は、テーブル３１Ｌを圧縮してＮＡＮＤメモリ２０に格納し、ＮＡＮＤメモリ２０内の格納先（換言すると不揮発化先）をテーブル３１Ｕに記録する。記録後、メモリコントローラ１０は、テーブル３１Ｕを圧縮してＮＡＮＤメモリ２０に格納する。

よって、管理情報３０である論物変換テーブル３１が複数の階層に階層化されている場合であっても、論物変換テーブル３１を圧縮して不揮発化することが可能である。

なお、上記した例では、論物変換テーブル３１が、上位階層と、下位階層と、の２つの階層に階層化されている場合について説明した。論物変換テーブル３１は、３以上の階層に階層化されていてもよい。その場合、最も下位の階層のテーブルから順番に圧縮および不揮発化が実行される。

また、メモリコントローラ１０は、テーブル３１Ｕと、各テーブル３１Ｌと、で圧縮のためのパラメータまたは圧縮のアルゴリズムを異ならせてもよい。

図７は、第１の実施形態のメモリシステム１の、圧縮のアルゴリズムまたは圧縮のためのパラメータが上位階層と下位階層とで異なる構成の一例を説明するための模式的な図である。本図に示されるように、メモリコントローラ１０は、テーブル３１Ｕを不揮発化する際には、圧縮・伸張エンジン１３を制御することで、テーブル３１Ｕを、第１の圧縮アルゴリズムまたは第１のパラメータを用いて圧縮する。また、メモリコントローラ１０は、テーブル３１Ｌを不揮発化する際には、圧縮・伸張エンジン１３を制御することで、テーブル３１Ｌを、第２の圧縮アルゴリズムまたは第２のパラメータを用いて圧縮する。

第１の圧縮アルゴリズムと、第２の圧縮アルゴリズムとは、互いに異なっている。一例では、第１の圧縮アルゴリズムは、辞書式符号化であり、第２の圧縮アルゴリズムは、差分符号化である。

第１のパラメータと、第２のパラメータとは、互いに異なっている。例えば、圧縮アルゴリズムとして差分符号化が採用されている場合には、差分値の符号化テーブルがここでいうパラメータに該当する。なお、第１のパラメータおよび第２のパラメータは、差分値の符号化テーブルに限定されない。

（第２の実施形態）
下位階層のテーブルの群は、上位階層のテーブルなどと比較して、大きなサイズを有する。よって、下位階層のテーブルの群を揮発性メモリに格納する場合には、大容量の揮発性メモリが必要となる。そこで、揮発性メモリの容量を削減するために、論物変換テーブルのうちの、上位階層のテーブルを揮発性メモリに格納し、下位階層のテーブルの群をＮＡＮＤメモリに格納した状態で、論物変換テーブルを使用する、という運用が考えられる。

第２の実施形態では、下位階層のテーブルの群はＮＡＮＤメモリに格納された状態で使用される場合について説明する。なお、第２の実施形態では、第１の実施形態と異なる点について説明する。第１の実施形態と同じ点については、簡略的に説明するかまたは説明を省略する。

図８は、第２の実施形態の論物変換テーブルの構成を説明するための模式的な図である。

図８に示されるように、第１ＲＡＭ１５には、論物変換テーブル３１ａを含む管理情報３０ａが格納されている。論物変換テーブル３１ａは、上位階層のテーブル３１Ｕａのみによって構成されている。テーブル３１Ｕａは、第１の実施形態のテーブル３１Ｕから３つ目のフィールドを廃した構成を有している。つまり、テーブル３１Ｕａは、セグメントインデックスが記録される１つ目のフィールドと、不揮発化先のアドレスが記録される２つ目フィールドと、を備える。

そして、ＮＡＮＤメモリ２０には、任意の数の管理情報５０ａが格納される。各管理情報５０ａは、それぞれ異なるタイミングで不揮発化された管理情報３０ａである。

管理情報５０ａは、論物変換テーブル５１ａを含む。論物変換テーブル５１ａは、圧縮された状態のテーブル３１Ｕａであるテーブル５１Ｕａと、圧縮されていない状態の下位階層の各テーブル５１Ｌａと、を含む。第２の実施形態では、テーブル３１Ｕａが圧縮された状態で不揮発化されるので、テーブル３１Ｕａが圧縮されていない状態で不揮発化される場合に比べて、不揮発化によってＮＡＮＤメモリ２０に書き込まれるデータの量が低減される。つまり、ＷＡＦを抑制することができる。

図９は、第２の実施形態のメモリシステム１によって実行される、管理情報３０ａを復元する動作の一例を示すフローチャートである。ここでは管理情報３０ａの一例として論物変換テーブル３１ａが復元の対象とされた場合について説明する。

まず、パワーオンが行われることで（Ｓ３０１）、メモリシステム１の各構成要素への電力の供給が開始される。すると、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、ＮＡＮＤメモリ２０内のテーブル５１Ｕａを読み出して当該テーブル５１Ｕａを第２ＲＡＭ１６に格納する（Ｓ３０２）。続いて、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第２ＲＡＭ１６内のテーブル５１Ｕａを伸張して圧縮前の状態に復元されたテーブル３１Ｕａを第１ＲＡＭ１５に格納する（Ｓ３０３）。これによって、管理情報３０ａを復元する動作が終了する。

なお、第１の実施形態と同様に、管理情報３０ａのうちの論物変換テーブル３１ａ以外の情報が圧縮された状態で不揮発化されている場合には、当該情報は圧縮・伸張エンジン１３によって伸張されて第１ＲＡＭ１５に格納され得る。

プロセッサ１２は、第１ＲＡＭ１５に復元された管理情報３０ａを使用することができる。

例えば、プロセッサ１２は、リードコマンドを受信した場合、当該リードコマンドに含まれる論理アドレスに対応する物理アドレスを、第１ＲＡＭ１５に復元された論物変換テーブル３１ａ、つまりテーブル３１Ｕａを参照する。そして、プロセッサ１２は、テーブル３１Ｕａが示す不揮発化先のアドレスに格納されているテーブル３１Ｌａを参照する。

また、プロセッサ１２は、ライトコマンドによって書き込みが要求されたユーザデータをＮＡＮＤメモリ２０に書き込む場合、対応するテーブル３１Ｌａを更新する。具体的には、プロセッサ１２は、当該テーブル３１Ｌａを例えば第１ＲＡＭ１５などの揮発性メモリに読み出して、読み出された当該テーブル３１Ｌａを更新し、更新された当該テーブル３１ＬａをＮＡＮＤメモリ２０に書き込む。そして、プロセッサ１２は、当該更新後のテーブル３１Ｌａが元の位置とは異なる位置に格納されるのに応じて、第１ＲＡＭ１５内のテーブル３１Ｕａを更新する。

第１ＲＡＭ１５内の管理情報３０ａ（例えばテーブル３１Ｕａ）が更新された場合、当該管理情報３０ａの不揮発化が必要となる。

図１０は、第２の実施形態のメモリシステム１によって実行される、管理情報３０ａを不揮発化する動作の一例を示すフローチャートである。ここでは管理情報３０ａの一例として論物変換テーブル３１ａが不揮発化の対象とされた場合について説明する。

メモリコントローラ１０がホスト２からライトコマンドを受信すると（Ｓ４０１）、メモリコントローラ１０は、ライトコマンドに対応する処理を実行する。つまり、メモリコントローラ１０は、ライトコマンドによって書き込みが要求されたユーザデータをＮＡＮＤメモリ２０に書き込む。ユーザデータのＮＡＮＤメモリ２０の書き込み先が確定すると、プロセッサ１２は、ＮＡＮＤメモリ２０内の対応するテーブル３１Ｌａおよび第１ＲＡＭ１５内のテーブル３１Ｕａの更新を実行する（Ｓ４０２）。プロセッサ１２は、ＮＡＮＤメモリ２０内の上記テーブル３１Ｌａを更新すると、更新後の上記テーブル３１Ｌａの位置をテーブル３１Ｕａに上書き形式で記録する。

なお、ユーザデータのＮＡＮＤメモリ２０の書き込み先が確定するタイミングは、当該ユーザデータが実際にＮＡＮＤメモリ２０に書き込まれる前であってもよい。つまり、当該ユーザデータがＮＡＮＤメモリ２０に書き込まれる前に各種テーブル（テーブル３１Ｌａ、またはテーブル３１Ｕａ）の更新が実行されてもよい。

続いて、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第１ＲＡＭ１５内のテーブル３１Ｕａを圧縮して、圧縮された状態のテーブル３１Ｕａを第２ＲＡＭ１６に格納する（Ｓ４０３）。なお、プロセッサ１２は、圧縮されていない状態のテーブル３１Ｕａを第１ＲＡＭ１５に残しておき、第１ＲＡＭ１５内のテーブル３１Ｕａを引き続き使用する。

続いて、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、第２ＲＡＭ１６内の圧縮された状態のテーブル３１Ｕａをテーブル５１ＵａとしてＮＡＮＤメモリ２０に格納する（Ｓ４０４）。これによって、第２の実施形態の不揮発化の動作が終了する。

なお、第１の実施形態と同様に、テーブル３１Ｕａの不揮発化の契機は、上記に限定されず、任意に構成され得る。また、メモリコントローラ１０は、上記した論物変換テーブル３１ａのほかに、Ｐ／Ｅサイクルの実行回数３２、有効（または無効）なデータの量３３、符号レートの設定値３４、リードレベルの設定値３５、およびフリーブロックのリスト３６、の一部または全部を、圧縮・伸張エンジン１３によって圧縮して不揮発化してもよい。

以上述べたように、第２の実施形態によれば、メモリコントローラ１０は、上位階層のテーブル３１Ｕａを第１ＲＡＭ１５に格納し、下位階層のテーブル３１ＬａをＮＡＮＤメモリ２０に格納した状態で、論物変換テーブル３１ａ、５１ａを使用する。そして、メモリコントローラ１０は、テーブル３１Ｕａを、圧縮して不揮発化する。

このように、メモリコントローラ１０が、論物変換テーブルのうちの特定の階層のテーブルのみを揮発性メモリに格納するように構成された場合であっても、メモリコントローラ１０は、当該特定の階層のテーブルの不揮発性を実行する際に当該特定の階層のテーブルを圧縮することができる。これによって、何れの階層のテーブルも圧縮しないで不揮発化する場合に比べて、ＷＡＦを抑制することができる。

（第３の実施形態）
第３の実施形態では、下位階層のテーブルの群のみが圧縮されて不揮発化される例について説明する。なお、第３の実施形態では、第１の実施形態と異なる点について説明する。第１の実施形態と同じ点については、簡略的に説明するかまたは説明を省略する。

図１１は、第３の実施形態の論物変換テーブルの構成を説明するための模式的な図である。

図１１に示されるように、第１ＲＡＭ１５には、論物変換テーブル３１を含む管理情報３０が格納されている。論物変換テーブル３１は、第１の実施形態と同様の構成を有している。

そして、ＮＡＮＤメモリ２０には、任意の数の管理情報５０ｂが格納される。各管理情報５０ｂは、それぞれ異なるタイミングで不揮発化された管理情報３０である。

管理情報５０ｂは、論物変換テーブル５１ｂを含む。論物変換テーブル５１ｂは、圧縮されていない状態のテーブル３１Ｕであるテーブル５１Ｕｂと、圧縮された状態の下位階層の各テーブル５１Ｌｂと、を含む。第３の実施形態では、各テーブル３１Ｌが圧縮された状態で不揮発化されるので、各テーブル３１Ｌが圧縮されていない状態で不揮発化される場合に比べて、不揮発化によってＮＡＮＤメモリ２０に書き込まれるデータの量が低減される。つまり、ＷＡＦを抑制することができる。

図１２は、第３の実施形態のメモリシステム１によって実行される、管理情報３０を復元する動作の一例を示すフローチャートである。ここでは管理情報３０の一例として論物変換テーブル３１が復元の対象とされた場合について説明する。

まず、パワーオンが行われることで（Ｓ５０１）、メモリシステム１の各構成要素への電力の供給が開始される。すると、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、ＮＡＮＤメモリ２０内のテーブル５１Ｕｂを読み出して当該テーブル５１Ｕｂを第１ＲＡＭ１５に格納する（Ｓ５０２）。

続いて、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、ＮＡＮＤメモリ２０内の各テーブル５１Ｌｂを読み出して当該テーブル５１Ｌｂを第２ＲＡＭ１６に格納する（Ｓ５０３）。Ｓ５０３の処理においては、プロセッサ１２は、Ｓ５０２の処理によって第１ＲＡＭ１５に格納されたテーブル３１Ｕの２つ目のフィールドを参照することによって、各テーブル５１ＬのＮＡＮＤメモリ２０内の位置を特定することができる。プロセッサ１２は、特定した各位置を、対応するテーブル５１Ｌｂの読み出し元としてフラッシュＩ／Ｆ１４に通知する。

続いて、プロセッサ１２は、圧縮・伸張エンジン１３を制御することで、第２ＲＡＭ１６内の各テーブル５１Ｌｂを伸張して圧縮前の状態に復元された各テーブル３１Ｌを第１ＲＡＭ１５に格納する（Ｓ５０４）。

なお、プロセッサ１２は、少数のテーブル５１Ｌｂ毎にＳ５０３およびＳ５０４の処理を行ってもよい。

テーブル３１Ｌの第１ＲＡＭ１５内の格納先が確定すると、プロセッサ１２は、対応するエントリの３つ目のフィールドに、当該テーブル３１Ｌの第１ＲＡＭ１５内の格納先を示すポインタを記録する（Ｓ５０５）。

なお、テーブル３１Ｌの第１ＲＡＭ１５内の格納先の確定は、Ｓ５０３またはＳ５０４が実行される前であってもよい。よって、Ｓ５０５は、Ｓ５０３またはＳ５０４に先んじて実行されてもよい。

全てのテーブル５１ＬｂについてＳ５０３～Ｓ５０３の処理が完了すると、管理情報３０、特に論物変換テーブル３１、を復元する動作が終了する。

第１の実施形態と同様、管理情報３０のうちの論物変換テーブル３１以外の任意の情報が圧縮されて不揮発化されている場合には、当該情報は、圧縮・伸張エンジン１３によって伸張されて第１ＲＡＭ１５に格納され得る。

プロセッサ１２は、第１ＲＡＭ１５に復元された管理情報３０を使用することができる。そして、第１ＲＡＭ１５内の管理情報３０（例えば論物変換テーブル３１）が更新された場合、当該管理情報３０の不揮発化が必要となる。

図１３は、第３の実施形態のメモリシステム１によって実行される、管理情報３０を不揮発化する動作の一例を示すフローチャートである。ここでは管理情報３０の一例として論物変換テーブル３１が不揮発化の対象とされた場合について説明する。

まず、Ｓ６０１～Ｓ６０５において、第１の実施形態のＳ２０１～Ｓ２０５（図６参照）と同様の処理が実行される。

全てのテーブル３１ＬについてＳ６０５の処理が完了すると、プロセッサ１２は、フラッシュＩ／Ｆ１４を制御することで、第１ＲＡＭ１５内のテーブル３１Ｕをテーブル５１ＵｂとしてＮＡＮＤメモリ２０に格納する（Ｓ６０６）。なお、プロセッサ１２は、圧縮されていない状態のテーブル３１Ｕを第１ＲＡＭ１５に残しておき、第１ＲＡＭ１５内のテーブル３１Ｕを引き続き使用する。

Ｓ６０６によって、第３の実施形態にかかる不揮発化の動作が終了する。

なお、第１の実施形態と同様に、論物変換テーブル３１の不揮発化の契機は、上記に限定されず、任意に構成され得る。また、メモリコントローラ１０は、各テーブル３１Ｌのほかに、Ｐ／Ｅサイクルの実行回数３２、有効（または無効）なデータの量３３、符号レートの設定値３４、リードレベルの設定値３５、およびフリーブロックのリスト３６、の一部または全部を、圧縮・伸張エンジン１３によって圧縮して不揮発化してもよい。

以上述べたように、第３の実施形態によれば、メモリコントローラ１０は、上位階層のテーブル３１Ｕを圧縮せずに不揮発化し、下位階層のテーブル３１Ｌを圧縮して不揮発化する。

また、メモリコントローラ１０は、テーブル３１ＬをＮＡＮＤメモリ２０に圧縮して格納し、ＮＡＮＤメモリ２０内の当該テーブル３１Ｌの格納先をテーブル３１Ｕに記録する。そして、メモリコントローラ１０は、当該テーブル３１Ｌの格納先をテーブル３１Ｕに記録した後、テーブル３１Ｕの不揮発化を実行する。

よって、管理情報３０である論物変換テーブル３１が複数の階層で構成される場合、論物変換テーブル３１の一部を圧縮して不揮発化することが可能である。

第１～第３の実施形態にて述べたように、実施形態のメモリシステムは、不揮発性の第１メモリとしてのＮＡＮＤメモリ２０と、揮発性の第２メモリとしての第１ＲＡＭ１５と、圧縮器としての圧縮・伸張エンジン１３と、メモリコントローラ１０と、を備える。メモリコントローラ１０は、管理情報３０（管理情報３０ａ）を第１ＲＡＭ１５に格納して、第１ＲＡＭ１５に格納された管理情報３０（管理情報３０ａ）を使用する。メモリコントローラ１０は、管理情報３０（管理情報３０ａ）の一部または全部を圧縮・伸張エンジン１３によって圧縮し、圧縮された状態の管理情報３０（管理情報３０ａ）の一部または全部をＮＡＮＤメモリ２０に格納する。

これによって、書き込み倍率（ＷＡＦ）を抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリシステム、２ホスト、１０メモリコントローラ、１１ホストＩ／Ｆ、１２プロセッサ、１３圧縮・伸張エンジン、１４フラッシュＩ／Ｆ、１５第１ＲＡＭ、１６第２ＲＡＭ、１７バス、２０ＮＡＮＤメモリ、２１メモリチップ、２２アクセス回路、２３メモリセルアレイ、３０，３０ａ，５０，５０ａ，５０ｂ管理情報、３１，３１ａ，５１，５１ａ，５１ｂ論物変換テーブル、３１Ｌ，３１Ｌａ，３１Ｌｂ，５１Ｌ，５１Ｌａテーブル、３１Ｕ，３１Ｕａ，５１Ｕ，５１Ｕａ，５１Ｕｂテーブル、３２Ｐ／Ｅサイクルの実行回数、３３有効（または無効）なデータの量、３４符号レートの設定値、３５リードレベルの設定値、３６フリーブロックのリスト。

Claims

不揮発性の第１メモリと、
揮発性の第２メモリと、
前記第２メモリに管理情報である第１情報を格納して、前記第２メモリに格納されている前記第１情報を使用し、前記第１情報を圧縮器で圧縮して、前記圧縮された第１情報である第２情報を前記第１メモリに格納する、メモリコントローラと、
を備え、
前記第１情報は、前記第１メモリ内の位置を示す物理アドレスと、ホストが指定する論理アドレスと、の対応関係を記録したテーブルであり、
前記テーブルは、複数の階層のテーブルに階層化され、
前記複数の階層のテーブルは、第１の階層の第１テーブルと、前記第１の階層の下位の階層の第２の階層の第２テーブルと、を含み、
前記メモリコントローラは、前記第２テーブルを圧縮して前記第１メモリに格納し、前記第１メモリ内の前記第２テーブルの格納位置を前記第１テーブルに記録し、前記格納位置が記録された第１テーブルを圧縮して前記第１メモリに格納する、
メモリシステム。
前記メモリコントローラは、前記第１メモリに格納されている前記第２情報を読み出して、読み出された前記第２情報を伸張器で伸張して、前記伸張された第２情報を前記第２メモリに格納する、
請求項１に記載のメモリシステム。
前記メモリコントローラは、前記第１テーブルの圧縮で使用するパラメータと異なるパラメータを使用して前記第２テーブルを圧縮する、
請求項１に記載のメモリシステム。
前記メモリコントローラは、前記第１テーブルの圧縮で使用するアルゴリズムと異なるアルゴリズムを使用して前記第２テーブルを圧縮する、
請求項１に記載のメモリシステム。
不揮発性の第１メモリと、
揮発性の第２メモリと、
前記第２メモリに管理情報である第１情報を格納して、前記第２メモリに格納されている前記第１情報を使用し、前記第１情報を圧縮器で圧縮して、前記圧縮された第１情報である第２情報を前記第１メモリに格納する、メモリコントローラと、
を備え、
前記メモリコントローラは、前記第１メモリ内の位置を示す物理アドレスと、ホストが指定する論理アドレスと、の対応関係を記録したテーブルを管理し、
前記テーブルは、複数の階層のテーブルに階層化され、
前記複数の階層のテーブルは、第１の階層の第１テーブルと、前記第１の階層の下位の階層の第２テーブルと、を含み、
前記第２テーブルは前記第１情報であり、
前記第１テーブルは、前記第２メモリに格納されて、
前記メモリコントローラは、前記第２メモリに格納された前記第１テーブルを使用し、前記第２テーブルを圧縮して前記第１メモリに格納し、前記第１メモリ内の前記第２テーブルの格納位置を前記第１テーブルに記録し、前記格納位置が記録された第１テーブルを圧縮しないで前記第１メモリに格納する、
メモリシステム。