JP7490050B2 - 電力増幅回路、送信機、およびネットワークデバイス - Google Patents

電力増幅回路、送信機、およびネットワークデバイス Download PDF

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Description

本出願は通信分野に関し、具体的には、通信分野における電力増幅回路、送信機、およびネットワークデバイスに関する。
無線通信技術の急速な発展に伴い、無線通信システムは、チャネル容量およびデータ伝送速度に対する要求がますます高まっている。現在および将来の無線通信システムは、電力増幅器が同じ通信規格で複数の周波数帯域をカバーし、異なる通信規格に対応可能でなければならないように、電力増幅器が広帯域およびマルチバンド機能を有することを必要とする。加えて、電力増幅器は、異なる周波数帯域で動作し、ますます広い信号帯域幅を必要とする。加えて、電力増幅器は、トランシーバの主要なエネルギー消費モジュールである。電力増幅器のエネルギー消費は、無線通信システムのエネルギー消費の高い割合を占める。エネルギー消費を低減するための電力増幅器の効率の改善は、システムの放熱に直接影響を及ぼし、電源の負荷容量にも影響を及ぼす。したがって、電力増幅器の動作帯域幅を拡張し、電力増幅器の作業効率を改善することは、無線通信システムにとって重要な技術である。
アクティブ負荷変調機構に基づく双方向Doherty（DHT）は、電力増幅回路のバックオフ効率を効果的に改善できるため、移動基地局に広く適用されてきた。3方向、4方向、またはN方向DHTは、電力増幅効率をさらに改善するために、電力バックオフをさらに拡張するか、または複数の高効率点を生成することができる。
しかしながら、N方向DHTの動作帯域幅は、パワートランジスタの比較的大きい負荷プル比のために通常は制限され、N方向DHTは、出力超広帯域電力増幅回路では使用することができない。
本出願は、電力増幅回路、送信機、およびネットワークデバイスを提供し、電力増幅回路は、広帯域および高効率の特徴を有する。
第1の態様によれば、本出願の一実施形態は、電力増幅回路を提供する。電力増幅回路は、N個の入力ポートと、N個の電力増幅器ブランチと、1つのコンバイナ回路と、1つの出力ポートとを含む。N個の入力ポートの各々は、N個の電力増幅器ブランチのうちの1つの電力増幅器ブランチに接続され、電力増幅器ブランチの各々はコンバイナ回路に接続され、コンバイナ回路は出力ポートにさらに接続され、各入力ポートは、1つの入力信号を入力するように構成される。N個の電力増幅器ブランチおよびコンバイナ回路は、出力信号を生成するために、N個の入力信号に対して電力増幅および合成を実行するように構成される。出力ポートは、出力信号を出力するように構成される。N個の電力増幅器ブランチは、1つの第1の電力増幅器ブランチ、およびN－1個の第2の電力増幅器ブランチを含む。第1の電力増幅器ブランチはクラスABまたはクラスB動作モードで動作し、N－1個の第2の電力増幅器ブランチは異なるゲートバイアス電圧を有するクラスC動作モードで動作し、N－1個の第2の電力増幅器ブランチのゲートバイアス電圧は順番に低下し、Nは2より大きい正の整数である。
この実装形態では、第1の電力増幅器ブランチはクラスABまたはクラスB動作モードで動作し、N－1個の第2の電力増幅器ブランチは異なるゲートバイアス電圧を有するクラスC動作モードで動作し、N個の電力増幅器ブランチは、順番にオンになり、順番に飽和する。したがって、異なる電力バックオフで複数の高効率点を生成することができ、バックオフ効率が改善される。加えて、N個の電力増幅器ブランチの間には負荷プルがないので、負荷プル比は1である。したがって、本出願の電力増幅回路の動作帯域幅を保証することができ、これにより、電力増幅回路は、広帯域および高効率を特徴とする。
可能な設計では、第2の電力増幅器ブランチの各々は、1つの第1のポートおよび2つの第2のポートを含む。第1のポートは1つの入力ポートに接続され、2つの第2のポートはコンバイナ回路に別々に接続される。第2の電力増幅器ブランチの各々は、2つの第2の信号を生成するために、入力信号のうちの1つに対して電力割り当ておよび電力増幅を実行するように構成され、2つの第2の信号の各々は、第2のポートのうちの1つを通じてコンバイナ回路に出力される。2つの第2の信号の振幅は同じであり、位相差は90度である。
この実装形態では、第2の電力増幅器ブランチは、平衡電力増幅の特性を実装することができる。
可能な設計では、第2の電力増幅器ブランチの各々は、1つの電力割り当て回路および2つの電力増幅器サブブランチを含む。電力割り当て回路のスルーポートおよび結合ポートは各々、電力増幅器サブブランチのうちの1つに接続される。2つの電力増幅器サブブランチは、同じバイアスを有するクラスC動作モードで動作する。
この実装形態では、第1の電力増幅器ブランチと第2の電力増幅器ブランチとの間に負荷プルがなく、したがって負荷プル比は1である。これにより、本出願の電力増幅回路の帯域幅を保証し、帯域幅制限を回避することができる。
可能な設計では、コンバイナ回路は、N－1個のカプラおよびN－1個のインピーダンス整合回路を含む。N－1個のカプラのうちの2つの隣接するカプラの間に1つのインピーダンス整合回路が配置され、電力増幅回路の出力ポートと1つのカプラとの間に1つのインピーダンス整合回路が配置される。N－1個のカプラのうちの最初のカプラの絶縁ポートは第1の電力増幅器ブランチの出力ポートに接続され、N－1個のカプラの各々の2つのバランスポートは各々、第2の電力増幅器ブランチのうちの1つに接続される。
可能な設計では、2つの隣接するカプラの間のインピーダンス整合回路は、2つの隣接するカプラのうちの前のカプラの特性インピーダンスを2つの隣接するカプラのうちの後のカプラの特性インピーダンスに変換するように構成される。
可能な設計では、N－1個のカプラの各々の特性インピーダンスは、クラスB動作モードで動作する第1の電力増幅器ブランチおよび第2の電力増幅器ブランチのパワートランジスタの最適なインピーダンスに基づいて決定される。
この実装形態では、コンバイナ回路内のカプラの特性インピーダンスは、電力増幅器ブランチのパワートランジスタの最適なインピーダンスに基づいて決定することができ、これにより、本出願の電力増幅回路の性能を改善することができる。
可能な設計では、インピーダンス整合回路は、ローパスフィルタ回路、ハイパスフィルタ回路、共振回路、またはマイクロストリップラインのうちの少なくとも1つを含む。
可能な設計では、第1の電力増幅器ブランチは電力増幅器を含む。
可能な設計では、第1の電力増幅器ブランチはDoherty回路を含み、Doherty回路の入力ポートは電力増幅回路の入力ポートに接続され、Doherty回路の出力ポートはコンバイナ回路に接続される。
可能な設計では、第1の電力増幅器ブランチは、第2の電力増幅器ブランチが電圧飽和および電流飽和の状態に到達する前に、電圧飽和および電流飽和の状態に到達する。
第2の態様によれば、本出願の一実施形態は、第1の態様の任意の実装形態による電力増幅回路を含む送信機を提供する。
第3の態様によれば、本出願の一実施形態は、ネットワークデバイスを提供する。ネットワークデバイスは、トランシーバ、プロセッサ、およびメモリを含み、トランシーバは、第1の態様のいずれか1つによる電力増幅回路を含む。
本出願は、電力増幅回路、送信機、およびネットワークデバイスを提供する。電力増幅回路は、N個の入力ポートと、N個の電力増幅器ブランチと、1つのコンバイナ回路と、1つの出力ポートとを含む。N個の入力ポートの各々は、N個の電力増幅器ブランチのうちの1つの電力増幅器ブランチに接続され、電力増幅器ブランチの各々はコンバイナ回路に接続され、コンバイナ回路は出力ポートにさらに接続され、入力ポートの各々は、1つの入力信号を入力するように構成され、N個の電力増幅器ブランチおよびコンバイナ回路は、出力信号を生成するために、N個の入力信号に対して電力増幅および合成を実行するように構成され、出力ポートは、出力信号を出力するように構成される。N個の電力増幅器ブランチは、1つの第1の電力増幅器ブランチおよびN－1個の第2の電力増幅器ブランチを含み、第1の電力増幅器ブランチはクラスABまたはクラスB動作モードで動作し、N－1個の第2の電力増幅器ブランチは異なるゲートバイアス電圧を有するクラスC動作モードで動作し、N－1個の第2の電力増幅器ブランチのゲートバイアス電圧は順番に低下し、Nは2より大きい正の整数である。N個の電力増幅器ブランチは順番にオンになり、順番に飽和するので、異なる電力バックオフで複数の高効率点を生成することができ、バックオフ効率が改善される。加えて、N個の電力増幅器ブランチの間には負荷プルがないので、負荷プル比は1である。したがって、本出願の電力増幅回路の動作帯域幅を保証することができ、電力増幅回路は、広帯域および高効率の特徴を有する。
本出願の一実施形態による、電力増幅回路の構造の概略図である。 本出願の一実施形態による、別の電力増幅回路の構造の概略図である。 本出願の一実施形態による、別の電力増幅回路の構造の概略図である。 本出願の一実施形態による、別の電力増幅回路の構造の概略図である。 本出願の一実施形態による、送信機の構造の概略図である。 本出願の一実施形態による、ネットワークデバイスの構造の概略図である。
本出願における「第1」、「第2」などの用語は、説明目的のためだけであり、相対的な重要性を指示または暗示すると解釈されるべきではなく、または順序を指示または暗示すると解釈されるべきでもない。また、「含む」、「有する」、およびこれらの他の変形形態の用語は、たとえば一連のステップまたはユニットを含む、非排他的な包含をカバーすることが意図される。方法、システム、製品、またはデバイスは、必ずしも明示的に列挙されたステップまたはユニットに限定されず、明示的に列挙されていないかまたはこのようなプロセス、方法、製品、またはデバイスに固有の他のステップまたはユニットを含んでもよい。本出願の実施形態の説明では、「例」または「たとえば」などの単語は、例、例示、または説明を与えることを表すために使用される。本出願の実施形態において「一例では」または「たとえば」として記載される任意の実施形態または設計方式は、別の実施形態または設計方式よりも好ましいか、またはより多くの利点を有するものと説明されるべきではない。正確には、「例」または「たとえば」などの単語の使用は、特定の方法で相対的な概念を提示することを意図している。
本出願では、「少なくとも1つ（ピース）」は1つまたは複数を意味し、「複数の」は2つ以上を意味することを理解されたい。「および／または」という用語は、関連するオブジェクト間の関連付け関係を記載するために使用され、3つの関係が存在してよいことを示す。たとえば、「Aおよび／またはB」は、以下の3つのケースを、すなわちAのみが存在するケース、Bのみが存在するケース、およびAとBの両方が存在するケースを示すことができ、AとBは単数形または複数形であってよい。文字「／」は通常、関連付けられた対象間の「または」関係を示す。「以下の少なくとも1つ（ピース）」またはこれと同様の表現は、以下の任意の組み合わせを示し、以下の1つ以上の任意の組み合わせを含む。たとえば、a、b、またはcのうちの少なくとも1つ（ピース）は、a、b、c、「aおよびb」、「aおよびc」、「bおよびc」、または「a、b、およびc」を表すことができ、a、b、およびcは単数であっても複数であってもよい。
本出願の一実施形態は、電力増幅回路を提供する。電力増幅回路は、広帯域および高効率の特徴を有し、バックオフ効率を改善するために異なる電力バックオフを有する複数の高効率点を生成することができ、各パワートランジスタの負荷プル比が1であることを保証することができる。電力増幅回路の具体的な構造については、この実施形態の以下の説明を参照されたい。
図1は、本出願の一実施形態による、電力増幅回路の構造の概略図である。図1に示されるように、電力増幅回路は、N個の入力ポート、N個の電力増幅器ブランチ、1つのコンバイナ回路20、および1つの出力ポート30を含み得る。
N個の入力ポートは、入力＿1、入力＿2、入力＿3、．．．、および入力＿Nである。N個の電力増幅器ブランチは、電力増幅器ブランチ11、電力増幅器ブランチ12、．．．、および電力増幅器ブランチ1Nである。
N個の入力ポートの各々は、N個の電力増幅器ブランチのうちの1つの電力増幅器ブランチに接続され、電力増幅器ブランチの各々はコンバイナ回路20に接続され、コンバイナ回路20は出力ポートにさらに接続される。たとえば、図1に示されるように、入力＿1は電力増幅器ブランチ11に接続され、入力＿2は電力増幅器ブランチ12に接続され、入力＿3は電力増幅器ブランチ13に接続され、これと同様に、入力＿Nは電力増幅器ブランチ1Nに接続される。各電力増幅回路の出力ポートはコンバイナ回路20の入力ポートに接続され、コンバイナ回路の出力ポートは出力ポート30に接続される。
各入力ポート（入力＿1、入力＿2、入力＿3、．．．、および入力＿N）は、1つの入力信号を入力するように構成される。N個の電力増幅器ブランチおよびコンバイナ回路20は、出力信号を生成するために、N個の入力信号に対して電力増幅および合成を実行するように構成される。出力ポート30は、出力信号を出力するように構成される。
N個の電力増幅器ブランチは、1つの第1の電力増幅器ブランチおよびN－1個の第2の電力増幅器ブランチを含み、第1の電力増幅器ブランチはクラスAB（AB）またはクラスB（B）動作モードで動作し、N－1個の第2の電力増幅器ブランチは異なるゲートバイアス電圧を有するクラスC（C）動作モードで動作し、N－1個の第2の電力増幅器ブランチのゲートバイアス電圧は順番に低下し、Nは2より大きい正の整数である。すなわち、図1に示されるように、電力増幅器ブランチ11は第1の電力増幅器ブランチであり、電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1NはN－1個の第2の電力増幅器ブランチであり、電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1Nのゲートバイアス電圧は順番に低くなる。
いくつかの実施形態では、第1の電力増幅器ブランチ（電力増幅器ブランチ11）は、1つの入力ポートおよび1つの出力ポートを含み、電力増幅器ブランチ11の入力ポートは入力＿1に接続され、電力増幅器ブランチ11の出力ポートはコンバイナ回路20の入力ポートに接続される。
いくつかの実施形態では、第2の電力増幅器ブランチ（電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1N）の各々は、1つの第1のポートおよび2つの第2のポートを含み、第1のポートは1つの入力ポートに接続され、2つの第2のポートはコンバイナ回路20に別々に接続される。第2の電力増幅器ブランチ（電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1N）の各々は、2つの第2の信号を生成するために、1つの入力信号に対して電力割り当ておよび電力増幅を実行するように構成され、2つの第2の信号の各々は、第2のポートのうちの1つを通じてコンバイナ回路20に出力される。2つの第2の信号の振幅は同じであり、位相差は90度である。
たとえば、電力増幅器ブランチ12は、1つの第1のポート121および2つの第2のポート（122および123）を含み、第1のポート121は入力＿2に接続され、第2のポート122および第2のポート123はコンバイナ回路20に別々に接続される。電力増幅器ブランチ12は、2つの第2の信号を生成するために、入力＿2を通じて入力された入力信号に対して電力割り当ておよび電力増幅を実行するように構成され、2つの第2の信号は、第2のポート122および第2のポート123を通じてコンバイナ回路20に出力される。電力増幅器ブランチ13は、1つの第1のポート131および2つの第2のポート（132および133）を含み、第1のポート131は入力＿3に接続され、第2のポート132および第2のポート133はコンバイナ回路20に別々に接続される。電力増幅器ブランチ13は、2つの第2の信号を生成するために、入力＿3を通じて入力された入力信号に対して電力割り当ておよび電力増幅を実行するように構成され、2つの第2の信号は、第2のポート132および第2のポート133を通じてコンバイナ回路20に出力される。電力増幅器ブランチ1Nは、1つの第1のポート1N1および2つの第2のポート（1N2および1N3）を含み、第1のポート1N1は入力＿Nに接続され、第2のポート1N2および第2のポート1N3はコンバイナ回路20に別々に接続される。電力増幅器ブランチ1Nは、2つの第2の信号を生成するために、入力＿Nを通じて入力された入力信号に対して電力割り当ておよび電力増幅を実行するように構成され、2つの第2の信号は、第2のポート1N2および第2のポート1N3を通じてコンバイナ回路20に出力される。別の第2の電力増幅器ブランチの接続方法は、電力増幅器ブランチ12、電力増幅器ブランチ13、または電力増幅器ブランチ1Nの接続方法と同じである。ここでは例示を述べない。
コンバイナ回路20は、電力増幅器ブランチ11の出力ポート、第2のポート122、第2のポート123、第2のポート132、第2のポート133、．．．、第2のポート1N2、および第2のポート1N3からの出力信号の電力合成を実行し、出力ポート30を通じて出力を実行するように構成される。
本出願のこの実施形態における電力増幅回路の動作原理を例示的に説明する。電力増幅器ブランチ11はクラスAB（AB）またはクラスB（B）動作モードで動作し、電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1NはクラスC動作モードで動作し、第2の電力増幅器ブランチ（電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1N）の各々のゲートバイアス電圧は順番に低下し、したがって電力増幅器ブランチ11、電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1Nは順番にオンになり、順番に飽和する。たとえば、まず、電力増幅器ブランチ11が動作し、電力増幅器ブランチ12、電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1Nは全てオフである。電力増幅器ブランチ11が飽和した後、電力増幅器ブランチ12がオンになり、電力増幅器ブランチ13、．．．、電力増幅器ブランチ1Nは依然としてオフであり、電力増幅器ブランチ11は飽和したままである。電力増幅器ブランチ12が飽和した後、電力増幅器ブランチ13がオンになり、電力増幅器ブランチ14、．．．、および電力増幅器ブランチ1Nは依然としてオフであり、電力増幅器ブランチ11および電力増幅器ブランチ12は飽和したままである。様々な電力増幅器ブランチ（電力増幅器ブランチ14、．．．、および電力増幅器ブランチ1N）が全て飽和するまで、このプロセスは同様に進む。前述の動作原理によれば、異なるバックオフ点において高効率点が生成される。たとえば、合計N個の高効率点が生成され、これにより、電力バックオフ効率および変調信号の効率を改善する。
一実装形態では、第1の電力増幅器ブランチは電力増幅器を含み、電力増幅器は主増幅器として使用され得る。別の実装形態では、第1の電力増幅器ブランチはDoherty回路を含み、Doherty回路の入力ポートは電力増幅回路の入力ポート（入力＿1）に接続され、Doherty回路の出力ポートはコンバイナ回路20に接続される。
第1の電力増幅器ブランチは、第2の電力増幅器ブランチが電圧飽和および電流飽和の状態に到達する前に、電圧飽和および電流飽和の状態に到達する。
この実施形態の電力増幅回路は、N個の入力ポート、N個の電力増幅器ブランチ、1つのコンバイナ回路、および1つの出力ポートを含み、N個の入力ポートの各々は、N個の電力増幅器ブランチのうちの1つの電力増幅器ブランチに接続され、電力増幅器ブランチの各々はコンバイナ回路に接続され、コンバイナ回路は出力ポートにさらに接続され、入力ポートの各々は、1つの入力信号を入力するように構成され、N個の電力増幅器ブランチおよびコンバイナ回路は、出力信号を生成するために、N個の入力信号に対して電力増幅および合成を実行するように構成され、出力ポートは出力信号を出力するように構成され、N個の電力増幅器ブランチは、1つの第1の電力増幅器ブランチおよびN－1個の第2の電力増幅器ブランチを含み、第1の電力増幅器ブランチはクラスABまたはクラスB動作モードで動作し、N－1個の第2の電力増幅器ブランチは異なるゲートバイアス電圧を有するクラスC動作モードで動作し、N－1個の第2の電力増幅器ブランチのゲートバイアス電圧は順番に低下し、Nは2より大きい正の整数である。N個の電力増幅器ブランチは順番にオンになり、順番に飽和するので、異なる電力バックオフで複数の高効率点を生成することができ、バックオフ効率が改善される。加えて、N個の電力増幅器ブランチの間には負荷プルがないので、負荷プル比は1であり、したがって、本出願の電力増幅回路の動作帯域幅を保証することができ、電力増幅回路は、広帯域および高効率の特徴を有する。
本出願のこの実施形態における電力増幅回路のM個の入力ポートは、1つの電力割り当て回路の出力ポートに接続され得ることに留意すべきである。本出願のこの実施形態におけるN個の入力信号のうちのM個（MはN以下）は、電力割り当て回路からのM個の出力信号であってもよい。たとえば、送信される信号は2つのチャネル信号であり、N＝3およびM＝2である。この場合、1つのチャネル信号は、本出願のこの実施形態における電力増幅回路の1つの入力ポートに入力されてもよく、別のチャネル信号は電力割り当て回路に入力されてもよく、電力割り当て回路はチャネル信号を2つのサブチャネル信号に分割し、2つのサブチャネル信号は、本出願のこの実施形態における電力増幅回路の別の2つの入力ポートに入力されてもよい。
図2は、本出願の一実施形態による、別の電力増幅回路の構造の概略図である。図2に示されるように、図1に示される電力増幅回路に基づいて、この実施形態では、第2の電力増幅器ブランチ（電力増幅回路12、電力増幅回路13、．．．、および電力増幅回路1N）の各々は、1つの電力割り当て回路および2つの電力増幅器サブブランチを含み得る。電力割り当て回路のスルーポートおよび結合ポートは各々、電力増幅器サブブランチのうちの1つに接続され、2つの電力増幅器サブブランチは、同じバイアスを有するクラスC（C）動作モードで動作する。
各電力割り当て回路は、入力ポート（入力＿2、入力＿3、．．．、または入力＿N）の入力信号に対して電力割り当てを実行するように構成される。たとえば、各電力割り当て回路は、50オームカプラなどのカプラであってもよい。電力増幅器サブブランチの各々は、電力増幅を実行するように構成され、電力増幅器であってもよい。
たとえば、電力増幅器ブランチ12は、電力割り当て回路124、電力増幅器サブブランチ125、および電力増幅器サブブランチ126を含んでもよく、電力割り当て回路124の入力ポートは入力＿2に接続され、電力割り当て回路124の絶縁ポートは負荷に接続される。電力割り当て回路124のスルーポート1241は電力増幅器サブブランチ125の入力ポートに接続され、電力割り当て回路124の結合ポート1242は電力増幅器サブブランチ126の入力ポートに接続される。電力増幅器サブブランチ125の出力ポートは第2のポート122に接続され、電力増幅器サブブランチ126の出力ポートは第2のポート123に接続される。電力増幅器サブブランチ125および電力増幅器サブブランチ126は、同じゲートバイアス電圧を有するクラスC（C）動作モードで動作する2つの電力増幅器であってもよく、電力増幅器はピーク増幅器1であってもよい。
入力＿2に入力された入力信号は、電力割り当て回路124を通じて2つの信号に分割され、2つの信号のうちの1つはスルーポート1241を通じて電力増幅器サブブランチ125に出力され、他方の信号は結合ポート1242を通じて電力増幅器サブブランチ126に出力される。2つの信号の位相差は90度である。2つの信号は、電力増幅器サブブランチ125および電力増幅器サブブランチ126から出力されて2つの第2の信号になり、2つの第2の信号の振幅は同じであり、位相差は90度である。
たとえば、電力増幅器ブランチ13は、電力割り当て回路134、電力増幅器サブブランチ135、および電力増幅器サブブランチ136を含んでもよく、電力割り当て回路134の入力ポートは入力＿3に接続され、電力割り当て回路134の絶縁ポートは負荷に接続される。電力割り当て回路134のスルーポート1341は電力増幅器サブブランチ135の入力ポートに接続され、電力割り当て回路134の結合ポート1342は電力増幅器サブブランチ136の入力ポートに接続される。電力増幅器サブブランチ135の出力ポートは第2のポート132に接続され、電力増幅器サブブランチ136の出力ポートは第2のポート133に接続される。電力増幅器サブブランチ135および電力増幅器サブブランチ136は、同じゲートバイアス電圧を有するクラスC（C）動作モードで動作する2つの電力増幅器であってもよく、電力増幅器はピーク増幅器2であってもよい。
入力＿3に入力された入力信号は、電力割り当て回路134を通じて2つの信号に分割され、2つの信号のうちの1つはスルーポート1341を通じて電力増幅器サブブランチ135に出力され、他方の信号は結合ポート1342を通じて電力増幅器サブブランチ136に出力される。2つの信号の位相差は90度である。2つの信号は、電力増幅器サブブランチ135および電力増幅器サブブランチ136から出力されて2つの第2の信号になり、2つの第2の信号の振幅は同じであり、位相差は90度である。
たとえば、電力増幅器ブランチ1Nは、電力割り当て回路1N4、電力増幅器サブブランチ1N5、および電力増幅器サブブランチ1N6を含んでもよく、電力割り当て回路1N4の入力ポートは入力＿Nに接続され、電力割り当て回路1N4の絶縁ポートは負荷に接続される。電力割り当て回路1N4のスルーポート1N41は電力増幅器サブブランチ1N5の入力ポートに接続され、電力割り当て回路1N4の結合ポート1N42は電力増幅器サブブランチ1N6の入力ポートに接続される。電力増幅器サブブランチ1N5の出力ポートは第2のポート1N2に接続され、電力増幅器サブブランチ1N6の出力ポートは第2のポート1N3に接続される。電力増幅器サブブランチ1N5および電力増幅器サブブランチ1N6は、同じゲートバイアス電圧を有するクラスC（C）動作モードで動作する2つの電力増幅器であってもよく、電力増幅器はピーク増幅器（N－1）であってもよい。
入力＿Nに入力された入力信号は、電力割り当て回路1N4を通じて2つの信号に分割され、2つの信号のうちの1つはスルーポート1N41を通じて電力増幅器サブブランチ1N5に出力され、他方の信号は結合ポート1N42を通じて電力増幅器サブブランチ1N6に出力される。2つの信号の位相差は90度である。2つの信号は、電力増幅器サブブランチ1N5および電力増幅器サブブランチ1N6から出力されて2つの第2の信号になり、2つの第2の信号の振幅は同じであり、位相差は90度である。
別の第2の電力増幅器ブランチも同様の接続方法を使用する。ここでは例示を述べない。
コンバイナ回路20は、第1の電力増幅器ブランチから出力された信号およびN－1個の第2の電力増幅器ブランチのうちの任意の第2の電力増幅器ブランチから出力された2つの第2の信号に対して電力合成を実行するように構成される。前述の第2の電力増幅器ブランチおよびコンバイナ回路の各々の接続方法を使用することにより、平衡電力増幅の特性を実装することができる。
この実施形態では、第1の電力増幅器ブランチと第2の電力増幅器ブランチの各々との間に負荷プルはなく、したがって負荷プル比は1であり、これにより、本出願の電力増幅回路の帯域幅を保証し、帯域幅制限を回避することができる。
図3は、本出願の一実施形態による、別の電力増幅回路の構造の概略図である。図3に示されるように、図1および図2に示される電力増幅回路に基づいて、この実施形態では、コンバイナ回路20は、N－1個のカプラ（211、212、．．．、および21（N－1））およびN－1個のインピーダンス整合回路（221、222、．．．、および22（N－1））を含み得る。N－1個のカプラのうちの2つの隣接するカプラの間に1つのインピーダンス整合回路が配置され、電力増幅回路の出力ポートと1つのカプラとの間に1つのインピーダンス整合回路が配置される。N－1個のカプラのうちの最初のカプラの絶縁ポートは第1の電力増幅器ブランチの出力ポートに接続され、N－1個のカプラの各々の2つのバランスポートは各々、第2の電力増幅器ブランチのうちの1つに接続される。
図3を参照されたい。カプラの接続構造について説明する。カプラ211の絶縁ポートは電力増幅器ブランチ11の出力ポートに接続され、カプラ211の2つのバランスポートのうちの1つは電力増幅器ブランチ12の第2のポート122に接続され、カプラ211の2つのバランスポートの他方は電力増幅器ブランチ12の第2のポート123に接続される。カプラ211の出力ポートは、インピーダンス整合回路221を使用することにより、カプラ212の絶縁ポートに接続される。
カプラ212の2つのバランスポートのうちの1つは電力増幅器ブランチ13の第2のポート132に接続され、カプラ212の2つのバランスポートの他方は電力増幅器ブランチ13の第2のポート133に接続される。カプラ212の出力ポートは、インピーダンス整合回路222を使用することにより、カプラ213の絶縁ポートに接続される。
これと同様に、カプラ21（N－1）の2つのバランスポートのうちの1つは電力増幅器ブランチ1Nの第2のポート1N2に接続され、カプラ21（N－1）の2つのバランスポートの他方は電力増幅器ブランチ1Nの第2のポート1N3に接続される。カプラ21（N－1）の出力ポートは、インピーダンス整合回路22（N－1）を使用することにより、カプラ30の絶縁ポートに接続される。
カプラ211は、電力増幅器ブランチ11から出力された信号および電力増幅器ブランチ12から出力された2つの第2の信号に対して電力合成を実行するように構成される。カプラ212は、カプラ212の絶縁ポートに入力される信号および電力増幅器ブランチ13、．．．からの2つの第2の信号に対して電力合成を実行するように構成され、カプラ21（N－1）は、カプラ21（N－1）の絶縁ポートに入力される信号および電力増幅器ブランチ1Nからの2つの第2の信号に対して電力合成を実行するように構成される。カプラ212の絶縁ポートに入力される信号は、電力増幅器ブランチ11から出力された信号および電力増幅器ブランチ12から出力された2つの第2の信号に対するカプラ211による電力合成の後に出力された信号であるため、言い換えると、カプラ212は、電力増幅器ブランチ11からの信号、電力増幅器ブランチ12からの信号、および電力増幅器ブランチ13からの信号に対して電力合成を実行するように構成される。カプラ21（N－1）は、電力増幅器ブランチ11からの信号、電力増幅器ブランチ12からの信号、ならびに電力増幅器ブランチ13、．．．、および電力増幅器ブランチ1Nからの信号に対して電力合成を実行するように構成される。
いくつかの実施形態では、2つの隣接するカプラの間のインピーダンス整合回路は、2つの隣接するカプラのうちの前のカプラの特性インピーダンスを2つの隣接するカプラのうちの後のカプラの特性インピーダンスに変換するように構成される。
前述のカプラ（211、212、．．．、および21（N－1））の特性インピーダンスは、それぞれZ01、Z02、．．．、およびZ0n－1であってもよい。電力増幅器ブランチ11は、特性インピーダンスZ01を有するカプラ211の絶縁ポートに接続される。インピーダンス整合回路221は、Z01からZ02への整合を実施するように構成される。インピーダンス整合回路222は、Z02からZ03、．．．への整合を実施するように構成され、インピーダンス整合回路22（N－1）は、Z0n－1から50オームへの整合を実施するように構成される。50は説明のための一例であり、本出願のこの実施形態における限定ではない。
いくつかの実施形態では、N－1個のカプラの各々の特性インピーダンスは、クラスB（B）動作モードで動作する第1の電力増幅器ブランチおよび第2の電力増幅器ブランチのパワートランジスタの最適なインピーダンスに基づいて決定される。すなわち、カプラの各々の特性インピーダンスは、本出願のこの実施形態における電力増幅回路の最適な整合および完全な性能を達成するために、クラスB動作モードで動作する第1の電力増幅器ブランチおよび第2の電力増幅器ブランチのパワートランジスタの最適なインピーダンスに基づいて最適化することができる。
たとえば、カプラ211の特性インピーダンスは、クラスB（B）動作モードで動作する電力増幅器ブランチ11および電力増幅器ブランチ12のパワートランジスタの最適なインピーダンスに基づいて決定される。たとえば、最適なインピーダンスは、以下の式（1）を使用して決定され得る。
Ropt＝0．5×（Vdd－Vknee）＾2／Psat （1）
Roptは最適なインピーダンスであり、Vddはドレインバイアス電圧であり、Vkneeはパワートランジスタのニー電圧であり、Psatはパワートランジスタの飽和出力電力である。
いくつかの実施形態では、前述のインピーダンス整合回路のいずれか1つは、ローパスフィルタ回路、ハイパスフィルタ回路、共振回路、またはマイクロストリップラインのうちの少なくとも1つであってもよい。
この実施形態では、コンバイナ回路内のカプラの特性インピーダンスは、電力増幅器ブランチのパワートランジスタの最適なインピーダンスに基づいて決定することができ、これにより、本出願の電力増幅回路の性能を改善することができる。
本出願の実施形態の電力増幅回路は、N＝3の例を使用して、以下で説明される。
図4は、本出願の一実施形態による、別の電力増幅回路の構造の概略図である。図4に示されるように、電力増幅回路は、3つ（N＝3）の入力ポート、3つの電力増幅器ブランチ、1つのコンバイナ回路、および1つの出力ポートを含む。
3つの入力ポートは、入力＿1、入力＿2、入力＿3、および入力＿3である。3つの電力増幅器ブランチは、電力増幅器ブランチ11、電力増幅器ブランチ12、および電力増幅器ブランチ13である。第1の電力増幅器ブランチ11は電力増幅器であり、すなわち主増幅器として使用される。電力増幅器ブランチ12は、電力割り当て回路124、電力増幅器サブブランチ125、および電力増幅器サブブランチ126を含み、電力割り当て回路124はカプラであり、カプラは電力割り当てを実行するように構成され、電力増幅器サブブランチ125および電力増幅器サブブランチ126は同じゲートバイアス電圧を有する電力増幅器であり、2つの電力増幅器は2つのピーク増幅器1として使用され得る。電力増幅器サブブランチ125および電力増幅器サブブランチ126はカプラ211に接続され、カプラ211の出力ポートはインピーダンス整合回路221に接続され、インピーダンス整合回路221の出力ポートはカプラ212の絶縁ポートに接続される。電力増幅器ブランチ13は、電力割り当て回路134、電力増幅器サブブランチ135、および電力増幅器サブブランチ136を含み、電力割り当て回路134はカプラであり、カプラは電力割り当てを実行するように構成され、電力増幅器サブブランチ135および電力増幅器サブブランチ136は同じゲートバイアス電圧を有する電力増幅器であり、2つの電力増幅器は2つのピーク増幅器2として使用され得る。電力増幅器サブブランチ135および電力増幅器サブブランチ136はカプラ212に接続され、カプラ212の出力ポートはインピーダンス整合回路222に接続され、インピーダンス整合回路222の出力ポートは出力ポートに接続される。
電力割り当て回路124および電力割り当て回路134の特性インピーダンスは50オームであってもよく、カプラ211の特性インピーダンスはZ01であり、カプラ212の特性インピーダンスはZ02である。
低電力の場合、主増幅器はクラスAB／Bで動作し、主増幅器のみが、飽和するまで動作する。主増幅器が飽和した後、ピーク増幅器1がオンになり、ピーク増幅器2は依然としてオフである。ピーク増幅器1が飽和するまで、主増幅器は飽和したままである。ピーク増幅器1が飽和した後、ピーク増幅器2はオンになり、主増幅器、ピーク増幅器1、およびピーク増幅器2の全てが飽和するまで、主増幅器およびピーク増幅器1は飽和したままである。
前述の接続関係のため、主増幅器とピーク増幅器1との間には負荷プルがなく、主増幅器とピーク増幅器1とピーク増幅器2との間にも負荷プルがない。
主増幅器は、第1の高効率点で電流飽和に到達し、負荷プル比LPRは1に等しい。ピーク増幅器1は、第2の高効率点で電流飽和に到達し、負荷プル比LPRは1に等しい。第3の高効率点は全出力の位置に出現し、ここでピーク増幅器2は電流飽和に到達する。高効率点は、それぞれ全出力0 dB、BO1 dB、およびBO2 dBに出現する。BO1およびBO2は、以下の式を使用して計算することができ、Psat＿Main：Psat＿Peak1：Psat＿Peak2＝1：0．8：2．2：と仮定する。
BO1＝log10（（Psat＿Main＋2×Psat＿Peak1）／（Psat＿Main＋2×Psat＿Peak1＋2×Psat＿Peak2））
≒－4．3dB
BO2＝log10（（Psat＿Main／（Psat＿Main＋2×Psat＿Peak1＋2×Psat＿Peak2））
≒－8．45dB
Psat＿Mainは主増幅器の飽和出力電力を表し、Psat＿Peak1はピーク増幅器1の飽和出力電力を表し、Psat＿Peak2はピーク増幅器2の飽和出力電力を表す。
本出願のこの実施形態における電力増幅回路の3つの電力増幅器ブランチは、3方向Dohertyと比較して、同じ電力バックオフの下で1の負荷プル比を達成することができ、電力増幅回路の動作帯域幅を完全に拡張することができる。本出願のこの実施形態における電力増幅回路の動作帯域幅は、パワートランジスタの動作帯域幅およびカプラの動作帯域幅のみに依存する。
図5は、本出願の一実施形態による、送信機の構造の概略図である。図5に示されるように、送信機は、本出願の図1～図4の実施形態のいずれかにおける電力増幅回路を含み得る。
実装形態の原理および技術的効果については、前述の実施形態における説明を参照されたい。ここでは詳細は再び説明されない。
図6は、本出願の一実施形態によるネットワークデバイスの構造の概略図である。図6に示されるように、ネットワークデバイスは、トランシーバ61、プロセッサ62、およびメモリ63を含むことができ、トランシーバは、本出願の図1～図4の実施形態のいずれかにおける電力増幅回路を含むことができる。実装形態の原理および技術的効果については、前述の実施形態における説明を参照されたい。ここでは詳細は再び説明されない。
本出願の実施形態で言及されたプロセッサは、中央処理ユニット（Central Processing Unit、CPU）であってもよく、またはプロセッサはさらに、別の汎用プロセッサ、デジタル信号プロセッサ（Digital Signal Processor、DSP）、特定用途向け集積回路（Application Specific Integrated Circuit、ASIC）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、FPGA）もしくは別のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理デバイス、またはディスクリートハードウェアコンポーネントなどであってもよいことを理解されたい。汎用プロセッサは、マイクロプロセッサであってもよく、またはプロセッサは、任意の従来のプロセッサなどであってもよい。
本出願の実施形態で言及されたメモリは、揮発性メモリもしくは不揮発性メモリであってもよく、または揮発性メモリおよび不揮発性メモリを含んでもよいことが、さらに理解され得る。不揮発性メモリは、読み出し専用メモリ（Read－Only Memory、ROM）、プログラマブル読み出し専用メモリ（Programmable ROM、PROM）、消去可能プログラマブル読み出し専用メモリ（Erasable PROM、EPROM）、電気的消去可能プログラマブル読み出し専用メモリ（Electrically EPROM、EEPROM）、またはフラッシュメモリであってもよい。揮発性メモリは、外部キャッシュとして使用されるランダムアクセスメモリ（Random Access Memory、RAM）であってもよい。限定ではなく例として挙げると、多くの形態のRAM、たとえば、スタティックランダムアクセスメモリ（Static RAM、SRAM）、ダイナミックランダムアクセスメモリ（Dynamic RAM、DRAM）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（Synchronous DRAM、SDRAM）、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（Double Data Rate SDRAM、DDR SDRAM）、拡張シンクロナス・ダイナミック・ランダム・アクセス・メモリ（Enhanced SDRAM、ESDRAM）、シンクリンク・ダイナミック・ランダム・アクセス・メモリ（Synchlink DRAM、SLDRAM）、ダイレクト・ラムバス・ランダム・アクセス・メモリ（Direct Rambus RAM、DR RAM）が使用され得る。
プロセッサが汎用プロセッサであるとき、DSP、ASIC、FPGAその他のプログラム可能論理デバイス、ディスクリートゲートまたはトランジスタ論理デバイス、あるいはディスクリートハードウェアコンポーネント、メモリ（記憶モジュール）は、プロセッサと一体化されることに留意すべきである。
本明細書に記載されたメモリは、これらのメモリおよび任意の他の適切なタイプのメモリを含むように意図されるが、これらに限定されないことに留意すべきである。
前述の説明は、本出願の特定の実装形態に過ぎず、本出願の保護範囲を限定することは意図されていない。本出願で開示される技術的範囲内で当業者によって容易に考案されるいかなる変形または代替も、本出願の保護範囲内にあるものとする。したがって、本出願の保護範囲は、請求項の保護範囲に従うものとする。
11、12、13、14、．．．、1N 電力増幅器ブランチ、電力増幅回路
20 コンバイナ回路
21 カプラ
22 インピーダンス整合回路
30 出力ポート
61 トランシーバ
62 プロセッサ
63 メモリ
121 第1のポート
122 第2のポート
123 第2のポート
124 電力割り当て回路
125 電力増幅器サブブランチ
126 電力増幅器サブブランチ
131 第1のポート
132 第2のポート
133 第2のポート
134 電力割り当て回路
135 電力増幅器サブブランチ
136 電力増幅器サブブランチ
211、212、213、．．．、21（N－1） カプラ
221、222、．．．、22（N－1） インピーダンス整合回路
1241 スルーポート
1242 結合ポート
1341 スルーポート
1342 結合ポート
1N1 第1のポート
1N2 第2のポート
1N3 第2のポート
1N4 電力割り当て回路
1N5 電力増幅器サブブランチ
1N6 電力増幅器サブブランチ
1N41 スルーポート
1N42 結合ポート
Z01、Z02、．．．、Z0n－1 特性インピーダンス

Claims (9)

  1. 電力増幅回路であって、前記電力増幅回路は、
    N個の入力ポート、N個の電力増幅器ブランチ、1つのコンバイナ回路、および1つの出力ポートを備え、
    前記N個の入力ポートの各々は、前記N個の電力増幅器ブランチのうちの1つの電力増幅器ブランチに接続され、前記電力増幅器ブランチの各々は前記コンバイナ回路に接続され、前記コンバイナ回路は前記出力ポートにさらに接続され、
    前記入力ポートの各々は、入力信号を入力するように構成され、
    前記N個の電力増幅器ブランチおよび前記コンバイナ回路は、出力信号を生成するために、N個の入力信号に対して電力増幅および合成を実行するように構成され、
    前記出力ポートは前記出力信号を出力するように構成され、
    前記N個の電力増幅器ブランチは、1つの第1の電力増幅器ブランチおよびN－1個の第2の電力増幅器ブランチを備え、前記第1の電力増幅器ブランチはクラスABまたはクラスB動作モードで動作し、前記N－1個の第2の電力増幅器ブランチは異なるゲートバイアス電圧を有するクラスC動作モードで動作し、前記N－1個の第2の電力増幅器ブランチの前記ゲートバイアス電圧は順番に低下し、Nは2より大きい正の整数であり、
    前記コンバイナ回路は、N－1個のカプラおよびN－1個のインピーダンス整合回路を備え、
    前記N－1個のカプラのうちの2つの隣接するカプラの間に1つのインピーダンス整合回路が配置され、前記電力増幅回路の前記出力ポートと1つのカプラとの間に1つのインピーダンス整合回路が配置され、
    前記N－1個のカプラのうちの最初のカプラの絶縁ポートは前記第1の電力増幅器ブランチの出力ポートに接続され、前記N－1個のカプラの各々の2つのバランスポートは各々、前記第2の電力増幅器ブランチのうちの1つに接続され、
    前記2つの隣接するカプラの間の前記インピーダンス整合回路は、前記2つの隣接するカプラのうちの前のカプラの特性インピーダンスを前記2つの隣接するカプラのうちの後のカプラの特性インピーダンスに変換するように構成され、
    前記N-1個のカプラの各々の特性インピーダンスは、クラスB動作モードで動作する前記第1の電力増幅器ブランチおよび前記第2の電力増幅器ブランチのパワートランジスタの最適なインピーダンスに基づいて決定される、電力増幅回路。
  2. 前記第2の電力増幅器ブランチの各々は、1つの第1のポートおよび2つの第2のポートを備え、前記第1のポートは1つの入力ポートに接続され、前記2つの第2のポートは前記コンバイナ回路に別々に接続され、
    前記第2の電力増幅器ブランチの各々は、2つの第2の信号を生成するために、前記入力信号のうちの1つに対して電力割り当ておよび電力増幅を実行するように構成され、前記2つの第2の信号の各々は、前記第2のポートのうちの1つを通じて前記コンバイナ回路に出力され、
    前記2つの第2の信号の振幅は同じであり、位相差は90度である、請求項1に記載の電力増幅回路。
  3. 前記第2の電力増幅器ブランチの各々は、1つの電力割り当て回路および2つの電力増幅器サブブランチを備え、
    前記電力割り当て回路のスルーポートおよび結合ポートは各々、前記電力増幅器サブブランチのうちの1つに接続され、
    前記2つの電力増幅器サブブランチは、同じバイアスを有するクラスC動作モードで動作する、
    請求項2に記載の電力増幅回路。
  4. 前記インピーダンス整合回路は、ローパスフィルタ回路、ハイパスフィルタ回路、共振回路、またはマイクロストリップラインのうちの少なくとも1つを備える、請求項1に記載の電力増幅回路。
  5. 前記第1の電力増幅器ブランチは電力増幅器を備える、請求項1から4のいずれか一項に記載の電力増幅回路。
  6. 前記第1の電力増幅器ブランチはDoherty回路を備え、前記Doherty回路の入力ポートは前記電力増幅回路の入力ポートに接続され、前記Doherty回路の出力ポートは前記コンバイナ回路に接続される、請求項1から4のいずれか一項に記載の電力増幅回路。
  7. 前記第1の電力増幅器ブランチは、前記第2の電力増幅器ブランチが電圧飽和および電流飽和の状態に到達する前に、電圧飽和および電流飽和の状態に到達する、請求項1から6のいずれか一項に記載の電力増幅回路。
  8. 請求項1から7のいずれか一項に記載の前記電力増幅回路を備える、送信機。
  9. ネットワークデバイスであって、前記ネットワークデバイスは、トランシーバ、プロセッサ、およびメモリを備え、前記トランシーバは、請求項1から7のいずれか一項に記載の電力増幅回路を備える、ネットワークデバイス。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117639684A (zh) * 2022-08-11 2024-03-01 中兴通讯股份有限公司 宽带功率放大器、放大宽带功率的方法及可读存储介质
WO2024148493A1 (en) * 2023-01-09 2024-07-18 Huawei Technologies Co., Ltd. Module, apparatus, method, and non-transitory computer readable storage medium for linear power-amplification using class-ab power amplifiers
WO2024153329A1 (en) * 2023-01-19 2024-07-25 Telefonaktiebolaget Lm Ericsson (Publ) Combination of balanced amplifiers for resilience to load impedance variation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102355198A (zh) 2011-08-01 2012-02-15 深圳大学 多路非对称Doherty功率放大器
WO2019072400A1 (en) 2017-10-13 2019-04-18 Huawei Technologies Co., Ltd. POWER AMPLIFIER

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6922102B2 (en) * 2003-03-28 2005-07-26 Andrew Corporation High efficiency amplifier
EP1886404A2 (en) * 2005-05-20 2008-02-13 Nxp B.V. Integrated doherty type amplifier arrangement with high power efficiency
JP5243192B2 (ja) * 2008-11-12 2013-07-24 株式会社日立国際電気 増幅器
CN101567665B (zh) * 2008-12-26 2012-01-25 芯通科技（成都）有限公司 一种数字Doherty功率放大器
US8975955B2 (en) * 2012-12-11 2015-03-10 Alcatel Lucent Analysis of Doherty amplifiers
JP6176333B2 (ja) * 2013-11-14 2017-08-09 日本電気株式会社 電力増幅器及び電力増幅方法
CN104113286B (zh) * 2014-07-10 2017-08-04 大唐移动通信设备有限公司 一种Doherty功率放大电路
WO2016182485A1 (en) * 2015-05-12 2016-11-17 Telefonaktiebolaget Lm Ericsson (Publ) Composite power amplifier
CN106357223A (zh) * 2015-07-17 2017-01-25 中兴通讯股份有限公司 功放电路及其负载阻抗调制方法
EP3297157B1 (en) * 2016-09-14 2020-11-04 Rohde & Schwarz GmbH & Co. KG Design methods for multi-path amplifiers and multi-path amplifier
CN110214416A (zh) * 2017-01-26 2019-09-06 瑞典爱立信有限公司 用于提高功率放大器效率的装置和方法
CN108011592A (zh) * 2017-11-15 2018-05-08 电子科技大学 一种利用频率特性补偿拓展带宽的3路Doherty功率放大器
JP7307532B2 (ja) * 2018-09-14 2023-07-12 株式会社東芝 増幅回路および送信装置
WO2021137951A1 (en) * 2019-12-30 2021-07-08 Macom Technology Solutions Holdings, Inc. Low-load-modulation broadband amplifier
NL2031173B1 (en) * 2022-03-07 2023-09-11 Ampleon Netherlands Bv Rf amplifier and electronic device comprising the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102355198A (zh) 2011-08-01 2012-02-15 深圳大学 多路非对称Doherty功率放大器
WO2019072400A1 (en) 2017-10-13 2019-04-18 Huawei Technologies Co., Ltd. POWER AMPLIFIER

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