JP7489482B2 - 画素駆動回路、表示パネル及び電子機器 - Google Patents

Description

（関連出願の相互参照）
本出願は、２０２０年３月２４日に中国で出願した中国特許出願Ｎｏ．２０２０１０２１１２４６．９の優先権を主張し、その全ての内容は引用によって本文に取り込まれる。

本出願は、表示の技術分野に関し、特に、画素駆動回路、表示パネル及び電子機器に関する。

アクティブマトリクス有機発光ダイオード（Ａｃｔｉｖｅ Ｍａｔｒｉｘ／Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＡＭＯＬＥＤ）表示回路では、画素回路ごとに、複数の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）駆動スイッチと１つの有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）を含み、通常、７Ｔ１Ｃ（７つのＴＦＴトランジスタと１つのキャパシタからなる）画素補償回路、及び各表示手段ユニットを点灯駆動させる駆動回路を採用する。図１に示すように、７Ｔ１Ｃ駆動回路の入力信号は、ＯＬＥＤ発光制御信号（Ｅｍｉｓｓｉｏｎ，ＥＭ）、Ｓｃａｎ［ｎ］、Ｓｃａｎ［ｎ－１］、Ｖｉｎｉ（初期リセット信号）、Ｖｄａｔａ（データ信号）、Ｖｄｄ（高レベル信号）を含み、駆動回路は、通常、Ｓｃａｎ ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ，アレイ基板行駆動）走査回路とＥＭアレイ基板行駆動（Ｅｍｉｔ Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ，ＥＭ ＧＯＡ）回路を含み、Ｓｃａｎ ＧＯＡとＥＭ ＧＯＡ（単に、ＥＯＡと称する）回路において、ＣＫ（クロック信号）、ＸＣＫ（外部クロック信号）、ＶＧＬ（低電位）、ＶＧＨ（高電位）、ＳＴＶ（初期信号）等の入力信号が採用されており、これらの信号がタイミング回路ＭＯＳスイッチユニット（複数のＴＦＴと複数のキャパシタからなる）を通過した後、段伝送された各行の駆動タイミングが表示領域の画素回路に出力される。

ＡＭＯＬＥＤ表示モジュールにおいて、通常、ＲＧＢＧ画素配列方式（２つの画素ごとに１つの緑色のサブ画素を共有することで、青色のＯＬＥＤの面積がより大きくなることができると共に、より高いパネル開口率が得られる。これにより、同等な発光強度に達するのに必要な電流が低減され、減衰速度が遅くなり、表示パネルの寿命が向上する）が採用される。このような配列方式は、従来のＲＧＢストライプ配列方式に比べて、１列の画素に２種類の表示色があり、Ｇａｔｅ（ゲート線） ＧＯＡ集積回路は、段伝送中に、段伝送中のＲ（抵抗）及びＣ（キャパシタ）による波形遅延により、走査信号Ｇａｔｅの出力の波形遅延が発生しやすいため、画素回路ユニットのＶｄａｔａ電圧の書込段階の間、前の１つのフレームのＶｄａｔａ電圧が書き込まれやすくなる。結果として、純色表示の色ずれが発生し、例えば、赤色の画面が青っぽくなり、青色の画面が赤っぽくなってしまう。

本出願の実施例は、従来技術における出力波形の遅延による純色表示の色ずれの問題を解決するために、画素駆動回路、表示パネル及び電子機器を提供する。

上記問題を解決するために、本出願の実施例は、次のように実現される。

第１側面において、本出願の実施例は、
複数の画素回路を含む画素アレイであって、ＲＧＢＧ画素配列方式を採用する画素アレイと、
前記画素アレイの第１方向に配列される少なくとも４本のゲート線であって、隣接する２本のゲート線の間に１行の画素回路が設けられ、画素回路の各行に１本のゲート線が対応する少なくとも４本のゲート線と、
前記第１方向に垂直な第２方向に配列され、各ゲート線に交差して設けられる少なくとも８本のデータ線であって、各データ線は１列の画素回路のうち同一色のサブ画素に対応する前記画素回路に接続される少なくとも８本のデータ線と、
前記データ線接続に接続されるデマルチプレクサ回路であって、集積回路ＩＣチップと導通するように前記データ線を制御するためのデマルチプレクサ回路と、
を含む、画素駆動回路を提供する。

第２側面において、本出願の実施例は、上記画素駆動回路を含む表示パネルを提供する。

第３側面において、本出願の実施例は、上記表示パネルを含む電子機器を提供する。

本出願の技術的解決手段は、表示領域にデータ線を増設し、非表示領域にデマルチプレクサ回路を増設することで、単位列の同一色のサブ画素は同一のデータ線でデータ信号を入力し、これにより、純色画面の表示時、前の１つのフレームの異なる色の信号の誤書き込みによる色ずれがなく、画面表示の一様性が確保され、表示パネルの色ずれの問題が改善される。

従来技術のＡＭＯＬＥＤ表示パネルの駆動アーキテクチャの模式図を示す。 本出願の実施例に係る画素駆動回路の模式図を示す。 ＲＧＢＧ画素配列方式の模式図を示す。 本出願の実施例のタイミング図を示す。 本出願の実施例の電子機器のハードウェア構造模式図を示す。

以下において、本出願の実施例における図面を参照しながら、本出願の実施例における技術的解決手段を明確に、完全に説明する。説明される実施例は本出願の実施例の一部であり、全ての実施例ではない。当業者が本出願における実施例に基づいて、創造的な労力を要することなく得られた他の全ての実施例は、いずれも本出願の保護範囲に属するものとする。

本出願の実施例は画素駆動回路を提供し、図２に示すように、
複数の画素回路１を含む画素アレイであって、ＲＧＢＧ画素配列方式を採用する画素アレイと、
前記画素アレイの第１方向に配列される少なくとも４本のゲート線２であって、隣接する２本のゲート線２の間に１行の画素回路１が設けられ、画素回路１の各行に１本のゲート線２が対応する少なくとも４本のゲート線２と、
前記第１方向に垂直な第２方向に配列され、各ゲート線２に交差して設けられる少なくとも８本のデータ線３であって、各データ線３は１列の画素回路１のうち同一色のサブ画素に対応する前記画素回路１に接続される少なくとも８本のデータ線３と、
前記データ線３に接続されるデマルチプレクサ回路４であって、集積回路ＩＣチップと導通するように前記データ線３を制御するためのデマルチプレクサ回路４と、を含む。

本発明の実施例で提供される画素駆動回路は、表示領域に位置する画素アレイと、画素アレイに設けられる少なくとも４本のゲート線２及び少なくとも８本のデータ線３と、非表示領域に設けられるデマルチプレクサ回路４と、を含む。画素アレイはＲＧＢＧ画素配列方式を採用しており、ＲＧＢＧ画素配列は図３に示される。

画素アレイはアレイ状に配列される複数の画素回路１を含み、各画素回路１は対応する有機発光ダイオードと１つの画素ユニットを形成し、複数の画素ユニットは画素アレイを構成する。

少なくとも４本のゲート線２は画素アレイの第１方向に配列され、隣接する２本のゲート線２の間に１行の画素回路１が設けられ、画素回路１の各行に１本のゲート線２が対応する。少なくとも８本のデータ線３は第２方向に順次配列され、各ゲート線２に交差して設けられる。各データ線３は１列の画素回路１のうち同一色のサブ画素に対応する画素回路１に接続され、画面表示の一様性が確保され、表示パネルの色ずれの問題が改善される。

各データ線３はいずれもデマルチプレクサ回路４に接続され、デマルチプレクサ回路４によって、データ線３は集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＩＣ）チップと導通し、さらにデータ線３は接続されている画素回路１の動作状態を制御することができる。

本出願の実施例の画素駆動回路は、表示領域にデータ線を増設し、非表示領域にデマルチプレクサ回路を増設することで、単位列の同一色のサブ画素は同一のデータ線でデータ信号を入力し、画面表示の一様性が確保され、表示パネルの色ずれの問題が改善される。

任意に、本出願の一実施例において、図２に示すように、画素駆動回路は、
前記ＩＣチップの出力端に接続されるアレイ基板行駆動ＧＯＡユニット５をさらに含み、前記ＧＯＡユニット５は第１クロック信号線５１、第２クロック信号線５２、第３クロック信号線５３、第４クロック信号線５４、奇数行のゲート線２に接続される複数の第１ＧＯＡ回路５５、及び偶数行のゲート線２に接続される複数の第２ＧＯＡ回路５６を含み、
前記第１ＧＯＡ回路５５は前記第１クロック信号線５１及び前記第２クロック信号線５２に接続され、前記第２ＧＯＡ回路５６は前記第３クロック信号線５３及び前記第４クロック信号線５４に接続され、
前記第１クロック信号線５１と前記第２クロック信号線５２のタイミングが逆になり、前記第３クロック信号線５３と前記第４クロック信号線５４のタイミングが逆になる。

ＧＯＡユニット５はＩＣチップの出力端に接続され、４本のクロック信号線を含み、従来の回路の基に２本のクロック信号線を増設するほか、複数の第１ＧＯＡ回路５５及び複数の第２ＧＯＡ回路５６を含み、第１ＧＯＡ回路５５の数は画素アレイ内の奇数行のゲート線２の数に等しく、第２ＧＯＡ回路５６の数は画素アレイ内の偶数行のゲート線２の数に等しく、つまり、奇数行の各ゲート線２は１つの第１ＧＯＡ回路５５に対応し、偶数行の各ゲート線２は１つの第２ＧＯＡ回路５６に対応する。

第１クロック信号線５１と第２クロック信号線５２のタイミングが逆になり、且つ第１クロック信号線５１と第２クロック信号線５２は入力信号線として各第１ＧＯＡ回路５５に接続され、各第１ＧＯＡ回路５５にクロック信号を入力するために用いられる。

第３クロック信号線５３と第４クロック信号線５４のタイミングが逆になり、且つ第３クロック信号線５３と第４クロック信号線５４は入力信号線として各第２ＧＯＡ回路５６に接続され、各第２ＧＯＡ回路５６にクロック信号を入力するために用いられる。

ＧＯＡユニット５はＩＣチップの出力端に接続されており、その具体的な接続形態としては、第１クロック信号線５１はＩＣチップ出力端の第１クロックポートに接続され、第２クロック信号線５２はＩＣチップ出力端の第２クロックポートに接続され、第３クロック信号線５３はＩＣチップ出力端の第３クロックポートに接続され、第４クロック信号線５４はＩＣチップ出力端の第４クロックポート接続される。奇数行のゲート線２に対応する第１ＧＯＡ回路５５、偶数行のゲート線２に対応する第２ＧＯＡ回路５６はそれぞれＩＣチップ出力端の異なる駆動ポートに接続される。２本のクロック信号線を増設することで、時間遅延による異なる色のデータ信号の誤書き込みを改善することができ、パネルの色ずれが改善される。

任意に、本出願の一実施例において、図２に示すように、行数の小さい順に、各隣接する前記第１ＧＯＡ回路５５の間が接続され且つ奇数行のゲート線２の段伝送が形成され、各隣接する前記第２ＧＯＡ回路５６の間が接続され且つ偶数行のゲート線２の段伝送が形成され、
最終段の前記第１ＧＯＡ回路５５を除いて、各段の前記第１ＧＯＡ回路５５の出力端は隣接する次段の前記第１ＧＯＡ回路５５の入力端に接続され、最終段の前記第２ＧＯＡ回路５６を除いて、各段の前記第２ＧＯＡ回路５６の出力端は隣接する次段の前記第２ＧＯＡ回路５６の入力端に接続される。

奇数行のゲート線２に接続される複数の第１ＧＯＡ回路５５の間は、行数の小さい順に、前段の第１ＧＯＡ回路５５と次段の第１ＧＯＡ回路５５との接続を実現し、これにより奇数行のゲート線２の段伝送が形成される。これに応じて、偶数行のゲート線２に接続される複数の第２ＧＯＡ回路５６の間は、行数の小さい順に、前段の第２ＧＯＡ回路５６と次段の第２ＧＯＡ回路５６との接続を実現し、これにより偶数行のゲート線２の段伝送が形成される。例えば、第１行のゲート線２に接続される第１ＧＯＡ回路５５の出力端は、第３行のゲート線２に接続される第１ＧＯＡ回路５５の入力端に接続され、第３行のゲート線２に接続される第１ＧＯＡ回路５５の出力端は、第５行のゲート線２に接続される第１ＧＯＡ回路５５の入力端に接続される。第２行のゲート線２に接続される第２ＧＯＡ回路５６の出力端は、第４行のゲート線２に接続される第２ＧＯＡ回路５６の入力端に接続され、第４行のゲート線２に接続される第２ＧＯＡ回路５６の出力端は、第６行のゲート線２に接続される第２ＧＯＡ回路５６の入力端に接続される。

奇数行の段伝送と偶数行の段伝送を区別することで、奇数行の段伝送が第１クロック信号線及び第２クロック信号線に対応し、偶数行の段伝送が第３クロック信号線及び第４クロック信号線に対応するようになり、さらに、時間遅延による異なる色のデータ信号の誤書き込みを改善することができ、パネルの色ずれが改善される。

説明すべきことは、図２に示される画素アレイは最小駆動ユニットであり、複数の最小駆動ユニットを組み合わせて表示パネルに対応する駆動回路にすることができる点である。例えば、表示パネルは１０８０列、２４００行の画素回路に対応する場合、列方向に２７０個の最小駆動ユニットを必要とし、行方向に６００個の最小駆動ユニットを必要とする。

図４に示すように、第１クロック信号線（ＣＫ１）に対応する波形は第１ゲート線（第１行のゲート線）の波形と第３ゲート線（第３行のゲート線）の反転波形を重ね合わせた波形であり、第２クロック信号線（ＸＣＫ１）と第１クロック信号線の波形は逆になる。第３クロック信号線（ＣＫ２）に対応する波形は第２ゲート線（第２行のゲート線）の波形と第４ゲート線（第４行のゲート線）の反転波形を重ね合わせた波形であり、第４クロック信号線（ＸＣＫ２）と第３クロック信号線の波形は逆になり、且つ第３クロック信号線（ＣＫ２）は第１クロック信号線（ＣＫ１）に対して半パルス遅れる。

任意に、本出願の一実施例において、図２と図４に示すように、隣接する奇数行のゲート線２と偶数行のゲート線２について、奇数行のゲート線２に対応する第１ＧＯＡ回路５５のクロック信号に対して、偶数行のゲート線２に対応する第２ＧＯＡ回路５６のクロック信号は半パルス遅れる。

２本のクロック信号線を増設することで、奇数行の段伝送と偶数行の段伝送を区別することができ、そして隣接する奇数行のゲート線２と偶数行のゲート線２について、偶数行のゲート線２に対応する第２ＧＯＡ回路５６のクロック信号が奇数行のゲート線２に対応する第１ＧＯＡ回路５５のクロック信号よりも半パルス遅れるようにすることで、データ線３と協働して、１つの連続する時間内に、各列の画素回路１のうち同一色のサブ画素に対応する画素回路１がパルス信号に応じて順次動作するように制御することができる。

任意に、本出願の一実施例において、図２に示すように、前記データ線３は、第１タイプのデータ線３１、第２タイプのデータ線３２及び第３タイプのデータ線３３を含み、
各列の画素回路１は１つの回路群となり、同一色のサブ画素に対応する前記回路群は第１回路群であり、２色のサブ画素に対応する前記回路群は第２回路群であり、
前記第１タイプのデータ線３１は前記第２回路群のうち第１色のサブ画素に対応する前記画素回路１に接続され、前記第２タイプのデータ線３２は前記第２回路群のうち第２色のサブ画素に対応する前記画素回路１に接続され、前記第３タイプのデータ線３３は前記第１回路群における前記画素回路１に接続される。

第２方向に配列されるデータ線３は３つのタイプに対応し、各タイプのデータ線３はそれぞれ対応する画素回路１に接続されて、画素回路１の動作状態を制御することができる。各列の画素回路１について、１つの回路群を形成してもよく、回路群に対応する異なるサブ画素に応じて回路群を２種類の異なるタイプの回路群としてもよい。回路群における画素回路１は同一色のサブ画素に対応するならば、該回路群は第１回路群であり、回路群における画素回路１は２色のサブ画素に対応するならば、該回路群は第２回路群である。

データ線３について、第１回路群における画素回路１に接続されるデータ線３を第３タイプのデータ線３３とし、第２回路群のうち第１色のサブ画素に対応する画素回路１に接続されるデータ線３を第１タイプのデータ線３１とし、第２回路群のうち第２色のサブ画素に対応する画素回路１に接続されるデータ線３を第２タイプのデータ線３２とする。

画素アレイはＲＧＢＧ画素配列方式を採用しているため、第１回路群における画素回路１は緑色のサブ画素に対応し、第１色のサブ画素は赤色又は青色のサブ画素であってもよく、対応する第２色のサブ画素は青色又は赤色のサブ画素であってもよい。

データ線のタイプを区分することで、異なる色のサブ画素に対応する画素回路を対応するデータ線に接続し、さらに単位列の同一色のサブ画素について同一のデータ線でデータ信号を入力することが可能になり、画面表示の一様性が確保され、表示パネルの色ずれの問題が改善される。

任意に、本出願の一実施例において、図２に示すように、前記第１タイプのデータ線３１、前記第２タイプのデータ線３２及び前記第３タイプのデータ線３３の数の和は前記画素回路１に対応する列数の２倍である。前記第１タイプのデータ線３１、前記第２タイプのデータ線３２、２本の前記第３タイプのデータ線３３、前記第２タイプのデータ線３２、前記第１タイプのデータ線３１、及び２本の前記第３タイプのデータ線３３は前記第２方向に順次配列される。前記第３タイプのデータ線３３のそれぞれは前記第１回路群における前記画素回路１の半数に接続され、１本の前記第３タイプのデータ線３３に接続される少なくとも２つの前記画素回路１は隣接するか又は間隔をあけて配列される。

各列の画素回路１は２本のデータ線３に対応してもよい。２色のサブ画素に対応する回路群について、２本のデータ線３はそれぞれ第１タイプのデータ線３１と第２タイプのデータ線３２である。１色のサブ画素に対応する回路群について、２本のデータ線３はいずれも第３タイプのデータ線３３である。従って、第１タイプのデータ線３１、第２タイプのデータ線３２及び第３タイプのデータ線３３の数の和は回路群の数の２倍である。且つ、第１タイプのデータ線３１、第２タイプのデータ線３２、２本の第３タイプのデータ線３３、第２タイプのデータ線３２、第１タイプのデータ線３１、及び２本の第３タイプのデータ線３３は第２方向に順次配列される。

図２を例として説明する。第２方向にデータ線Ｄ１、Ｄ１－１、Ｄ２、Ｄ２－１、Ｄ３、Ｄ３－１、Ｄ４、Ｄ４－１が順次配列される。第１列の画素回路１のうちＲ（赤色）サブ画素に対応する画素回路１はＤ１（第１タイプのデータ線）により駆動され、第１列の画素回路１のうちＢ（青色）サブ画素に対応する画素回路１はＤ１－１（第２タイプのデータ線）により駆動される。同様に、第３列の画素回路１のうちＢサブ画素に対応する画素回路１はＤ３（第２タイプのデータ線）により駆動され、第３列の画素回路１のうちＲサブ画素に対応する画素回路１はＤ３－１（第１タイプのデータ線）により駆動される。第２列の画素回路１のうちＧ（緑色）サブ画素に対応する画素回路１は奇数行がＤ２（第３タイプのデータ線）により駆動され、偶数行がＤ２－１（第３タイプのデータ線）により駆動され、第４列の画素回路１の駆動方式は第２列と同じである。第２方向において、第１タイプのデータ線３１、第２タイプのデータ線３２、２本の第３タイプのデータ線３３、第２タイプのデータ線３２、第１タイプのデータ線３１、及び２本の第３タイプのデータ線３３は順次配列される。

第３タイプのデータ線３３について、各第３タイプのデータ線３３は第１回路群における画素回路１の半数に接続され、隣接するか又は間隔をあけて設けられる画素回路１を接続することができる。第１回路群における対応する画素回路１は少なくとも４つであるため、１本の第３タイプのデータ線３３に接続される少なくとも２つの画素回路１は隣接するか又は間隔をあけて配列されてもよい。図２は１本の第３タイプのデータ線３３が間隔の２つの画素回路１に接続される例を示している。

任意に、本出願の一実施例において、図２に示すように、前記デマルチプレクサ回路４は、
第１駆動線４１、前記第１駆動線４１とタイミングが逆になる第２駆動線４２、少なくとも４つの第１スイッチ４３、及び少なくとも４つの第２スイッチ４４を含み、
前記第１駆動線４１及び前記第２駆動線４２は前記ＩＣチップの出力端に接続され、
前記第１タイプのデータ線３１及びそれぞれの前記第１回路群内の一方の前記第３タイプのデータ線３３は前記第１スイッチ４３に対応し、前記第２タイプのデータ線３２及びそれぞれの前記第１回路群内の他方の前記第３タイプのデータ線３３は前記第２スイッチ４４に対応し、
前記第１スイッチ４３の制御端は前記第１駆動線４１に接続され、前記第１駆動線４１の制御下で前記第１タイプのデータ線３１と対応するポートデータ線とを導通させ、半数の前記第３タイプのデータ線３３と対応するポートデータ線とを導通させるために用いられ、
前記第２スイッチ４４の制御端は前記第２駆動線４２に接続され、前記第２駆動線４２の制御下で前記第２タイプのデータ線３２と対応するポートデータ線とを導通させ、残り半数の前記第３タイプのデータ線３３と対応するポートデータ線とを導通させるために用いられ、
前記ポートデータ線のそれぞれは前記ＩＣチップの出力端に接続される。

デマルチプレクサ回路４に含まれる第１駆動線４１と第２駆動線４２はそれぞれＩＣチップ出力端の異なる駆動ポートに接続され、第１駆動線４１と第２駆動線４２のタイミングが逆になる。第１駆動線４１は第１スイッチ４３に接続され、第１スイッチ４３のオン・オフを制御するために用いられ、第１スイッチ４３は第１タイプのデータ線３１及びそれぞれの第１回路群内の一方の第３タイプのデータ線３３に対応する。第２駆動線４２は第２スイッチ４４に接続され、第２スイッチ４４のオン・オフを制御するために用いられ、第２スイッチ４４は第２タイプのデータ線３２及びそれぞれの第１回路群内の他方の第３タイプのデータ線３３に対応する。

第１スイッチ４３及び第２スイッチ４４はＴＦＴスイッチであり、第１スイッチ４３の制御極は第１駆動線４１に接続され、第２スイッチ４４の制御極は第２駆動線４２に接続される。第１駆動線４１の制御下で、各第１スイッチ４３が閉じ、この時、第１タイプのデータ線３１と対応するポートデータ線とが導通し、半数の第３タイプのデータ線３３と対応するポートデータ線とが導通し、第１タイプのデータ線３１、半数の第３タイプのデータ線３３はＩＣチップから出力されるデータ信号を取得することができる。第２駆動線４２の制御下で、各第２スイッチ４４が閉じ、この時、第２タイプのデータ線３２と対応するポートデータ線とが導通し、残り半数の第３タイプのデータ線３３と対応するポートデータ線とが導通し、第２タイプのデータ線３２、残り半数の第３タイプのデータ線３３はＩＣチップから出力されるデータ信号を取得することができる。

ポートデータ線の数は画素回路１の列数と同じであり、２本の第１タイプのデータ線３１は同一のポートデータ線を介してＩＣチップ出力端の対応するデータポートに接続されてもよく、２本の第２タイプのデータ線３２は同一のポートデータ線を介してＩＣチップ出力端の対応するデータポートに接続されてもよく、２本の隣接しない第３タイプのデータ線３３は同一のポートデータ線を介してＩＣチップ出力端の対応するデータポートに接続されてもよい。図２に示す画素アレイについて、第２方向において、データ線Ｄ１、Ｄ１－１、Ｄ２、Ｄ２－１、Ｄ３、Ｄ３－１、Ｄ４、Ｄ４－１が順次配列される場合、データ線Ｄ３－１及びデータ線Ｄ１はポートデータ線ｄａｔａ１を介してＩＣチップ出力端に接続されてもよく、データ線Ｄ１－１及びデータ線Ｄ３はポートデータ線ｄａｔａ３を介してＩＣチップ出力端に接続されてもよく、データ線Ｄ４－１及びデータ線Ｄ２はポートデータ線ｄａｔａ２を介してＩＣチップ出力端に接続されてもよく、データ線Ｄ２－１及びデータ線Ｄ４はポートデータ線ｄａｔａ４を介してＩＣチップ出力端に接続されてもよい。

説明すべきことは、２つの第１回路群について、第３タイプのデータ線３３と第１スイッチ４３及び第２スイッチ４４との接続状況は同じであっても異なっていてもよい点であり、図２は接続状況が異なる例を示している。接続状況が同じである場合、２つの第１回路群内の左側の第３タイプのデータ線３３はいずれも第１スイッチ４３又は第２スイッチ４４に接続され、接続状況が異なっている場合は、図２に示すように、第２列の画素回路１の左側の第３タイプのデータ線３３は第２スイッチ４４に接続され、第４列の画素回路１の左側の第３タイプのデータ線３３は第１スイッチ４３に接続されてもよい。そのほかの形態もあり得るが、ここでは１つずつ列挙しない。

任意に、本出願の一実施例において、図２と図４に示すように、前記第１駆動線４１が前記第１スイッチ４３をオンに制御すると、各ゲート線２に対応する動作パルス内で、前記第１タイプのデータ線３１に接続される前記画素回路１は動作状態にあり、前記第１スイッチ４３に対応する前記第３タイプのデータ線３３に接続される前記画素回路１は動作状態にあり、
前記第２駆動線４２が前記第２スイッチ４４をオンに制御すると、各ゲート線２に対応する動作パルス内で、前記第２タイプのデータ線３２に接続される前記画素回路１は動作状態にあり、前記第２スイッチ４４に対応する前記第３タイプのデータ線３３に接続される前記画素回路１は動作状態にある。

以下において、図４のタイミング図を参照しながら、図２の画素アレイについて、ゲート線２とデータ線３が協働して画素回路１の動作を制御する様子を説明し、第１スイッチ４３と第２スイッチ４４は低電位の制御下でオンとなる。

（第１ゲート線）第１行のゲート線２に対応する前半のパルス内で、第１駆動線４１はローレベルであると第１スイッチ４３をオンに制御することができ、この時、Ｒ１（第１行第１列の位置）サブ画素に対応する画素回路１、Ｇ５（第１行第４列の位置）サブ画素に対応する画素回路１は動作する。第１行のゲート線２に対応する後半のパルス内で、第２駆動線４２はローレベルであると第２スイッチ４４をオンに制御することができ、この時、Ｇ１（第１行第２列の位置）サブ画素に対応する画素回路１、Ｂ３（第１行第３列の位置）サブ画素に対応する画素回路１は動作する。

（第２ゲート線）第２行のゲート線２に対応する前半のパルス内で、第２駆動線４２はローレベルであると第２スイッチ４４をオンに制御することができ、この時、Ｂ１（第２行第１列の位置）サブ画素に対応する画素回路１、Ｇ６（第２行第４列の位置）サブ画素に対応する画素回路１は動作する。第２行のゲート線２に対応する後半のパルス内で、第１駆動線４１はローレベルであると第１スイッチ４３をオンに制御することができ、この時、Ｇ２（第２行第２列の位置）サブ画素に対応する画素回路１、Ｒ３（第２行第３列の位置）サブ画素に対応する画素回路１は動作する。

（第３ゲート線）第３行のゲート線２に対応する前半のパルス内で、第１駆動線４１はローレベルであると第１スイッチ４３をオンに制御することができ、この時、Ｒ２（第３行第１列の位置）サブ画素に対応する画素回路１、Ｇ７（第３行第４列の位置）サブ画素に対応する画素回路１は動作する。第３行のゲート線２に対応する後半のパルス内で、第２駆動線４２はローレベルであると第２スイッチ４４をオンに制御することができ、この時、Ｇ３（第３行第２列の位置）サブ画素に対応する画素回路１、Ｂ４（第３行第３列の位置）サブ画素に対応する画素回路１は動作する。

（第４ゲート線）第４行のゲート線２に対応する前半のパルス内で、第２駆動線４２はローレベルであると第２スイッチ４４をオンに制御することができ、この時、Ｂ２（第４行第１列の位置）サブ画素に対応する画素回路１、Ｇ８（第４行第４列の位置）サブ画素に対応する画素回路１は動作する。第４行のゲート線２に対応する後半のパルス内で、第１駆動線４１はローレベルであると第１スイッチ４３をオンに制御することができ、この時、Ｇ４（第４行第２列の位置）サブ画素に対応する画素回路１、Ｒ４（第４行第３列の位置）サブ画素に対応する画素回路１は動作する。

上記プロセスでは、画素回路１の動作によって対応する有機発光ダイオードを発光させるように制御することができる。

画面のリフレッシュレートが高くなるにつれて（例えば９０Ｈｚ、１２０Ｈｚ）、データ線充電時間は短くなり、ゲート線の遅延によるデータ信号誤書き込みのリスクは増大し、純色表示と純色領域に色ずれが発生する比率は６０Ｈｚより１倍増加する。本出願は同一色のサブ画素を同一列で駆動し、上記色ずれの問題が回避され、また、階調画面の色ずれについて、より多くの調整可能な方法を提供している。

本出願の実施例は、上記画素駆動回路を含む表示パネルをさらに提供する。

図５は本出願の各実施例を実現する電子機器のハードウェア構造模式図である。該電子機器５００は、高周波ユニット５０１、ネットワークモジュール５０２、オーディオ出力ユニット５０３、入力ユニット５０４、センサ５０５、表示ユニット５０６、ユーザ入力ユニット５０７、インタフェースユニット５０８、メモリ５０９、プロセッサ５１０、及び電源５１１等の部材を含むが、それらに限定されない。

当業者であれば、図５に示す電子機器の構造は電子機器を限定するものではなく、電子機器は図示より多く又はより少ない部材、又は一部の部材の組合せ、又は異なる部材配置を含んでもよいことが理解可能である。本出願の実施例において、電子機器は、携帯電話、タブレットパソコン、ノートパソコン、携帯情報端末、車載端末、ウェアラブル機器、及び歩数計等を含むが、それらに限定されない。

本出願の実施例において、高周波ユニット５０１は、情報の受送信又は通話プロセスでの信号の受送信に用いることができることを理解すべきであり、具体的には、基地局からのダウンリンクデータを受信した後、プロセッサ５１０で処理し、また、アップリンクのデータを基地局に送信する。通常、高周波ユニット５０１は、アンテナ、少なくとも１つの増幅器、受送信機、カプラー、低騒音増幅器、デュプレクサ等を含むが、それらに限定されない。また、高周波ユニット５０１は、無線通信システムを介してネットワーク及び他の機器と通信することもできる。

電子機器はネットワークモジュール５０２によって、例えば、電子メールの受送信、ウェブページの閲覧及びストリーミングメディアへのアクセスなどを助けるように、無線ブロードバンドインターネットアクセスをユーザに提供する。

オーディオ出力ユニット５０３は、高周波ユニット５０１又はネットワークモジュール５０２が受信した又はメモリ５０９に記憶されているオーディオデータをオーディオ信号に変換して音声として出力することができる。且つ、オーディオ出力ユニット５０３は、電子機器５００が実行する特定の機能に関するオーディオ出力（例えば、コール信号受信音、メッセージ受信音等）を提供することもできる。オーディオ出力ユニット５０３は、スピーカ、ブザー及び受話器等を含む。

入力ユニット５０４は、オーディオ又はビデオ信号を受信するために用いられる。入力ユニット５０４は、ビデオキャプチャモード又は画像キャプチャモードで画像キャプチャ装置（例えば、カメラ）が取得したスチル画像又はビデオの画像データを処理するグラフィックスプロセッシングユニット（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ，ＧＰＵ）５０４１、及びマイクロホン５０４２を含んでもよい。処理された画像フレームは、表示ユニット５０６に表示することができる。グラフィックスプロセッシングユニット５０４１で処理された画像フレームは、メモリ５０９（又は他の記憶媒体）に記憶するか、又は高周波ユニット５０１もしくはネットワークモジュール５０２によって送信することができる。マイクロホン５０４２は、音声を受信することができ、且つこのような音声をオーディオデータとして処理することができる。処理されたオーディオデータは、電話通話モードで、高周波ユニット５０１によって移動通信基地局に送信可能なフォーマットに変換して出力することができる。

電子機器５００は光センサ、運動センサ及び他のセンサのような少なくとも１つのセンサ５０５をさらに含む。具体的には、光センサは、環境光の明暗に応じて表示パネル５０６１の輝度を調整することができる環境光センサと、電子機器５００が耳元に移動された時、表示パネル５０６１及び／又はバックライトを消すことができる近接センサと、を含む。運動センサの１つとして、加速度計センサは、各方向（一般的には、三軸）での加速度の大きさを検出することができ、静止時に、重力の大きさ及び方向を検出することができ、電子機器の姿勢（例えば、画面の横縦の切り替え、関連するゲーム、磁力計姿勢校正）の認識、振動認識関連機能（例えば、歩数計、タップ）等に用いることができる。センサ５０５は、指紋センサ、圧力センサ、虹彩センサ、分子センサ、ジャイロスコープ、気圧計、湿度計、温度計、赤外線センサ等をさらに含んでもよく、ここでは詳細な説明を省略する。

表示ユニット５０６は、ユーザが入力した情報又はユーザに提供される情報を表示するために用いられる。表示ユニット５０６は表示パネル５０６１を含んでもよく、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）等の形態で表示パネル５０６１を構成することができる。

表示パネル５０６１は画素駆動回路を含み、画素駆動回路は、
複数の画素回路を含む画素アレイであって、ＲＧＢＧ画素配列方式を採用する画素アレイと、
画素アレイの第１方向に配列される少なくとも４本のゲート線であって、隣接する２本のゲート線の間に１行の画素回路が設けられ、画素回路の各行に１本のゲート線が対応する少なくとも４本のゲート線と、
第１方向に垂直な第２方向に配列され、各ゲート線に交差して設けられる少なくとも８本のデータ線であって、各データ線は１列の画素回路のうち同一色のサブ画素に対応する画素回路に接続される少なくとも８本のデータ線と、
データ線に接続されるであって、集積回路ＩＣチップと導通するようにデータ線を制御するためのデマルチプレクサ回路と、を含む。

任意に、画素駆動回路は、
ＩＣチップの出力端に接続されるアレイ基板行駆動ＧＯＡユニットをさらに含み、
ＧＯＡユニットは第１クロック信号線、第２クロック信号線、第３クロック信号線、第４クロック信号線、奇数行のゲート線に接続される複数の第１ＧＯＡ回路、及び偶数行のゲート線に接続される複数の第２ＧＯＡ回路を含み、
第１ＧＯＡ回路は第１クロック信号線及び第２クロック信号線に接続され、第２ＧＯＡ回路は第３クロック信号線及び第４クロック信号線に接続され、
第１クロック信号線と第２クロック信号線のタイミングが逆になり、第３クロック信号線と第４クロック信号線のタイミングが逆になる。

任意に、行数の小さい順に、各隣接する第１ＧＯＡ回路の間が接続され且つ奇数行のゲート線の段伝送が形成され、各隣接する第２ＧＯＡ回路の間が接続され且つ偶数行のゲート線の段伝送が形成され、
最終段の第１ＧＯＡ回路を除いて、各段の第１ＧＯＡ回路の出力端は隣接する次段の第１ＧＯＡ回路の入力端に接続され、最終段の第２ＧＯＡ回路を除いて、各段の第２ＧＯＡ回路の出力端は隣接する次段の第２ＧＯＡ回路の入力端に接続される。

任意に、隣接する奇数行のゲート線と偶数行のゲート線について、奇数行のゲート線に対応する第１ＧＯＡ回路のクロック信号に対して、偶数行のゲート線に対応する第２ＧＯＡ回路のクロック信号は半パルス遅れる。

任意に、データ線は第１タイプのデータ線、第２タイプのデータ線及び第３タイプのデータ線を含み、
各列の画素回路は１つの回路群となり、同一色のサブ画素に対応する回路群は第１回路群であり、２色のサブ画素に対応する回路群は第２回路群であり、
第１タイプのデータ線は第２回路群のうち第１色のサブ画素に対応する画素回路に接続され、第２タイプのデータ線は第２回路群のうち第２色のサブ画素に対応する画素回路に接続され、
第３タイプのデータ線は第１回路群における画素回路に接続される。

任意に、第１タイプのデータ線、第２タイプのデータ線及び第３タイプのデータ線の数の和は画素回路に対応する列数の２倍であり、
第１タイプのデータ線、第２タイプのデータ線、２本の第３タイプのデータ線、第２タイプのデータ線、第１タイプのデータ線、及び２本の第３タイプのデータ線は第２方向に順次配列され、
各第３タイプのデータ線は第１回路群における画素回路の半数に接続され、１本の第３タイプのデータ線に接続される少なくとも２つの画素回路は隣接するか又は間隔をあけて配列される。

任意に、デマルチプレクサ回路は、
第１駆動線、第１駆動線とタイミングが逆になる第２駆動線、少なくとも４つの第１スイッチ、及び少なくとも４つの第２スイッチを含み、
第１駆動線及び第２駆動線はＩＣチップの出力端に接続され、
第１タイプのデータ線及び各第１回路群内の一方の第３タイプのデータ線は第１スイッチに対応し、第２タイプのデータ線及び各第１回路群内の他方の第３タイプのデータ線は第２スイッチに対応し、
第１スイッチの制御端は第１駆動線に接続され、第１駆動線の制御下で第１タイプのデータ線と対応するポートデータ線とを導通させ、半数の第３タイプのデータ線と対応するポートデータ線とを導通させるために用いられ、
第２スイッチの制御端は第２駆動線に接続され、第２駆動線の制御下で第２タイプのデータ線と対応するポートデータ線とを導通させ、残り半数の第３タイプのデータ線と対応するポートデータ線とを導通させるために用いられ、
各ポートデータ線は集積回路の出力端に接続される。

任意に、第１駆動線が第１スイッチをオンに制御すると、各ゲート線に対応する動作パルス内で、第１タイプのデータ線に接続される画素回路は動作状態にあり、第１スイッチに対応する第３タイプのデータ線に接続される画素回路は動作状態にあり、
第２駆動線が第２スイッチをオンに制御すると、各ゲート線に対応する動作パルス内で、第２タイプのデータ線に接続される画素回路は動作状態にあり、第２スイッチに対応する第３タイプのデータ線に接続される画素回路は動作状態にある。

ユーザ入力ユニット５０７は、入力される数字又は文字情報の受信、及び電子機器でのユーザ設定及び機能制御に関するキー信号入力の生成に用いることができる。具体的には、ユーザ入力ユニット５０７は、タッチパネル５０７１及び他の入力機器５０７２を含む。タッチパネル５０７１はタッチスクリーンとも呼ばれ、その上又は付近でのユーザのタッチ操作（例えば、ユーザが指、スタイラス等、あらゆる適切な物体又は付属品を使用してタッチパネル５０７１上又はタッチパネル５０７１付近で行う操作）を検出可能であり、タッチ検出装置及びタッチコントローラとの２つの部分を含んでもよい。そのうち、タッチ検出装置は、ユーザのタッチ方位を検出するとともに、タッチ操作による信号を検出し、タッチコントローラに伝送する。タッチコントローラは、タッチ検出装置からタッチ情報を受信し、それをタッチポイント座標に変換してプロセッサ５１０に送信し、そして、プロセッサ５１０から送信された命令を受信して実行する。また、タッチパネル５０７１は、抵抗式、容量式、赤外線及び表面弾性波等の様々な形態で実現することができる。タッチパネル５０７１に加え、ユーザ入力ユニット５０７は他の入力機器５０７２をさらに含んでもよい。具体的には、他の入力機器５０７２は、物理キーボード、機能ボタン（例えば、音量制御ボタン、スイッチボタン等）、トラックボール、マウス、操作レバーを含んでもよいが、それらに限定されず、ここでは詳細な説明を省略する。

さらに、タッチパネル５０７１は、表示パネル５０６１を被覆してもよく、タッチパネル５０７１はその上又は付近でのタッチ操作を検出すると、それをプロセッサ５１０に伝送してタッチイベントのタイプを特定し、その後、プロセッサ５１０は、タッチイベントのタイプに応じて表示パネル５０６１で対応する視覚出力を提供する。図５において、タッチパネル５０７１と表示パネル５０６１は、２つの独立した部材として電子機器の入力と出力機能を実現するが、何らかの実施例では、電子機器の入力と出力機能を実現するように、タッチパネル５０７１と表示パネル５０６１を統合してもよく、ここでは具体的に限定しない。

インタフェースユニット５０８は、外部装置と電子機器５００を接続するインタフェースである。例えば、外部装置は、有線又は無線ヘッドホンポート、外部電源（又は電池充電器）ポート、有線又は無線データポート、メモリカードポート、認識モジュールを備える装置を接続するためのポート、オーディオ入力／出力（Ｉ／Ｏ）ポート、ビデオＩ／Ｏポート、イヤホンポート等を含んでもよい。インタフェースユニット５０８は、外部装置からの入力（例えば、データ情報、電力等）を受信し、受信された入力を電子機器５００内の１つ又は複数の部材に伝送するか、又は電子機器５００と外部装置の間でデータを伝送するために用いることができる。

メモリ５０９は、ソフトウェアプログラム及び様々なデータを記憶するために用いることができる。メモリ５０９は、オペレーティングシステム、少なくとも１つの機能に必要なアプリケーション（例えば、音声再生機能、画像再生機能等）等を記憶可能なプログラム記憶領域と、携帯電話の使用に応じて作成されたデータ（例えば、オーディオデータ、電話帳等）等を記憶可能なデータ記憶領域と、を主に含んでもよい。また、メモリ５０９は、高速ランダムアクセスメモリを含んでもよく、非揮発性メモリ、例えば、少なくとも１つの磁気ディスク記憶デバイス、フラッシュメモリデバイス、又は他の揮発性ソリッドステート記憶デバイスをさらに含んでもよい。

プロセッサ５１０は、電子機器の制御センタであり、様々なインタフェース及び回線により電子機器全体の各部分を接続するものであり、メモリ５０９内に記憶されているソフトウェアプログラム及び／又はモジュールを動作させ又は実行し、及びメモリ５０９内に記憶されているデータを呼び出すことで、電子機器の様々な機能及びデータ処理を実行し、それにより、電子機器を全体的に監視する。プロセッサ５１０は、１つ又は複数の処理ユニットを含んでもよく、好ましくは、プロセッサ５１０に、オペレーティングシステム、ユーザインタフェース及びアプリケーション等を主に処理するアプリケーションプロセッサと、無線通信を主に処理するモデムプロセッサとを統合することができる。上記モデムプロセッサはプロセッサ５１０に統合されなくてもよいことが理解可能である。

電子機器５００は各部材に給電する電源５１１（例えば、電池）をさらに含んでもよく、好ましくは、電源５１１は、電源管理システムによってプロセッサ５１０に論理的に接続し、さらに電源管理システムによって充放電の管理、及び電力消費管理等の機能を実現することができる。

なお、電子機器５００はいくつかの示されていない機能モジュールを含み、ここで詳細な説明を省略する。

説明すべきことは、本明細書において、用語「含む」、「からなる」又はその他のあらゆる変形は、非排他的包含を含むように意図され、それにより一連の要素を含むプロセス、方法、物品又は装置は、それらの要素のみならず、明示されていない他の要素、又はこのようなプロセス、方法、物品又は装置に固有の要素をも含む点である。特に断らない限り、語句「１つの・・・を含む」により限定される要素は、該要素を含むプロセス、方法、物品又は装置に別の同じ要素がさらに存在することを排除するものではない。

以上の実施形態に対する説明によって、当業者であれば上記実施例の方法がソフトウェアと必要な共通ハードウェアプラットフォームとの組合せという形態で実現できることを明確に理解可能であり、ハードウェアによって実現してもよいが、多くの場合において前者はより好ましい実施形態である。このような見解をもとに、本出願の技術的解決手段は実質的に又は従来技術に寄与する部分はソフトウェア製品の形で実施することができ、該コンピュータソフトウェア製品は、記憶媒体（例えばＲＯＭ／ＲＡＭ、磁気ディスク、光ディスク）に記憶され、端末（携帯電話、コンピュータ、サーバ、エアコン、又はネットワーク機器等であってもよい）に本出願の各実施例に記載の方法を実行させる複数の命令を含む。

以上、図面を参照しながら本出願の実施例を説明したが、本出願は上記の具体的な実施形態に限定されず、上記の具体的な実施形態は例示的なものに過ぎず、限定的なものではなく、本出願の示唆をもとに、当業者が本出願の趣旨及び特許請求の保護範囲から逸脱することなくなし得る多くの形態は、いずれも本出願の保護範囲に属するものとする。

Claims (8)

1. 複数の画素回路（１）を含む画素アレイであって、ＲＧＢＧ画素配列方式を採用する画素アレイと、
   前記画素アレイの第１方向に配列される少なくとも４本のゲート線（２）であって、隣接する２本のゲート線（２）の間に１行の画素回路（１）が設けられ、画素回路（１）の各行に１本のゲート線（２）が対応する少なくとも４本のゲート線（２）と、
   前記第１方向に垂直な第２方向に配列され、各ゲート線（２）に交差して設けられる少なくとも８本のデータ線（３）であって、各データ線（３）は１列の画素回路（１）のうち同一色のサブ画素に対応する前記画素回路（１）に接続される少なくとも８本のデータ線（３）と、
   前記データ線（３）に接続されるデマルチプレクサ回路（４）であって、集積回路ＩＣチップと導通するように前記データ線（３）を制御するためのデマルチプレクサ回路（４）と、
   を含み、
   前記データ線（３）は第１タイプのデータ線（３１）、第２タイプのデータ線（３２）及び第３タイプのデータ線（３３）を含み、
   各列の画素回路（１）は１つの回路群となり、同一色のサブ画素に対応する前記回路群は第１回路群であり、２色のサブ画素に対応する前記回路群は第２回路群であり、
   前記第１タイプのデータ線（３１）は前記第２回路群のうち第１色のサブ画素に対応する画素回路（１）に接続され、前記第２タイプのデータ線（３２）は前記第２回路群のうち第２色のサブ画素に対応する画素回路（１）に接続され、
   前記第３タイプのデータ線（３３）は前記第１回路群における前記画素回路（１）に接続され、
   前記デマルチプレクサ回路（４）は、
   第１駆動線（４１）、前記第１駆動線（４１）とタイミングが逆になる第２駆動線（４２）、少なくとも４つの第１スイッチ（４３）、及び少なくとも４つの第２スイッチ（４４）を含み、
   前記第１駆動線（４１）及び前記第２駆動線（４２）は前記ＩＣチップの出力端に接続され、
   前記第１タイプのデータ線（３１）及びそれぞれの前記第１回路群内の一方の前記第３タイプのデータ線（３３）は前記第１スイッチ（４３）に対応し、前記第２タイプのデータ線（３２）及びそれぞれの前記第１回路群内の他方の前記第３タイプのデータ線（３３）は前記第２スイッチ（４４）に対応し、
   前記第１スイッチ（４３）の制御端は前記第１駆動線（４１）に接続され、前記第１駆動線（４１）の制御下で前記第１タイプのデータ線（３１）と対応するポートデータ線とを導通させ、半数の前記第３タイプのデータ線（３３）と対応するポートデータ線とを導通させるために用いられ、
   前記第２スイッチ（４４）の制御端は前記第２駆動線（４２）に接続され、前記第２駆動線（４２）の制御下で前記第２タイプのデータ線（３２）と対応するポートデータ線とを導通させ、残り半数の前記第３タイプのデータ線（３３）と対応するポートデータ線とを導通させるために用いられ、
   前記ポートデータ線のそれぞれは前記ＩＣチップの出力端に接続される、
   画素駆動回路。
2. 前記ＩＣチップの出力端に接続されるアレイ基板行駆動ＧＯＡユニット（５）をさらに含み、
   前記ＧＯＡユニット（５）は第１クロック信号線（５１）、第２クロック信号線（５２）、第３クロック信号線（５３）、第４クロック信号線（５４）、奇数行のゲート線（２）に接続される複数の第１ＧＯＡ回路（５５）、及び偶数行のゲート線（２）に接続される複数の第２ＧＯＡ回路（５６）を含み、
   前記第１ＧＯＡ回路（５５）は前記第１クロック信号線（５１）及び前記第２クロック信号線（５２）に接続され、前記第２ＧＯＡ回路（５６）は前記第３クロック信号線（５３）及び前記第４クロック信号線（５４）に接続され、
   前記第１クロック信号線（５１）と前記第２クロック信号線（５２）のタイミングが逆になり、前記第３クロック信号線（５３）と前記第４クロック信号線（５４）のタイミングが逆になる、請求項１に記載の画素駆動回路。
3. 行数の小さい順に、各隣接する前記第１ＧＯＡ回路（５５）の間が接続され且つ奇数行のゲート線（２）の段伝送が形成され、各隣接する前記第２ＧＯＡ回路（５６）の間が接続され且つ偶数行のゲート線（２）の段伝送が形成され、
   最終段の前記第１ＧＯＡ回路（５５）を除いて、各段の前記第１ＧＯＡ回路（５５）の出力端は隣接する次段の前記第１ＧＯＡ回路（５５）の入力端に接続され、最終段の前記第２ＧＯＡ回路（５６）を除いて、各段の前記第２ＧＯＡ回路（５６）の出力端は隣接する次段の前記第２ＧＯＡ回路（５６）の入力端に接続される、
   請求項２に記載の画素駆動回路。
4. 隣接する奇数行のゲート線（２）と偶数行のゲート線（２）について、奇数行のゲート線（２）に対応する第１ＧＯＡ回路（５５）のクロック信号に対して、偶数行のゲート線（２）に対応する第２ＧＯＡ回路（５６）のクロック信号は半パルス遅れる、
   請求項３に記載の画素駆動回路。
5. 前記第１タイプのデータ線（３１）、前記第２タイプのデータ線（３２）及び前記第３タイプのデータ線（３３）の数の和は前記画素回路（１）に対応する列数の２倍であり、
   前記第１タイプのデータ線（３１）、前記第２タイプのデータ線（３２）、２本の前記第３タイプのデータ線（３３）、前記第２タイプのデータ線（３２）、前記第１タイプのデータ線（３１）、及び２本の前記第３タイプのデータ線（３３）は前記第２方向に順次配列され、
   前記第３タイプのデータ線（３３）のそれぞれは前記第１回路群における前記画素回路（１）の半数に接続され、１本の前記第３タイプのデータ線（３３）に接続される少なくとも２つの前記画素回路（１）は隣接するか又は間隔をあけて配列される、
   請求項１に記載の画素駆動回路。
6. 前記第１駆動線（４１）が前記第１スイッチ（４３）をオンに制御すると、各ゲート線（２）に対応する動作パルス内で、前記第１タイプのデータ線（３１）に接続される前記画素回路（１）は動作状態にあり、前記第１スイッチ（４３）に対応する前記第３タイプのデータ線（３３）に接続される前記画素回路（１）は動作状態にあり、
   前記第２駆動線（４２）が前記第２スイッチ（４４）をオンに制御すると、各ゲート線（２）に対応する動作パルス内で、前記第２タイプのデータ線（３２）に接続される前記画素回路（１）は動作状態にあり、前記第２スイッチ（４４）に対応する前記第３タイプのデータ線（３３）に接続される前記画素回路（１）は動作状態にある、
   請求項１に記載の画素駆動回路。
7. 請求項１から６のいずれか１項に記載の画素駆動回路を含む、表示パネル。
8. 請求項７に記載の表示パネルを含む、電子機器。