JP7488116B2 - Electrode Formation Method - Google Patents
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Description
本発明は、電極形成方法に関する。 The present invention relates to a method for forming an electrode.
積層ウェーハの形成では、表面にデバイスが形成されたウェーハと、表面に配線パターンが形成されたウェーハとを貼り合わせる。その後、ウェーハを薄化して、ビアを形成し、さらに、Ｃｕによってビアを埋めることにより、電極を形成する。 In forming a laminated wafer, a wafer with devices formed on its surface is bonded to a wafer with a wiring pattern formed on its surface. The wafer is then thinned to form vias, which are then filled with Cu to form electrodes.
特許文献１および２に開示の積層ウェーハでは、貼り合わされたウェーハの被研削面に、二酸化珪素層からなる中間誘電体層を形成する。その後、二酸化珪素層およびシリコンを貫通しデバイスおよび配線に到達するビアを形成する。そのビアの表面に、タンタルなどの障壁層を形成する。さらに、Ｃｕなどの導電材料によって、ビアを埋めている。ビアをＣｕによって埋める際は、電解メッキを用いるため、障壁層の上面にＣｕ層が形成される。
In the laminated wafers disclosed in
その後、Ｃｕを研磨することによって、ビアと配線の部分だけにＣｕを残す。これにより、電極が形成される。 The Cu is then polished away, leaving it only in the vias and wiring areas. This forms the electrodes.
上記のようなＣｕの研磨では、研磨パッドにウェーハを押し当てて研磨を実施することにより、ウェーハ表面のＣｕを除去している。この際、ウェーハのビアの部分が凹むことがある。この場合、研磨パッドをＣｕに押し当てて研磨した際に、ビアの部分だけにＣｕを残すこと、つまり、電極を形成することが困難である。 In the above-mentioned Cu polishing, the wafer is pressed against a polishing pad to remove the Cu from the wafer surface. During this process, the via portion of the wafer may become recessed. In this case, when the polishing pad is pressed against the Cu to polish it, it is difficult to leave the Cu only in the via portion, i.e., to form an electrode.
また、上記のようにウェーハとウェーハとを積層する場合ではなく、ウェーハにデバイスチップを配置し、デバイスチップをモールド樹脂で封止した後、電極を形成する場合もある。この場合には、モールド樹脂が収縮することにより、モールド樹脂側が凹んで、ウェーハが反ることがある。この場合も、上記と同様に、電極を形成することが困難である。 In addition, instead of stacking wafers as described above, device chips may be placed on a wafer, sealed with molding resin, and then electrodes may be formed. In this case, the molding resin may shrink, causing a dent in the molding resin side and warping of the wafer. In this case, too, it is difficult to form electrodes, just as in the case above.
したがって、本発明の目的は、ウェーハのビア（細孔）に、電極を良好に形成することにある。 Therefore, the object of the present invention is to effectively form electrodes in vias (holes) in a wafer.
本発明の電極形成方法（本電極形成方法）は、デバイスを有するウェーハの第１の面に、該デバイスに通じる電極を形成する電極形成方法であって、該第１の面から該デバイスに到達する深さの孔を形成する孔形成工程と、該第１の面に導電性材料からなる導電性膜を形成するとともに、該孔を導電性材料によって埋める導電性部形成工程と、研磨装置のチャックテーブルの平坦な保持面によって、該ウェーハにおける該第１の面とは反対側の第２の面を吸引保持し、該保持面に平行な研磨パッドの下面によって、該導電性部形成工程において形成された該導電性材料を研磨することによって、該第１の面に形成された該導電性膜を除去するとともに、該孔を埋めた該導電性材料の露出面を、研磨されて該膜が除去された該第１の面と面一にすることによって、電極を形成する電極形成工程と、を備え、該ウェーハは、表面に配線層が形成されたベースウェーハの表面と、表面にデバイスが形成されたデバイスチップの表面とを貼り合わせる第１貼り合わせ工程と、該デバイスチップを樹脂によって封止する樹脂形成工程と、該樹脂を研削する研削工程と、サポートウェーハの表面と、該研削工程において該樹脂が研削された該ベースウェーハの被研削面とを貼り合わせる第２貼り合わせ工程と、該第２貼り合わせ工程において該サポートウェーハに貼り合わせられた該ベースウェーハの裏面を研削するベースウェーハ研削工程と、を含むウェーハ製造方法によって形成される積層ウェーハであり、該ベースウェーハの被研削面とは反対側の裏面が、該積層ウェーハの該第１の面であり、該サポートウェーハの表面とは反対側の裏面が、該積層ウェーハの該第２の面である。 The electrode formation method of the present invention (the present electrode formation method) is an electrode formation method for forming an electrode on a first surface of a wafer having a device, the electrode forming method including a hole formation step of forming a hole having a depth reaching the device from the first surface, a conductive portion formation step of forming a conductive film made of a conductive material on the first surface and filling the hole with the conductive material, and an electrode formation step of removing the conductive film formed on the first surface by polishing the conductive material formed in the conductive portion formation step with a lower surface of a polishing pad parallel to the holding surface, thereby forming an electrode. the wafer is a laminated wafer formed by a wafer manufacturing method including: a first bonding step of bonding together the surface of a base wafer having a wiring layer formed on its surface and the surface of a device chip having a device formed on its surface; a resin forming step of sealing the device chip with resin; a grinding step of grinding the resin; a second bonding step of bonding together the surface of a support wafer and the ground surface of the base wafer from which the resin has been ground in the grinding step; and a base wafer grinding step of grinding the back surface of the base wafer bonded to the support wafer in the second bonding step, wherein the back surface of the base wafer opposite to the ground surface is the first surface of the laminated wafer, and the back surface of the support wafer opposite to the front surface is the second surface of the laminated wafer .
また、この場合、該ウェーハ製造方法は、該樹脂形成工程の前までに、該デバイスチップを収容可能な複数の穴を有するキャビティウェーハを該ベースウェーハに貼り付けるキャビティウェーハ貼り付け工程をさらに含んでもよく、該樹脂形成工程では、該穴を該樹脂で埋めてもよい。 In this case, the wafer manufacturing method may further include a cavity wafer attachment step of attaching a cavity wafer having a plurality of holes capable of accommodating the device chips to the base wafer before the resin formation step, and the holes may be filled with the resin during the resin formation step.
以上のように、本実施形態では、電極形成工程において、ウェーハの第２の面を、研磨装置におけるチャックテーブルの保持面によって吸引保持する。これにより、ウェーハの反りが抑制される。この状態で、研磨パッドの下面により、ウェーハの導電性材料を研磨する。したがって、ウェーハの反りを、チャックテーブルによって抑制した状態（すなわち、ウェーハを略平坦化した状態）で、導電性材料を研磨することができる。これにより、ウェーハの反りに起因する研磨不良を抑制することができる。その結果、研磨パッドによる研磨によって、導電性膜を良好に除去すること、および、孔内の導電性材料の露出面を、導電性膜が除去された第１の面と面一とすることが容易となる。したがって、孔内に、導電性材料からなる電極を良好に形成することができる。 As described above, in the present embodiment, in the electrode formation process, the second surface of the wafer is sucked and held by the holding surface of the chuck table of the polishing apparatus. This suppresses warping of the wafer. In this state, the conductive material of the wafer is polished by the lower surface of the polishing pad. Therefore, the conductive material can be polished in a state in which the warping of the wafer is suppressed by the chuck table (i.e., the wafer is substantially flattened). This suppresses polishing defects caused by the warping of the wafer. As a result, the conductive film can be removed well by polishing with the polishing pad, and the exposed surface of the conductive material in the hole can be easily made flush with the first surface from which the conductive film has been removed. Therefore, an electrode made of a conductive material can be formed well in the hole.
［第１実施形態］
本実施形態にかかるウェーハ形成方法は、積層ウェーハを製造するウェーハ製造方法、および、積層ウェーハに電極を形成する電極形成方法を含む。
[First embodiment]
The wafer forming method according to this embodiment includes a wafer manufacturing method for manufacturing laminated wafers, and an electrode forming method for forming electrodes on the laminated wafers.
〔ウェーハ製造方法；準備工程〕
まず、ウェーハ製造方法について説明する。
ウェーハ製造方法の準備工程では、図１に示すように、ベースウェーハ１０と、デバイスウェーハ２０とを準備する。ベースウェーハ１０は、配線層が形成された配線層形成面である表面１１と、その反対側の面である裏面１２とを有している。デバイスウェーハ２０は、デバイス２５が形成されているデバイス形成面である表面２１と、その反対側の面である裏面２２とを有している。
ベースウェーハ１０およびデバイスウェーハ２０の厚みは、たとえば、７７５μｍである。
[Wafer manufacturing method: preparation process]
First, the wafer manufacturing method will be described.
In the preparation step of the wafer manufacturing method, a
The thickness of the
〔ウェーハ製造方法；ウェーハ張り合わせ工程〕
ウェーハ張り合わせ工程では、まず、ベースウェーハ１０の表面１１に、接着剤１５を塗布する。そして、図２に示すように、接着剤１５を介して、ベースウェーハ１０の表面１１と、デバイスウェーハ２０の表面２１とを貼り合わせる。
[Wafer manufacturing method: wafer bonding process]
In the wafer bonding process, first, an adhesive 15 is applied to the
〔ウェーハ製造方法；ベースウェーハ研削工程〕
ベースウェーハ研削工程では、貼り合わせ工程においてデバイスウェーハ２０に貼り合わせられたベースウェーハ１０の裏面１２を研削する。すなわち、図３に示すように、まず、研削装置１００を準備する。
[Wafer manufacturing method: base wafer grinding process]
In the base wafer grinding step, the
研削装置１００、チャックテーブル１１０を有している。チャックテーブル１１０は、デバイスウェーハ２０を保持するための円板形状のテーブルである。チャックテーブル１１０は、ポーラス材からなる保持面１１１を備えている。保持面１１１は、図示しない吸引源に連通されることで、デバイスウェーハ２０の裏面２２を吸引保持することができる。
The apparatus has a grinding
また、研削装置１００は、スピンドル１０１、スピンドル１０１の下端に接続されたホイールマウント１０２、および、ホイールマウント１０２の下面に着脱可能に装着された研削ホイール１０３を備える。研削ホイール１０３は、円環状のホイール基台（環状基台）１０４、および、ホイール基台１０４の下面に設けられた複数の研削砥石１０５を備えている。
The grinding
ベースウェーハ研削工程では、デバイスウェーハ２０の裏面２２を保持しているチャックテーブル１１０を回転させながら、スピンドル１０１の回転により回転される研削砥石１０５によって、ベースウェーハ１０の裏面１２を研削する。これにより、図４に示すように、ベースウェーハ１０が薄くされる。
In the base wafer grinding process, the
〔ウェーハ製造方法；絶縁層形成工程〕
絶縁層形成工程では、図５に示すように、ベースウェーハ研削工程において研削されたベースウェーハ１０の被研削面である裏面１２に、絶縁層１８を形成する。
ここまでの工程により、ベースウェーハ１０およびデバイスウェーハ２０等を含む積層ウェーハ１が形成される。
[Wafer manufacturing method: insulating layer formation process]
In the insulating layer forming step, as shown in FIG. 5, an insulating
Through the steps up to this point, a
〔電極形成方法；細孔形成工程〕
次に、積層ウェーハ１に対する電極形成方法について説明する。電極形成方法では、デバイス２５を有する積層ウェーハ１の第１の面であるベースウェーハ１０の裏面１２に、デバイス２５に通じる電極を形成する。
[Electrode Forming Method: Pore Forming Step]
Next, a description will be given of a method for forming electrodes on the
電極形成方法の細孔形成工程では、図６に示すように、積層ウェーハ１における第１の面であるベースウェーハ１０の裏面１２に、絶縁層１８を介して、複数の細孔３１を形成する。細孔３１は、ベースウェーハ１０の裏面１２から、ベースウェーハ１０を貫通して、デバイスウェーハ２０のデバイス２５に到達する深さを有する。
In the pore forming step of the electrode formation method, as shown in FIG. 6, a plurality of
〔電極形成方法；導電性部形成工程〕
導電性部形成工程では、図７に示すように、積層ウェーハ１におけるベースウェーハ１０の裏面１２に、絶縁層１８を介して、導電性材料（たとえばＣｕ）からなる導電性膜３３を形成する。さらに、細孔３１を、導電性材料によって埋める。これにより、細孔３１内に、導電性材料からなる柱である導電性柱３４が形成される。
[Electrode Forming Method: Conductive Part Forming Step]
7, in the conductive portion forming step, a
なお、導電性部形成工程の前に、絶縁層１８の表面および細孔３１の内部側面に障壁層（タンタル層または窒化タンタル層）を形成する、障壁層形成工程を実施してもよい。
In addition, before the conductive portion forming process, a barrier layer forming process may be performed in which a barrier layer (tantalum layer or tantalum nitride layer) is formed on the surface of the insulating
〔電極形成方法；電極形成工程〕
電極形成工程では、まず、図８に示すように、研磨装置２００を準備する。
研磨装置２００は、チャックテーブル２１０を有している。チャックテーブル２１０は、積層ウェーハ１を保持するための円板形状のテーブルである。チャックテーブル２１０は、ポーラス材からなる平坦な保持面２１１を備えている。保持面２１１は、図示しない吸引源に連通されることで、積層ウェーハ１を吸引保持することができる。
電極形成工程では、チャックテーブル２１０の保持面２１１は、積層ウェーハ１の第２の面であるデバイスウェーハ２０の裏面２２を吸引保持する。
[Electrode Forming Method: Electrode Forming Step]
In the electrode forming step, first, as shown in FIG. 8, a
The polishing
In the electrode formation step, the holding
また、研磨装置２００は、スピンドル２０１、スピンドル２０１の下端に接続されたホイールマウント２０２、および、ホイールマウント２０２の下面に着脱可能に装着された研磨ホイール２０３を備える。研磨ホイール２０３は、円環状のホイール基台２０４、および、ホイール基台２０４の下面に設けられた研磨パッド２０５を備えている。
The grinding
研磨パッド２０５の下面は、チャックテーブル２１０の保持面２１１に平行である。また、研磨動作の際、研磨パッド２０５には、矢印２０６によって示すように、スピンドル２０１を介して研磨液が供給される。また、研磨装置２００では、スピンドル２０１を回転軸方向に移動させる加重付与手段２０７により、研磨パッド２０５から被研磨面にかかる加重を調整することが可能である。
The underside of the
電極形成工程では、まず、チャックテーブル２１０の保持面２１１によって、デバイスウェーハ２０の裏面１２が保持される。この状態で、チャックテーブル２１０を回転させながら、スピンドル２０１の回転により回転される研磨パッド２０５の下面によって、積層ウェーハ１における導電性部形成工程において形成された導電性材料を研磨する。すなわち、研磨パッド２０５の下面によって、ベースウェーハ１０の裏面１２（絶縁層１８を含む）に形成された導電性膜３３、および、細孔３１内に形成された導電性柱３４の表面を研磨する。
In the electrode formation process, first, the
これによって、図９に示すように、絶縁層１８を介してベースウェーハ１０の裏面１２に形成された導電性膜３３が除去される。さらに、細孔３１を埋めている導電性材料からなる導電性柱３４の露出面が、研磨されて導電性膜３３が除去された裏面１２（絶縁層１８を含む）と面一となる。このようにして、細孔３１内に、導電性柱３４からなる電極が形成される。
As a result, as shown in FIG. 9, the
以上のように、本実施形態では、電極形成工程において、積層ウェーハ１の第２の面であるデバイスウェーハ２０の裏面２２を、研磨装置２００におけるチャックテーブル２１０の保持面２１１によって吸引保持する。これにより、積層ウェーハ１の反りが抑制される。この状態で、研磨装置２００の研磨パッド２０５の下面により、積層ウェーハ１の導電性材料を研磨する。
As described above, in this embodiment, in the electrode formation process, the
したがって、本実施形態では、積層ウェーハ１において、樹脂製の絶縁層１８と、樹脂とは異なる材質からなる、たとえばシリコン製のベースウェーハ１０とが積層されている場合でも、材質が異なることに起因する積層ウェーハ１の反りを、チャックテーブル２１０によって抑制した状態（すなわち、積層ウェーハ１を略平坦化した状態）で、導電性材料を研磨することができる。
これにより、積層ウェーハ１の反りに起因する研磨不良を抑制することができる。その結果、研磨パッド２０５による研磨によって、導電性膜３３を除去すること、および、細孔３１内の導電性柱３４の露出面を、研磨されて導電性膜３３が除去された裏面１２（絶縁層１８を含む）と面一とすることが容易となる。したがって、細孔３１内に、電極としての導電性柱３４を良好に形成することができる。
Therefore, in this embodiment, even if the
This makes it possible to suppress polishing defects caused by warpage of the
［第２実施形態］
本実施形態にかかるウェーハ形成方法は、第１実施形態と同様に、積層ウェーハを製造するウェーハ製造方法、および、積層ウェーハに電極を形成する電極形成方法を含む。本実施形態では、ウェーハ製造方法において製造される積層ウェーハが、第１実施形態における積層ウェーハ１とは異なっている。
[Second embodiment]
The wafer forming method according to the present embodiment includes a wafer manufacturing method for manufacturing laminated wafers and an electrode forming method for forming electrodes on the laminated wafers, similarly to the first embodiment. In the present embodiment, the laminated wafers manufactured by the wafer manufacturing method are different from the
〔ウェーハ製造方法；準備工程〕
まず、ウェーハ製造方法について説明する。
ウェーハ製造方法の準備工程では、図１０に示すように、ベースウェーハ４０と、サポートウェーハ５０と、デバイスチップ６０と、を準備する。
[Wafer manufacturing method: preparation process]
First, the wafer manufacturing method will be described.
In the preparation step of the wafer manufacturing method, as shown in FIG. 10, a
ベースウェーハ４０は、配線層が形成された配線層形成面である表面４１と、その反対側の面である裏面４２とを有している。サポートウェーハ５０は、表面５１および裏面５２を有しており、ベースウェーハ４０以上の面積を有している。ベースウェーハ４０およびサポートウェーハ５０の厚みは、たとえば、７７５μｍである。
The
デバイスチップ６０は、デバイス６３が形成された表面６１を備えている。デバイスチップ６０の厚みは、たとえば２０μｍである。
The
〔ウェーハ製造方法；第１接着剤塗布工程〕
第１接着剤塗布工程では、図１１に示すように、ベースウェーハ４０の表面４１に、第１接着剤４５を塗布する。
[Wafer manufacturing method: first adhesive application step]
In the first adhesive application step, as shown in FIG. 11, a
〔ウェーハ製造方法；第１貼り合わせ工程〕
第１貼り合わせ工程（チップ接着工程）では、図１２に示すように、ベースウェーハ４０の表面４１と、デバイスチップ６０の表面６１とを貼り合わせる。すなわち、デバイスチップ６０におけるデバイス６３が形成されている表面６１を、ベースウェーハ４０の表面４１に塗布されている第１接着剤４５に向けた状態で、デバイスチップ６０を第１接着剤４５上に載置する。これにより、ベースウェーハ４０の表面４１とデバイスチップ６０の表面６１とが、第１接着剤４５によって、互いに接着される。
[Wafer manufacturing method: first bonding step]
12, in the first bonding step (chip bonding step), the
〔ウェーハ製造方法；樹脂形成工程〕
樹脂形成工程では、デバイスチップ６０を樹脂によって封止する。すなわち、図１３に示すように、ベースウェーハ４０の表面４１（第１接着剤４５を含む）およびその上のデバイスチップ６０を、樹脂４８によって覆う。
[Wafer manufacturing method: resin formation process]
In the resin forming step, the device chips 60 are sealed with resin. That is, as shown in FIG 13, the surface 41 (including the first adhesive 45) of the
〔ウェーハ製造方法；研削工程〕
研削工程では、樹脂４８を研削する。すなわち、まず、図１４に示すように、図３に示した研削装置１００を準備する。そして、研削装置１００におけるチャックテーブル１１０の保持面１１１によって、ベースウェーハ４０の裏面４２を吸引保持する。そして、このチャックテーブル１１０を回転させながら、スピンドル１０１の回転により回転される研削砥石１０５によって、樹脂４８の上面を研削する。これにより、図１５に示すように、樹脂４８が薄くされ、樹脂４８の上面が平坦化される。
なお、樹脂４８の上面と共にデバイスチップ６０を研削して、デバイスチップ６０を露出させてもよい。
[Wafer manufacturing method: grinding process]
In the grinding process, the
The
〔ウェーハ製造方法；第２接着剤塗布工程〕
第２接着剤塗布工程では、図１６に示すように、サポートウェーハ５０の表面５１に、第２接着剤５５を塗布する。
[Wafer manufacturing method: second adhesive application step]
In the second adhesive application step, as shown in FIG. 16, a
〔ウェーハ製造方法；第２貼り合わせ工程〕
第２貼り合わせ工程（ウェーハ接着工程）では、図１７に示すように、サポートウェーハ５０の表面５１と、研削工程において樹脂４８が研削されたベースウェーハ４０の被研削面とを貼り合わせる。すなわち、ベースウェーハ４０における研削された樹脂４８およびデバイスチップ６０が形成されている表面４１を、サポートウェーハ５０の表面５１に塗布されている第２接着剤５５上に載置する。これにより、ベースウェーハ４０の表面４１側の研削された樹脂４８と、サポートウェーハ５０の表面５１とが、第２接着剤５５によって、互いに張り合わせられる。
[Wafer manufacturing method: second bonding step]
17, in the second bonding step (wafer bonding step), a
〔ウェーハ製造方法；ベースウェーハ研削工程〕
ベースウェーハ研削工程では、第２貼り合わせ工程においてサポートウェーハ５０に貼り合わせられたベースウェーハ４０の裏面４２を研削する。すなわち、まず、図１８に示すように、図１４に示した研削装置１００を準備する。そして、研削装置１００におけるチャックテーブル１１０の保持面１１１によって、サポートウェーハ５０の裏面５２を吸引保持する。そして、このチャックテーブル１１０を回転させながら、スピンドル１０１の回転により回転される研削砥石１０５によって、ベースウェーハ４０の裏面４２を研削する。これにより、図１９に示すように、ベースウェーハ４０の裏面４２が、たとえば２０μｍの厚みを有するように、薄くされる。
[Wafer manufacturing method: base wafer grinding process]
In the base wafer grinding step, the
〔ウェーハ製造方法；絶縁層形成工程〕
絶縁層形成工程では、図２０に示すように、ベースウェーハ研削工程において研削されたベースウェーハ４０の被研削面である裏面４２に、絶縁層４９を形成する。
ここまでの工程により、ベースウェーハ４０、サポートウェーハ５０およびデバイスチップ６０等を含む積層ウェーハ２が形成される。
[Wafer manufacturing method: insulating layer formation process]
In the insulating layer forming step, as shown in FIG. 20, an insulating
Through the steps up to this point, a
〔電極形成方法；細孔形成工程〕
次に、積層ウェーハ２に対する電極形成方法について説明する。電極形成方法では、デバイスチップ６０を有する積層ウェーハ２の第１の面であるベースウェーハ４０の裏面４２に、デバイスチップ６０に通じる電極を形成する。
[Electrode Forming Method: Pore Forming Step]
Next, a method for forming electrodes on the
電極形成方法の細孔形成工程では、図２１に示すように、積層ウェーハ２における第１の面であるベースウェーハ４０の裏面４２に、絶縁層４９を介して、複数の細孔７１を形成する。細孔７１は、ベースウェーハ４０の裏面４２から、ベースウェーハ４０を貫通して、デバイスチップ６０に到達する深さを有する。
In the pore forming step of the electrode formation method, as shown in FIG. 21, a plurality of
〔電極形成方法；導電性部形成工程〕
導電性部形成工程では、図２２に示すように、積層ウェーハ２におけるベースウェーハ４０の裏面４２に、絶縁層４９を介して、導電性材料（たとえばＣｕ）からなる導電性膜７３を形成する。さらに、細孔７１を、導電性材料によって埋める。これにより、細孔７１内に、導電性材料からなる柱である導電性柱７４が形成される。
なお、第１実施形態と同様に、電性部形成工程の前に、絶縁層４９の表面および細孔７１の内部側面に障壁層を形成する、障壁層形成工程を実施してもよい。
[Electrode Forming Method: Conductive Part Forming Step]
22 , in the conductive portion forming step, a
As in the first embodiment, a barrier layer forming step of forming a barrier layer on the surface of the insulating
〔電極形成方法；電極形成工程〕
電極形成工程では、まず、図２３に示すように、図８に示した研磨装置２００を準備する。そして、チャックテーブル２１０の保持面２１１によって、積層ウェーハ２の第２の面であるサポートウェーハ５０の裏面５２を吸引保持する。さらに、このチャックテーブル２１０を回転させながら、スピンドル２０１の回転により回転される研磨パッド２０５の下面によって、積層ウェーハ２における導電性部形成工程において形成された導電性材料を研磨する。すなわち、研磨パッド２０５の下面によって、ベースウェーハ４０の裏面４２（絶縁層４９を含む）に形成された導電性膜７３、および、細孔７１内に形成された導電性柱７４の表面を研磨する。
[Electrode Forming Method: Electrode Forming Step]
In the electrode forming step, first, as shown in Fig. 23, the polishing
これによって、図２４に示すように、絶縁層４９を介してベースウェーハ４０の裏面４２に形成された導電性膜７３が、除去される。さらに、細孔７１を埋めている導電性材料からなる導電性柱７４の露出面が、研磨されて導電性膜７３が除去された裏面４２（絶縁層４９を含む）と面一となる。このようにして、細孔７１内に、導電性柱７４からなる電極が形成される。
As a result, as shown in FIG. 24, the
以上のように、本実施形態の電極形成工程でも、積層ウェーハ２の第２の面であるサポートウェーハ５０の裏面５２を、研磨装置２００におけるチャックテーブル２１０の保持面２１１によって吸引保持することによって、積層ウェーハ２の反りを抑制した状態で、研磨パッド２０５の下面により、積層ウェーハ２の導電性材料を研磨する。したがって、本実施形態でも、積層ウェーハ２の反りを抑制した状態で、導電性材料を研磨することができる。これにより、積層ウェーハ２の反りに起因する研磨不良を抑制することができる。
As described above, in the electrode formation process of this embodiment, the
［第３実施形態］
本実施形態にかかるウェーハ形成方法は、第２実施形態と同様に、積層ウェーハを製造するウェーハ製造方法、および、積層ウェーハに電極を形成する電極形成方法を含む。本実施形態では、ウェーハ製造方法において製造される積層ウェーハが、さらに、キャビティウェーハを含んでいる。
[Third embodiment]
The wafer forming method according to the present embodiment includes a wafer manufacturing method for manufacturing a laminated wafer and an electrode forming method for forming electrodes on the laminated wafer, similarly to the second embodiment. In the present embodiment, the laminated wafer manufactured in the wafer manufacturing method further includes a cavity wafer.
〔ウェーハ製造方法；準備工程〕
図２５に示すように、ウェーハ製造方法の準備工程では、図１０に示したベースウェーハ４０、サポートウェーハ５０およびデバイスチップ６０に加えて、キャビティウェーハ８０を準備する。
キャビティウェーハ８０は、デバイスチップ６０を収容可能な複数の穴８２を有するウェーハである。キャビティウェーハ８０の厚みは、たとえば、７７５μｍである。
[Wafer manufacturing method: preparation process]
As shown in FIG. 25, in the preparation step of the wafer manufacturing method, a
The
〔ウェーハ製造方法；第１接着剤塗布工程、第１貼り合わせ工程〕
第１接着剤塗布工程および第１貼り合わせ工程は、第２実施形態と同様に実施される。すなわち、まず、図２６に示すように、ベースウェーハ４０の表面４１に、第１接着剤４５を塗布する。そして、図２７に示すように、ベースウェーハ４０の表面４１と、デバイスチップ６０の表面６１とを貼り合わせる。これにより、ベースウェーハ４０の表面４１とデバイスチップ６０の表面６１とが、第１接着剤４５によって、互いに接着される。
[Wafer manufacturing method: first adhesive application step, first bonding step]
The first adhesive application step and the first bonding step are performed in the same manner as in the second embodiment. That is, first, as shown in Fig. 26, a
〔ウェーハ製造方法；キャビティウェーハ貼り付け工程〕
キャビティウェーハ貼り付け工程では、樹脂形成工程前までに、キャビティウェーハ８０を、ベースウェーハ４０に貼り付ける。
すなわち、図２８に示すように、ベースウェーハ４０の表面４１に既に貼り付けられているデバイスチップ６０が、キャビティウェーハ８０の穴８２に収容されるように、キャビティウェーハ８０を、ベースウェーハ４０の表面４１に、第１接着剤４５を介して貼り付ける。
[Wafer manufacturing method: cavity wafer bonding process]
In the cavity wafer bonding step, the
That is, as shown in FIG. 28 , the
〔ウェーハ製造方法；樹脂形成工程〕
樹脂形成工程では、デバイスチップ６０を樹脂によって封止する。すなわち、図２９に示すように、ベースウェーハ４０の表面４１（第１接着剤４５を含む）およびその上のデバイスチップ６０を、樹脂４８によって覆う。この際、キャビティウェーハ８０の穴８２を、樹脂によって埋める。
[Wafer manufacturing method: resin formation process]
In the resin forming step, the device chips 60 are sealed with resin. That is, as shown in Fig. 29, the surface 41 (including the first adhesive 45) of the
〔ウェーハ製造方法；研削工程〕
図３０に示す研削工程では、図１４に示した第２実施形態の研削工程と同様に、研削装置１００を用いて、樹脂４８の上面を研削する。これにより、図３１に示すように、樹脂４８が薄くされ、樹脂４８の上面が平坦化される。研削工程後における樹脂４８の厚みは、たとえば１５０μｍである。
なお、樹脂４８の上面と共にデバイスチップ６０を研削して、デバイスチップ６０を露出させてもよい。
[Wafer manufacturing method: grinding process]
In the grinding step shown in Fig. 30, the upper surface of the
The
〔ウェーハ製造方法；第２接着剤塗布工程、第２貼り合わせ工程〕
図３２に示す第２接着剤塗布工程では、第２実施形態と同様に、サポートウェーハ５０の表面５１に、第２接着剤５５を塗布する。
そして、図３３に示す第２貼り合わせ工程では、第２実施形態と同様に、サポートウェーハ５０の表面５１と、研削工程において樹脂４８が研削されたベースウェーハ４０の被研削面とを貼り合わせる。
[Wafer manufacturing method: second adhesive application step, second bonding step]
In the second adhesive application step shown in FIG. 32, a
Then, in the second bonding step shown in FIG. 33, similarly to the second embodiment, the
〔ウェーハ製造方法；ベースウェーハ研削工程、絶縁層形成工程〕
図３４に示すベースウェーハ研削工程では、第２実施形態と同様に、第２貼り合わせ工程においてサポートウェーハ５０に貼り合わせられたベースウェーハ４０の裏面４２を研削する。これにより、図３５に示すように、ベースウェーハ４０の裏面４２が、たとえば２０μｍの厚みを有するように、薄くされる。
[Wafer manufacturing method: base wafer grinding step, insulating layer forming step]
34, similarly to the second embodiment, the
そして、図３６に示すように、絶縁層形成工程では、第２実施形態と同様に、ベースウェーハ研削工程において研削されたベースウェーハ４０の被研削面である裏面４２に、絶縁層４９を形成する。
ここまでの工程により、ベースウェーハ４０、サポートウェーハ５０、デバイスチップ６０およびキャビティウェーハ８０等を含む積層ウェーハ３が形成される。
Then, as shown in FIG. 36, in the insulating layer forming step, similarly to the second embodiment, an insulating
Through the steps up to this point, a
〔電極形成方法；細孔形成工程、導電性部形成工程、電極形成工程〕
電極形成方法では、積層ウェーハ３の第１の面であるベースウェーハ４０の裏面４２に、第２実施形態と同様に、デバイスチップ６０に通じる電極を形成する。
[Electrode formation method: pore formation step, conductive portion formation step, electrode formation step]
In the electrode formation method, electrodes leading to the device chips 60 are formed on the
すなわち、細孔形成工程では、図３７に示すように、ベースウェーハ４０の裏面４２に、絶縁層４９を介して、複数の細孔７１を形成する。そして、導電性部形成工程では、図３８に示すように、ベースウェーハ４０の裏面４２に、絶縁層４９を介して導電性膜７３を形成する。さらに、細孔７１を導電性材料によって埋めることにより、細孔７１内に導電性柱７４を形成する。
That is, in the pore forming process, as shown in FIG. 37, a plurality of
さらに、図３９に示す電極形成工程では、研磨装置２００のチャックテーブル２１０の保持面２１１によって、積層ウェーハ３の第２の面であるサポートウェーハ５０の裏面５２を吸引保持する。この状態で、研磨パッド２０５の下面によって、ベースウェーハ４０の裏面４２（絶縁層４９を含む）に形成された導電性膜７３、および、細孔７１内の導電性柱７４の表面を研磨する。
Furthermore, in the electrode formation process shown in FIG. 39, the
これによって、図４０に示すように、導電性膜７３が除去されるとともに、細孔７１を埋めている導電性柱７４の露出面が、裏面４２（絶縁層４９を含む）と面一となる。このようにして、細孔７１内に、導電性柱７４からなる電極が形成される。
As a result, as shown in FIG. 40, the
このように、本実施形態の電極形成工程でも、積層ウェーハ３の第２の面であるサポートウェーハ５０の裏面５２をチャックテーブル２１０の保持面２１１によって吸引保持して、積層ウェーハ３の反りを抑制した状態で、研磨パッド２０５の下面により、積層ウェーハ２の導電性材料を研磨する。したがって、本実施形態でも、積層ウェーハ３の反りを抑制しながら導電性材料を研磨することができるので、積層ウェーハ３の反りに起因する研磨不良を抑制することができる。
In this manner, in the electrode formation process of this embodiment, the
また、本実施形態では、積層ウェーハ３が、キャビティウェーハ８０を含んでいる。このため、積層ウェーハ３では、積層ウェーハ２に比して、反りの発生をさらに抑制することができる。
In addition, in this embodiment, the
なお、上述の実施形態では、電極形成方法において電極が形成されるウェーハとして、積層ウェーハ１～３を示している。これに関し、電極が形成されるウェーハは、積層ウェーハでなくてもよい。すなわち、電極が形成されるウェーハは、たとえば、第１の面にデバイスチップを配置すること、および、これらのデバイスチップをモールド樹脂で封止することによって形成されるウェーハであってもよい。
In the above embodiment,
このようなウェーハに関しても、上述した電極形成方法における細孔形成工程、導電性部形成工程および電極形成工程を実施することによって、モールド樹脂の収縮に起因するウェーハの反りを抑制しながら、良好に電極を形成することが可能となる。 For such wafers, by carrying out the pore forming process, conductive portion forming process, and electrode forming process in the electrode formation method described above, it is possible to form electrodes satisfactorily while suppressing warping of the wafer caused by shrinkage of the mold resin.
１：積層ウェーハ、
１０：ベースウェーハ、１１：表面、１２：裏面、
１５：接着剤、１８：絶縁層、
２０：デバイスウェーハ、２１：表面、２２：裏面、２５：デバイス、
３１：細孔、３３：導電性膜、３４：導電性柱、
２，３：積層ウェーハ、
４０：ベースウェーハ、４１：表面、４２：裏面、
４５：第１接着剤、４９：絶縁層、
５０：サポートウェーハ、５１：表面、５２：裏面、
５５：第２接着剤、
６０：デバイスチップ、６１：表面、６３：デバイス、
７１：細孔、７３：導電性膜、７４：導電性柱、
８０：キャビティウェーハ、８２：穴、
１００：研削装置、１０１：スピンドル、１０２：ホイールマウント、
１０３：研削ホイール、１０４：ホイール基台、１０５：研削砥石、
１１０：チャックテーブル、１１１：保持面、
２００：研磨装置、２０１：スピンドル、２０２：ホイールマウント、
２０３：研磨ホイール、２０４：ホイール基台、２０５：研磨パッド、
２０７：加重付与手段、
２１０：チャックテーブル、２１１：保持面
1: stacked wafer,
10: base wafer, 11: front surface, 12: back surface,
15: adhesive, 18: insulating layer,
20: device wafer, 21: front surface, 22: back surface, 25: device,
31: pore, 33: conductive film, 34: conductive pillar,
2, 3: stacked wafers,
40: base wafer, 41: front surface, 42: back surface,
45: first adhesive, 49: insulating layer,
50: support wafer, 51: front surface, 52: back surface,
55: second adhesive,
60: device chip, 61: surface, 63: device,
71: pore, 73: conductive film, 74: conductive pillar,
80: cavity wafer, 82: hole,
100: grinding device, 101: spindle, 102: wheel mount,
103: grinding wheel, 104: wheel base, 105: grinding stone,
110: chuck table, 111: holding surface,
200: polishing device, 201: spindle, 202: wheel mount,
203: polishing wheel, 204: wheel base, 205: polishing pad,
207: weighting means,
210: chuck table, 211: holding surface
Claims (2)
該第１の面から該デバイスに到達する深さの孔を形成する孔形成工程と、
該第１の面に導電性材料からなる導電性膜を形成するとともに、該孔を導電性材料によって埋める導電性部形成工程と、
研磨装置のチャックテーブルの平坦な保持面によって、該ウェーハにおける該第１の面とは反対側の第２の面を吸引保持し、該保持面に平行な研磨パッドの下面によって、該導電性部形成工程において形成された該導電性材料を研磨することによって、該第１の面に形成された該導電性膜を除去するとともに、該孔を埋めた該導電性材料の露出面を、研磨されて該膜が除去された該第１の面と面一にすることによって、電極を形成する電極形成工程と、
を備え、
該ウェーハは、
表面に配線層が形成されたベースウェーハの表面と、表面にデバイスが形成されたデバイスチップの表面とを貼り合わせる第１貼り合わせ工程と、
該デバイスチップを樹脂によって封止する樹脂形成工程と、
該樹脂を研削する研削工程と、
サポートウェーハの表面と、該研削工程において該樹脂が研削された該ベースウェーハの被研削面とを貼り合わせる第２貼り合わせ工程と、
該第２貼り合わせ工程において該サポートウェーハに貼り合わせられた該ベースウェーハの裏面を研削するベースウェーハ研削工程と、
を含むウェーハ製造方法によって形成される積層ウェーハであり、
該ベースウェーハの被研削面とは反対側の裏面が、該積層ウェーハの該第１の面であり、
該サポートウェーハの表面とは反対側の裏面が、該積層ウェーハの該第２の面である、
電極形成方法。 1. An electrode forming method for forming electrodes on a first surface of a wafer having a device, the electrodes communicating with the device, the method comprising the steps of:
a hole forming step of forming a hole having a depth sufficient to reach the device from the first surface;
a conductive portion forming step of forming a conductive film made of a conductive material on the first surface and filling the holes with the conductive material;
an electrode forming process in which a second surface of the wafer opposite to the first surface is suction-held by a flat holding surface of a chuck table of a polishing apparatus, and the conductive material formed in the conductive portion forming process is polished by a lower surface of a polishing pad parallel to the holding surface, thereby removing the conductive film formed on the first surface and making the exposed surface of the conductive material filling the holes flush with the first surface from which the film has been removed by polishing, thereby forming electrodes;
Equipped with
The wafer comprises:
a first bonding step of bonding a surface of a base wafer having a wiring layer formed on the surface thereof to a surface of a device chip having a device formed on the surface thereof;
a resin forming step of sealing the device chip with resin;
a grinding step of grinding the resin;
a second bonding step of bonding a surface of a support wafer to the ground surface of the base wafer from which the resin has been ground in the grinding step;
a base wafer grinding step of grinding a back surface of the base wafer bonded to the support wafer in the second bonding step;
A laminated wafer formed by a wafer manufacturing method including:
a back surface of the base wafer opposite to the surface to be ground is the first surface of the laminated wafer;
The back surface opposite to the front surface of the support wafer is the second surface of the laminated wafer.
Electrode formation method.
該樹脂形成工程の前までに、該デバイスチップを収容可能な複数の穴を有するキャビティウェーハを該ベースウェーハに貼り付けるキャビティウェーハ貼り付け工程をさらに含み、
該樹脂形成工程では、該穴を該樹脂で埋める、
請求項１記載の電極形成方法。 The wafer manufacturing method includes:
The method further includes a cavity wafer attaching step of attaching a cavity wafer having a plurality of holes capable of accommodating the device chips to the base wafer before the resin forming step,
In the resin forming step, the hole is filled with the resin.
The method for forming an electrode according to claim 1 .
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