JP7485698B2

JP7485698B2 - スペクトル拡散同期クロック信号を生成するためのデジタルクロック信号発生器、チップ及び方法

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Publication number: JP7485698B2
Application number: JP2021567872A
Authority: JP
Inventors: シャンイェ・ウェイ; リミン・シュ
Original assignee: BOE Technology Group Co Ltd; Beijing BOE Technology Development Co Ltd
Current assignee: BOE Technology Group Co Ltd; Beijing BOE Technology Development Co Ltd
Priority date: 2019-10-09
Filing date: 2019-10-09
Publication date: 2024-05-16
Anticipated expiration: 2039-10-09
Also published as: EP4042256A1; US11848679B2; CN113039504B; WO2021068131A1; US20230123009A1; JP2023503754A; CN113039504A; EP4042256A4

Description

本発明は、データ送信技術に関し、より具体的には、データ送信用のスペクトル拡散同期クロック信号を生成するためのデジタルクロック信号発生器、チップ、及び方法に関する。

電磁干渉（ＥＭＩ）は、多くのデジタル電子製品にとってますます大きな問題となっている。ＥＭＩの主な発生源の１つは、ＩＣチップ内のクロック回路であり、これは、チップ動作全体に対して駆動心臓として機能する。タイミングシーケンス回路を駆動するには、クロック回路は、強力な駆動力を必要とし、外部に強力な放射エネルギーを放出する。より広い帯域幅の信号を使用するスペクトル拡散技術は、自然干渉、ノイズ及び妨害に対する耐性を高め、検出を防止し、電力束密度を制限するために使用できる。しかし、ビッグデータ応用では、データ送信は、常に強力なクロック信号とデータアラインメントに関する多くの考慮を必要とし、スペクトル拡散を有する従来のクロック信号は、クロックタイミングの位相が制御できなくなるため、データ送信のために実装するのは困難である。図１に示されるように、その上部は元々データ送信機を駆動するために使用されるクロック信号を示し、その下部は位相において拡散しているクロック信号を示す。拡散位相を有するクロック信号がデータ受信機を駆動するために使用される場合、このスペクトル拡散クロック信号は、データ受信機におけるすべてのデータに対して対応する確立時間及び維持時間を保証することができない。場合によっては、ある時点で、一部のデータが複数回読み取られたり、失われたりして、このシステムデータ送信が完全に安全でなくなる可能性がある。改善されたスペクトル拡散クロック信号発生器が望まれている。

一態様では、本開示は、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路を提供する。この回路は、フィードバックのループにおいて第１の周波数の入力信号を第２の周波数のフィードバック信号と比較して、第１の制御信号及び第２の制御信号を交互に生成して制御ワードＦの整数部分Ｉを決定して第１の周波数を追跡するように構成された分数コントローラを含む周波数検出器を含む。周波数検出器はまた、第１の制御信号及び第２の制御信号に対してｎ個のレベルを登録し、ｎ個の位相遅延を導入して制御ワードＦの小数部分ｒ（０＜ｒ＜１）をランダムに変更して周波数スペクトルにおける拡大境界を提供するように構成された位相シフトコントローラを含む。この回路は、基本時間単位Δ、第１の周波数、及び制御ワードに基づいて第２の周波数を有する合成周期信号を生成するように構成されたデジタル制御発振器を更に含む。合成周期信号は、フィードバックのループにおいてフィードバック信号としてフィードバックされ、第２の周波数が第１の周波数の拡大境界内にロックされ状態で出力される。
任意選択で、デジタル制御発振器は、Δの等間隔位相シフトを有する第１の周波数のＫ個のパルスを生成するように構成され、その結果、制御ワードＦ（２≦Ｆ≦２Ｋ）の制御下で、合成周期信号は、平均周期Ｔ＝Ｆ・Δを有するＫ個のパルスのうちの１つから選択され、第２の周波数は、Ｋ／Ｆに第１の周波数を乗算するものに等しい時間平均周波数である。

任意選択で、分数コントローラは、入力信号を受信する第１の入力ポートと、フィードバック信号を受信する第２の入力ポートと、第１の入力ポート及び第２の入力ポートに結合され、第１の周波数と第２の周波数との間の関係を検出するように構成されたトリガーサブ回路と、トリガーサブ回路に結合され、第１の時間フレーム内で第１の制御ポートへの第１の制御信号を生成し、第２の時間フレーム内で第２の制御ポートへの第２の制御信号を生成する結合論理サブ回路とを含む。第１の時間フレーム及び第２の時間フレームは次々に交互に現れる。

任意選択で、トリガーサブ回路は、電力分割器を介して第１の入力ポートに結合され、かつ部分的にインバータを介して第２の入力ポートに結合された４つのＤ型フリップフロップを含む。４つのＤ型フリップフロップは、第１の周波数が第２の周波数よりも大きいか又は小さいかを判定するように構成される。結合論理サブ回路は、２つのＸＯＲゲートと、２つのインバータと、２つのＡＮＤゲートとを含み、第１の周波数が第２の周波数よりも大きいという判定に基づいて第１の時間フレーム内で第１の制御ポートに第１の制御信号を出力するか、又は第１の周波数が第２の周波数よりも小さいという判定に基づいて第２の時間フレーム内で第２の制御ポートに第２の制御信号を出力するように構成される。

任意選択で、第１の制御信号は、第１の時間フレーム内で制御ワードＦを減少させるように制御することであり、第２の制御信号は、第２の時間フレーム内で制御ワードＦを増加させるように制御することであり、その結果、フィードバックのループが動的平衡に達すると、制御ワードＦがＩとＩ＋１との間で切り替えられ、１つの第１の時間フレームと１つの第２の時間フレームが次々に交互に現れる。
任意選択で、動的平衡は、第１の時間フレーム内に第１の周期Ｔ_Ａ＝Ｉ・Δを有する出力パルスの数Ｎ_Ａと、第２の時間フレーム内に第２の周期Ｔ_Ｂ＝（Ｉ＋１）・Δを有する出力パルスの数Ｎ_Ｂとに基づいて、平均して次々に交互に現れる１つの第１の時間フレーム及び１つの第２の時間フレームを含む。動的平衡は、Ｎ_ＡとＮ_Ｂの合計に対するＮ_Ｂの比である分数ｒを得る。

任意選択で、位相シフトコントローラは、第１の制御信号を受信して合計ｎレベルの第１のレジスタ遅延制御信号を生成するか、又は第２の制御信号を受信して合計ｎレベルの第２のレジスタ遅延制御信号を生成するように構成されたｎレベルキャッシュサブ回路を含む。位相シフトコントローラはまた、分数ｒの値をランダムに選択する擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を含む。位相シフトコントローラは、分数ｒの値をランダムに選択する擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を含む。位相シフトコントローラは、ｎレベルの第１のレジスタ遅延制御信号及びｎレベルの第２のレジスタ遅延制御信号に関連する任意の経路を選択し、分数ｒの値を受信して制御ワードＦを決定するように構成された制御サブ回路を更に含む。

任意選択で、ｎレベルキャッシュサブ回路は、直列に接続されたｎ段を有する第１のグループのＤ型フリップフロップを含み、それらは、第１のグループのＤ型フリップフロップのｎ段の第１の段で第１の制御信号を受信し、第１のグループのＤ型フリップフロップのｎ段のそれぞれでフィードバック信号を受信して、ｎレベルの第１のレジスタ遅延制御信号を生成するように構成される。ｎレベルキャッシュサブ回路はまた、直列に接続されたｎ段を有する第２のグループのＤ型フリップフロップを含み、それらは、第２のグループのＤ型フリップフロップのｎ段の第１の段で第２の制御信号を受信し、第２のグループのＤ型フリップフロップのｎ段のそれぞれでフィードバック信号を受信して、ｎレベルの第２のレジスタ遅延制御信号を生成するように構成される。

任意選択で、ｎレベルキャッシュサブ回路は、Ｎ_Ａのｎ個の選択肢及びＮ_Ｂのｎ個の選択肢を導入する。ランダムに選択されたｒ＝Ｎ_Ｂ／（Ｎ_Ａ＋Ｎ_Ｂ）は、位相において入力信号に先行するフィードバック信号の最大値Ｎ_Ａ・（Ｔ－Ｔ_Ａ）と、位相において入力信号より遅れているフィードバック信号の最大値Ｎ_Ｂ・（Ｔ_Ｂ－Ｔ）とによって定義される拡大境界を提供する。

任意選択で、デジタル制御発振器は、等間隔位相を有するＫ個のパルスを生成する電圧制御発振器と、累算器を介して制御ワードＦによって制御される累算レジスタに結合され、Ｋ個のパルスを下位経路を介して入力して低レベルの合成周期信号を生成する第１のＫ‐１マルチプレクサと、加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合され、Ｋ個のパルスを上位経路を介して入力して高レベルの合成周期信号を生成する第２のＫ‐１マルチプレクサと、上位経路と下位経路との間の遷移を制御して合成周期信号を出力する２‐１マルチプレクサとを含む。

任意選択で、合成周期信号は、データ受信確立時間が、周期Ｔの半分から、位相において入力信号に先行する合成周期信号の最大値を引いた値未満であり、またデータ受信維持時間が、周期Ｔの半分から、位相において入力信号より遅れている合成周期信号の最大値を引いた値未満であるという条件で、第２の周波数が第１の周波数と実質的に同期しているため、スペクトル拡散クロック信号として送信される。

任意選択で、デジタル制御発振器は、２‐１マルチプレクサに結合されて、上位経路と下位経路の遷移を切り替えるトグルフリップフロップを更に含む。
別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供を提供しており、これは、本明細書に記載され、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に実装された回路を含む。

更に別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供しており、これは、本明細書に記載され、特定用途向け集積回路（ＡＳＩＣ）に実装された回路を含む。

更に別の態様では、本開示は、スペクトル拡散同期クロック信号を生成するための方法を提供する。この方法は、第１の周波数の入力信号を提供するステップを含む。この方法はまた、等間隔位相遅延Δを有する第１の周波数の複数のパルスを生成するステップを含む。更に、この方法は、制御ワードＦによって制御される複数のパルスのうちの１つから、時間平均周波数を有する合成周期信号を取得するステップを含む。合成周期信号はフィードバック信号として使用される。この方法は、フィードバックのループにおいて、第１の周波数の入力信号を第２の周波数のフィードバック信号と比較するステップを更に含む。更に、この方法は、第１の周波数と第２の周波数との関係に基づいて、第１の時間フレームと第２の時間フレーム内で次々に第１の制御信号と第２の制御信号を交互に生成するステップを含む。この方法は、第１の制御信号又は第２の制御信号に基づいて制御ワードＦの整数部分Ｉを更新して、第２の周波数が第１の周波数を追跡できるようにするステップを更に含む。この方法はまた、第１の制御信号及び第２の制御信号のそれぞれに複数の遅延を生成するステップを含む。更に、この方法は、複数の遅延に基づいて制御ワードＦの小数部分ｒをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップを含む。更に、この方法は、時間平均周波数を有する合成周期信号がフィードバックのループ内の動的平衡でＩ及びＩ＋１内の制御ワードＦによってロックされていることに基づいて、クロック信号を出力するステップを含む。

任意選択で、時間平均周波数を有する合成周期信号を取得するステップは、第１の経路において累算器を介して制御ワードＦによって制御される累算レジスタに結合された第１のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するサブステップと、低レベルの合成周期信号を生成するサブステップと、第２の経路において加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合された第２のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するサブステップと、高レベルの合成周期信号を生成するサブステップと、２‐１マルチプレクサを用いて、第１の経路と第２の経路を連動させて、高レベル又は低レベルの合成周期信号のいずれかを出力するサブステップとを含む。

任意選択で、第１の制御信号及び第２の制御信号を生成するステップは、第１の周波数が第２の周波数よりも大きいという判定に基づいて第１の時間フレーム内で第１の制御信号を出力し、第１の周波数が第２の周波数よりも小さいという判定に基づいて第２の時間フレーム内で第２の制御信号を出力するように分数コントローラを動作させるサブステップを含む。

任意選択で、制御ワードＦの整数部分Ｉを更新するステップは、第１の時間フレーム内で第１の制御信号によってトリガーされる整数部分Ｉを減少させ、第２の時間フレーム内で第２の制御信号によってトリガーされる整数部分Ｉを増加させるステップを含む。
任意選択で、第１の制御信号及び第２の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたｎ段を有する第１のグループのＤ型フリップフロップを形成して、第１のグループのＤ型フリップフロップのｎ段の第１の段で第１の制御信号を受信し、第１のグループのＤ型フリップフロップのｎ段のそれぞれでフィードバック信号を受信するサブステップと、ｎレベルの第１のレジスタ遅延制御信号を生成するサブステップと、直列に接続されたｎ段を有する第２のグループのＤ型フリップフロップを形成して、第２のグループのＤ型フリップフロップのｎ段の第１の段で第２の制御信号を受信し、第２のグループのＤ型フリップフロップのｎ段のそれぞれでフィードバック信号を受信するサブステップと、ｎレベルの第２のレジスタ遅延制御信号を生成するサブステップとを含む。

任意選択で、複数の遅延に基づいて制御ワードＦの小数部分ｒをランダムに選択するステップは、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いて第１のレジスタ遅延制御信号のうちの１つをランダムに選択して、第１の時間フレーム内で第１の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いて第２のレジスタ遅延制御信号のうちの１つをランダムに選択して、第２の時間フレーム内で第２の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを含む。

以下の図面は、開示された様々な実施形態による例示目的のための単なる例であり、本発明の範囲を限定することを意図するものではない。
送信機を駆動するための単一周波数クロック信号及び従来の方法で受信機を駆動するためのスペクトル拡散クロック信号を示す例示的な図である。本開示の一部の実施形態による、送信機を駆動するための単一周波数クロック信号及び受信機を駆動するためのスペクトル拡散同期クロック信号を示す例示的な図である。本開示の一実施形態による、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路のブロック図である。本開示の一実施形態によるデジタル制御発振器の機能図である。本開示の一実施形態による、図４のデジタル制御発振器に対するＫ個の入力パルスの概略図である。本開示の一実施形態による分数コントローラの機能図である。本開示の一実施形態による分数コントローラにおいて生成される制御信号のタイミング波形図である。本開示の一実施形態による位相シフトコントローラの機能図である。本開示の一実施形態による、４レベルキャッシュ登録遅延の下での第１のサイクル周期の４つの可能なオプションを示す例示的な図である。本開示の一実施形態による、スペクトル拡散機能がオンにされている場合とされていない場合の出力信号における拡大境界の比較を示す概略図である。本開示の一実施形態による、安全なデータ送信を駆動するためのスペクトル拡散同期クロック信号を示す概略図である。

次に、以下の実施形態を参照して、本開示をより具体的に説明する。一部の実施形態の以下の説明は、例示及び説明のみを目的として本明細書に提示されることに留意されたい。網羅的であること、又は開示された正確な形態に限定されることを意図するものではない。

従来のスペクトル拡散クロック信号は、制御されていない位相関係を有するため、クロック信号は、受信機を駆動するための十分なデータ確立時間及びデータ維持時間を適切に提供することができない。このタイプの駆動クロック信号によって駆動されるデータ送信システムは、データを安全に送信するには信頼性がない。

したがって、本開示は、とりわけ、従来技術の制限及び欠点に起因する１つ以上の問題を実質的に排除する、スペクトル拡散同期クロック信号を生成するための回路及びその方法を提供する。一態様では、本開示は、スペクトル拡散信号の位相を拡大境界内に保つことができる同期スペクトル拡散クロック信号を生成するための周波数ロックループに基づく回路を提供する。図２は、本開示の一部の実施形態による、送信機を駆動するための単一周波数クロック信号及び受信機を駆動するためのスペクトル拡散同期クロック信号を示す例示的な図を示す。図２に示されるように、出力されたクロック信号は元の入力信号と多重位相関係を有するが、スペクトル拡散において事前設定された境界を超えることはない。したがって、出力信号と入力信号は実質的に互いに同期していると見なされる。受信データのデータ確立時間及びデータ維持時間をスペクトル拡散同期クロック信号の下で十分に時間内に提供できれば、データを送信機から受信機に安全に送信することができる。

図３は、本開示の一実施形態による、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路のブロック図である。本開示では、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路は、スペクトル拡散クロック信号発生器と呼ばれる。図３を参照すると、スペクトル拡散クロック信号発生器１００は、フィードバックのループにおいて共に結合された周波数検出器１１０及びデジタル制御発振器１２０を含む。第１の周波数ｆ１を有する入力信号は、周波数検出器１１０によってロード及び受信され、クロック信号発生器１００から出てくる第２の周波数ｆ２を有するフィードバック信号は、周波数検出器１１０にリロードされる。フィードバックのループは、フィードバック信号の第２の周波数ｆ２に、入力信号の第１の周波数ｆ１を追跡させるための周波数ロックループである。

一実施形態では、デジタル制御発振器１２０は、基本時間単位Δに基づき、デジタル周波数制御ワードＦによって制御されて、Δの等間隔位相を有する入力周波数ｆ_ｉｎの複数（Ｋ個）の入力パルスの１つを選択してその出力ポートで合成周期信号を形成する（これは次にフィードバック信号として提供される）直接周期合成器として提供される。時間平均周波数直接周期合成の原理に基づいて、周波数制御ワード（又は単に制御ワードと呼ばれる）Ｆは２～２Ｋの数値である。

図４は、本開示の一実施形態によるデジタル制御発振器の機能図を示す。図４を参照すると、Ｋ個の入力パルスは、単純な電圧制御発振器によって生成される。任意選択で、Ｋ個の入力パルスは、同じ周波数ｆ_ｉｎを有するＫ個の位相等間隔信号から生成される基本時間単位Δに基づく。図５は、本開示の一実施形態による、図４のデジタル制御発振器に対するＫ個の入力パルスの概略図を示す。任意選択で、基本時間単位は、Ｋ段クロスＮＡＮＤのリングを含む回路で達成される。任意選択で、基本時間単位はまた、インバータチェーン、ジョンソンカウンタ、又は遅延ロックループから構成される。Ｋ個の入力パルスはそれぞれ、２つのＫ‐１マルチプレクサに入力される。図の下半分にある第１のＫ‐１マルチプレクサ（ＭＵＸ＿Ａ）は、累算器を介して制御ワードＦによって制御される２パイプラインレジスタに結合され、Ｋ個の入力パルスが第１の出力ＭＵＸＯＵＴ＿Ａとして下位経路を通過することを可能にする。遷移時間ｔ６で、累算器は、クロック信号の立ち上がりエッジごとに累積計算を実行して、制御ワードＦが、整数部分Ｉを超える小数部分ｒを含む実数であることを処理する。下位経路にあるＫ‐１マルチプレクサは、低電圧レベルで出力ＣＬＫ１の論理「０」の長さを支配する。第１の遷移時間ｔ１で、ＳＥＬ＿ＬＯＷはＣＬＫ２の立ち上がりエッジで第１（又は下位）のＫ‐１マルチプレクサに供給される。したがって、それはＫ個のパルスのうちの１つのパルスを第１の出力として選択する。第２のＫ‐１マルチプレクサ（ＭＵＸＢ）は、加算器を介して半制御ワードＦ／２によって制御される２パイプラインレジスタに結合され、Ｋ個のパルスを上位経路を介して入力して、高レベルの第２の出力ＭＵＸＯＵＴ＿Ｂを生成する。加算器は、制御ワードＦの整数部分のみを有する。上位経路にあるＫ‐１マルチプレクサは、高電圧レベルで出力ＣＬＫ１の論理「１」の長さを支配する。更に、２‐１マルチプレクサはＣＬＫ１によって制御され、上位経路及び下位経路の遷移を制御する。これで、上位経路又は下位経路のいずれかから１つの信号のみが、Ｄ型フリップフロップＤＦＦ及び２つのインバータを含むトグルフリップフロップ回路に到達し、クロック信号の立ち上がりエッジごとに出力ＭＵＸＯＵＴを「１」から「０」に、又は「０」から「１」に切り替える。第２の遷移時間ｔ２で、選択された信号は第１のマルチプレクサＭＵＸ＿Ａを通過し、２‐１マルチプレクサに供給される。ｔ２と同時に発生する第３の遷移時間ｔ３で、ＣＬＫ２が立ち上がりエッジの後に論理「１」の状態にあるとき、ＣＬＫ１は論理「０」の状態にある。したがって、２‐１マルチプレクサは、トグルフリップフロップに送信されるＭＵＸＯＵＴとして、上位経路から第２の出力ＭＵＸＯＵＴ＿Ｂを選択する。第４の遷移時間ｔ４で、第２の出力ＭＵＸＯＵＴ＿Ｂの立ち上がりエッジはトグルフリップフロップに到達し、０から１への遷移が終了する。第５の遷移時間ｔ５で、ＣＬＫ１は１に遷移する。したがって、２‐１マルチプレクサは、下位経路の第１の出力ＭＵＸＯＵＴ＿Ａを選択してトグルフリップフロップに送信する。プロセス全体が繰り返される。
基本時間単位Δから、デジタル制御発振器１２０に関連付けられた合成器は最初に、次々に交互に現れる２つ（又はそれ以上）のタイプのサイクルＴ_Ａ及びＴ_Ｂを生成する。それらの時間の長さを以下に示し、

ここで、Ｉは整数である。特定の第１の時間フレームｔ_Ａの場合、サイクルＴ_Ａは、Ｎ_Ａ個のパルスを生成するために継続し、ｔ_Ａ＝Ｎ_Ａ・Ｔ_Ａである。特定の第１の時間フレームｔ_Ｂの場合、サイクルＴ_Ｂは、Ｎ_Ｂ個のパルスを生成するために継続し、ｔ_Ｂ＝Ｎ_Ｂ・Ｔ_Ｂである。デジタル制御発振器１２０が動作しているとき、それはインターリーブ方式でＴ_Ａ及びＴ_Ｂを使用し、合成周期信号のｔ_Ａ＋ｔ_Ｂにわたる加重平均として時間平均周波数（ＴＡＦ）ｆ_ＴＡＦを生成し、

ここで、Ｆ＝Ｉ＋ｒである。

は、時間平均パルスＴ＝Ｔ_ＴＡＦの合成中にＴ_ＡとＴ_Ｂが発生する確率を表す。制御ワードＦを変更することにより、出力周波数ｆ_ｏｕｔ＝ｆ_ＴＡＦを変更することができる。

本実施形態では、制御ワードＦは、周波数ロック機構を備えたフィードバックのループにおいて周波数検出器１１０によって制御又は選択される。図３を参照すると、フィードバックループに対する入力信号の第１の周波数ｆ１は、デジタル制御発振器１２０に対するＫ個の入力パルスの入力周波数ｆ_ｉｎと同じであり、フィードバック信号の第２の周波数ｆ２は、デジタル制御発振器１２０から出力される１つの時間平均周波数ｆ_ＴＡＦから動的に選択される。周波数検出器１１０は、第１の周波数ｆ１の入力信号を第２の周波数ｆ２のフィードバック信号と比較して、第１の制御信号ｆａｓｔ及び第２の制御信号ｓｌｏｗを交互に生成してフィードバックのループ内の制御ワードＦの整数部分Ｉを決定して、第２の周波数ｆ２が第１の周波数ｆ１を追跡することを可能にするように構成された分数コントローラ１１２を含む。

特に、図６は、本開示の一実施形態による分数コントローラの機能図を示す。図６を参照すると、分数コントローラ１１２は、入力信号を受信する第１の入力ポートと、フィードバック信号を受信する第２の入力ポートとを含む。更に、分数コントローラ１１２は、第１の入力ポート及び第２の入力ポートに結合され、第１の周波数ｆ１と第２の周波数ｆ２との間の関係を検出するように構成されたトリガーサブ回路１１２１を含む。分数コントローラ１１２は、トリガーサブ回路１１２１に結合され、第１の時間フレームｔ_Ａ内で第１の制御ポートへの第１の制御信号ｆａｓｔを生成し、第２の時間フレームｔ_Ｂ内で第２の制御ポートへの第２の制御信号ｓｌｏｗを生成する結合論理サブ回路１１２２を更に含む。第１の時間フレームｔ_Ａ及び第２の時間フレームｔ_Ｂは次々に交互に現れる。

一実施形態では、トリガーサブ回路１１２１は、電力分割器を介して第１の入力ポートに結合され、かつ部分的にインバータを介して第２の入力ポートに結合された４つのＤ型フリップフロップを含む。トリガーサブ回路１１２１は、第１の周波数ｆ１が第２の周波数数ｆ２よりも大きい／小さいかを判定するように構成される。結合論理サブ回路１１２２は、２つのＸＯＲゲートと、２つのインバータと、２つのＡＮＤゲートとを含み、第１の周波数ｆ１が第２の周波数ｆ２よりも大きいという判定に基づいて第１の時間フレームｔ_Ａ内で第１の制御ポートに第１の制御信号ｆａｓｔを出力するか、又は第１の周波数ｆ１が第２の周波数ｆ２よりも小さいという判定に基づいて第２の時間フレームｔ_Ｂ内で第２の制御ポートに第２の制御信号ｓｌｏｗを出力するように構成される。本実施形態では、フィードバックのループにおいて、１の制御信号ｆａｓｔは制御ワードＦを縮小するように駆動し、第２の制御信号ｓｌｏｗは、制御ワードＦを拡大するように駆動する。最終的に、図７に概略的に示されるように、第１の制御信号ｆａｓｔ及び第２の制御信号ｓｌｏｗが交互に生成され、制御ワードＦが２つの整数ＩとＩ＋１の間で切り替えられるとき、フィードバックのループ全体が動的平衡に達する。言い換えると、第２の周波数は、フィードバックのループ内の

の関係を介して、実質的に第１の周波数にロックされる。入力周波数が変化すると、即ち、ロッキングターゲットが変更されると、分数コントローラ１１２は、異なる整数Ｉ及びＮ_ＡとＮ_Ｂの異なる比率を選択して、周波数ロッキングを決定するように動作する。分数コントローラ１１２は、フィードバックのループにおいて実質的なリアルタイム周波数ロッキングを達成する。

周波数検出器１１０はまた、分数コントローラ１１２によって生成された第１の制御信号ｆａｓｔ及び第２の制御信号ｓｌｏｗに対してｎ個のレジスタレベルを提供することによってスペクトル拡散信号を生成するように構成された位相シフトコントローラ１１４を含む。一実施形態では、位相シフトコントローラ１１４は、第１の制御信号ｆａｓｔ及び第２の制御信号ｓｌｏｗのそれぞれにｎ個の位相遅延を導入して、制御ワードＦの小数部分ｒに追加の複数のオプションを提供する。次に、位相シフトコントローラ１１４は、小数部分ｒの１つの任意の値をランダムに選択して、最終的にフィードバックのループ内の制御ワードＦ＝Ｉ＋ｒを決定する。

一実施形態では、図８は、本開示の一実施形態による位相シフトコントローラの機能図である。図８を参照すると、位相シフトコントローラ１１４は、第１の制御信号ｆａｓｔを受信して合計ｎレベルの第１のレジスタ遅延制御信号を生成するか、又は第２の制御信号ｓｌｏｗを受信して合計ｎレベルの第２のレジスタ遅延制御信号を生成するように構成されたｎレベルキャッシュサブ回路を含む。任意選択で、ｎレベルキャッシュサブ回路は、直列に接続されたｎ段を有する第１のグループのＤ型フリップフロップ１１４０‐１を含み、それらは、第１のグループのＤ型フリップフロップ１１４０‐１のｎ段の第１の段で第１の制御信号ｆａｓｔを受信し、第１のグループのＤ型フリップフロップ１１４０‐１のｎ段のそれぞれでフィードバック信号ｆ２を受信して、ｎレベルの第１のレジスタ遅延制御信号を生成するように構成される。例えば、それは、第１の段でｆａｓｔ１、第２の段でｆａｓｔ２、第３の段でｆａｓｔ３…第（ｎ－１）の段でｆａｓｔｎ－１、第ｎの段でｆａｓｔｎを出力する。第１のｎ段のそれぞれは、それぞれ位相遅延を有するレジスタ遅延制御信号を与えるためにランダムに選択された１つの経路であり得る。また、ｎレベルキャッシュサブ回路は、直列に接続されたｎ段を有する第２のグループのＤ型フリップフロップ１１４０‐２を含み、それらは、第２のグループのＤ型フリップフロップ１１４０‐２のｎ段の第１の段で第２の制御信号ｓｌｏｗを受信し、第２のグループのＤ型フリップフロップ１１４０‐２のｎ段のそれぞれでフィードバック信号ｆ２を受信して、ｎレベルの第２のレジスタ遅延制御信号、即ち、第１の段でｓｌｏｗ１、第２の段でｓｌｏｗ２、第３の段でｓｌｏｗ３…第（ｎ－１）の段でｓｌｏｗｎ－１、第ｎの段でｓｌｏｗｎを生成するように構成される。第２のｎ段のそれぞれは、それぞれ位相遅延を有するレジスタ遅延制御信号を与えるためにランダムに選択された１つの経路であり得る。更に、全体的にｆａｓｔ［０：ｎ］として示される第１の制御信号ｆａｓｔ及びｎレベルの第１のレジスタ遅延制御信号、ならびに全体的にｓｌｏｗ［０：ｎ］として示される第２の制御信号ｓｌｏｗ及びｎレベルの第２のレジスタ遅延制御信号は、コントローラ１１４２に供給される。

位相シフトコントローラ１１４はまた、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器１１４１を含み、それは、分数をランダムに選択して、ｎレベルの第１のレジスタ遅延制御信号及びｎレベルの第２のレジスタ遅延制御信号に関連する任意の特定の経路を選択するようにコントローラ１１４２を駆動する。効果的に、ｎレベルキャッシュサブ回路は、Ｔ_Ａのサイクル周期を有するＮ_Ａ個のパルスのｎ個の選択肢と、Ｔ_Ｂのサイクル周期を有するＮ_Ｂ個のパルスのｎ個の選択肢とを導入する。したがって、制御ワードＦの分数ｒ＝Ｎ_Ｂ／（Ｎ_Ａ＋Ｎ_Ｂ）は、位相シフトコントローラ１１４によって選択される。制御ワードＦの分数ｒによる追加の位相遅延は、周波数スペクトルを拡散する。
例えば、図９は、本開示の一実施形態による、４レベルキャッシュ登録遅延の下での第１のサイクル周期の４つの可能なオプションを示す例示的な図を示す。各キャッシュ登録は、入力と出力との間に位相オフセットθを生じさせる遅延線の追加に対応する。例えば、

図９を参照すると、ｔ_Ａは４つの任意の値を有し、即ち、第１の４レベルレジスタ遅延制御信号におけるｆａｓｔ０、ｆａｓｔ１、ｆａｓｔ２、ｆａｓｔ３のうちの４つの選択オプション、又は第２の４レベルレジスタ遅延制御信号におけるｓｌｏｗ０、ｓｌｏｗ１、ｓｌｏｗ２、及びｓｌｏｗ３のうちの４つの選択オプションに基づいて周期Ｔ_Ａを有するパルスの４つの異なる数Ｎ_Ａ、Ｎ_Ａ＋１、Ｎ_Ａ＋２、Ｎ_Ａ＋４を含む。この場合、Ｎ_Ａ及びＮ_Ｂはそれぞれ、４つの任意の値から選択することができる。

したがって、Ｎ_ＡとＮ_Ｂの異なる組み合わせは、分数_ｒの変化を引き起こすことができる。この４レベルキャッシュ登録構造の例では、分数ｒは、４×４＝１６の異なる任意の値を有することができる。位相シフトコントローラ１１４は、ＰＲＢＳ発生器１１４１を用いて、４レベルキャッシュサブ回路の分数ｒの値をランダムに選択して、レジスタ遅延制御信号のそれぞれの経路を決定する。分数ｒの選択のランダム性は、出力周波数のランダム性を高め、スペクトル拡散又は拡大を達成する。

特に、位相シフトコントローラ１１４を用いてスペクトルを拡大する前に、合成周期信号の出力周波数を入力周波数に実質的にロックするために制御ワードＦが整数値ＩとＩ＋１のみの間で前後に切り替えられることにより、中程度の周波数拡大が入力周波数の周囲で図１０の境界１として発生した。制御ワードＦの小数部分ｒの値をランダムに選択するために位相シフトコントローラ１１４が導入されると、スペクトルは更に大きく拡散し、周波数境界が拡大する。一実施形態では、位相において入力信号に先行するフィードバック信号の最大位相シフト値

は、Ｎ_Ａ・（Ｔ－Ｔ_Ａ）に等しく、位相において入力信号より遅れているフィードバック信号の最大位相シフト値

はＮ_Ｂ・（Ｔ_Ｂ－Ｔ）に等しい。図１０を参照すると、位相シフトコントローラ１１４が周波数検出器１１０に含まれている場合、より拡大された境界、境界２が出力信号に提供される。Ｎ_Ａ及びＮ_Ｂの値の範囲が広いため、第１の周波数ｆ１に先行する、又はそれより遅れている第２の周波数ｆ２の最大位相シフト値はより大きくなり、その結果、実質的に第１の周波数を追跡する第２の周波数の境界がより拡大される。一般に、分数コントローラ１１２及び位相シフトコントローラ１１４の両方の組み合わせた寄与により、周波数検出器１１０は、フィードバックのループにおいて制御ワードＦ＝Ｉ＋ｒの整数部分及び小数部分の両方を決定することによって、合成周期信号に対する周波数ロッキング又は追跡機能及びスペクトル拡散機能を達成する（図３を参照）。

一実施形態では、周波数スペクトルの拡大境界の周りで入力周波数に実質的にロックされている時間平均周波数を有する合成周期信号は、同期クロック信号として出力することができる。このクロック信号は、データ受信の信頼性及びデータ送信のセキュリティを気にすることなく、受信機で同期データ送信を駆動するために使用することができる。スペクトル拡散クロック信号の拡大境界は、電力をより広い範囲の周波数に拡散することによって、放射エネルギーを低減するのに役立つ。同時に、同期データ送信を成功させるために以下の条件を満たすようにすることができる。図１１は、本開示の一実施形態による、安全なデータ送信を駆動するためのスペクトル拡散同期クロック信号の概略図を示す。図１１を参照すると、入力信号は第１の周波数ｆ１を有し、本明細書に記載の同期クロック信号発生器回路（図３～図１０）によって生成される出力信号は、Ｔの周期に対応する第２の周波数ｆ２を有する。第２の周波数ｆ２は、実質的に第１の周波数ｆ１を追跡するが、拡大境界を有する。図９を参照すると、拡大境界は

の最大値を有する。最大境界値が与えられた場合、図１１は、以下を得る。

Ｌ１は、第１の周波数の立ち下がりエッジから第２の周波数の最も早い立ち上がりエッジまでの時間であり、Ｌ２は、第２の周波数の最も遅い立ち上がりエッジから第１の周波数の立ち下がりエッジまでの時間である。期間Ｌ１の時間の長さを受信機がデータを受信するためのデータ確立時間よりも長く設定し、期間Ｌ２の時間の長さを受信機がデータを受信するためのデータ維持時間よりも長く設定すれば、この同期クロック信号を安全に使用してデータ送信を駆動することができる。

別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供する。チップは、本明細書に記載される回路を含み、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に実装される。あるいは、チップは特定用途向け集積回路（ＡＳＩＣ）に実装することもできる。チップは、いくつかのキャッシュレジスタ及び複合論理回路で構成された完全なデジタル回路構造を有し、クロック信号を合成するためのリアルタイムスペクトル拡散を実現するために高効率、シンプルな設計、小容量という利点を有する。これは、システム性能及びデータ送信セキュリティを維持しながら、電磁干渉放射エネルギーを抑制し、多くの集積回路設計に適用できる。

更に別の態様では、本開示は、スペクトル拡散同期クロック信号を生成するための方法を提供する。一実施形態では、この方法は、図３～図１１に示される、本明細書に記載の回路に基づいて実行することができる。特に、この方法は、第１の周波数の入力信号を提供するステップと、等間隔位相遅延Δを有する第１の周波数の複数のパルスを生成するステップとを含む。この方法は、制御ワードＦによって制御される複数のパルスのうちの１つから、時間平均周波数を有する合成周期信号を取得するステップを更に含む。合成周期信号はフィードバック信号として使用される。更に、この方法は、フィードバックのループにおいて、第１の周波数の入力信号を第２の周波数のフィードバック信号と比較するステップを含む。この方法はまた、第１の周波数と第２の周波数との関係に基づいて、第１の時間フレームと第２の時間フレーム内で次々に第１の制御信号と第２の制御信号を交互に生成するステップを含む。この方法は、第１の制御信号又は第２の制御信号に基づいて制御ワードＦの整数部分Ｉを更新して、第２の周波数が第１の周波数を追跡できるようにするステップを更に含む。更に、この方法は、第１の制御信号及び第２の制御信号のそれぞれに複数の遅延を生成するステップを含む。この方法は、複数の遅延に基づいて制御ワードＦの小数部分ｒをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップを更に含む。更に、この方法は、時間平均周波数を有する合成周期信号がフィードバックのループ内の動的平衡でＩ及びＩ＋１内の制御ワードＦによってロックされていることに基づいて、クロック信号を出力するステップを含む。

一部の実施形態では、時間平均周波数を有する合成周期信号を取得するステップは、第１の経路において累算器を介して制御ワードＦによって制御される累算レジスタに結合された第１のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するステップと、低レベルの合成周期信号を生成するステップと、第２の経路において加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合された第２のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するステップと、高レベルの合成周期信号を生成するステップと、２‐１マルチプレクサを用いて、第１の経路と第２の経路を連動させて、高レベル又は低レベルの合成周期信号のいずれかを出力するステップとを含む。

一部の実施形態では、第１の制御信号及び第２の制御信号を生成するステップは、第１の周波数が第２の周波数よりも大きいという判定に基づいて第１の時間フレーム内で第１の制御信号を出力し、第１の周波数が第２の周波数よりも小さいという判定に基づいて第２の時間フレーム内で第２の制御信号を出力するように分数コントローラを動作させるステップを含む。

一部の実施形態では、制御ワードＦの整数部分Ｉを更新するステップは、第１の時間フレーム内で第１の制御信号によってトリガーされる整数部分Ｉを減少させ、第２の時間フレーム内で第２の制御信号によってトリガーされる整数部分Ｉを増加させるステップを含む。

一部の実施形態では、第１の制御信号及び第２の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたｎ段を有する第１のグループのＤ型フリップフロップを形成して、第１のグループのＤ型フリップフロップのｎ段の第１の段で第１の制御信号を受信し、第１のグループのＤ型フリップフロップのｎ段のそれぞれでフィードバック信号を受信して、ｎレベルの第１のレジスタ遅延制御信号を生成するステップと、直列に接続されたｎ段を有する第２のグループのＤ型フリップフロップを形成して、第２のグループのＤ型フリップフロップのｎ段の第１の段で第２の制御信号を受信し、第２のグループのＤ型フリップフロップのｎ段のそれぞれでフィードバック信号を受信して、ｎレベルの第２のレジスタ遅延制御信号を生成するステップとを含む。

一部の実施形態では、複数の遅延に基づいて制御ワードＦの小数部分ｒをランダムに選択するステップは、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いて第１のレジスタ遅延制御信号のうちの１つをランダムに選択して、第１の時間フレーム内で第１の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いて第２のレジスタ遅延制御信号のうちの１つをランダムに選択して、第２の時間フレーム内で第２の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを更に含む。

本発明の実施形態の前述の説明は、例示及び説明の目的で提示されてきた。網羅的であること、又は本発明を正確な形態若しくは開示された例示的な実施形態に限定することを意図するものではない。したがって、前述の説明は、限定的ではなく例示的であると見なされるべきである。明らかに、多くの修正及び変形は当業者には明らかであろう。実施形態は、本発明の原理及びその最良の形態の実際の適用を説明するために選択及び記載され、それによって、当業者が、企図される特定の使用又は実装に適した様々な修正を加えて様々な実施形態について本発明を理解できるようにする。本発明の範囲は、本明細書に添付された特許請求の範囲及びそれらの同等物によって定義されることが意図され、すべての用語は、特に明記されていない限り、それらの最も広い合理的な意味で意味される。したがって、「発明」、「本発明」などの用語は、必ずしも特許請求の範囲を特定の実施形態に限定するものではなく、本発明の例示的な実施形態への言及は、本発明に対する限定を意味するものではなく、そのような限定は推論されるべきではない。本発明は、添付の特許請求の範囲の精神及び範囲によってのみ限定される。更に、これらの特許請求の範囲は、名詞又は要素に続く「第１」、「第２」などを使用することに言及することができる。そのような用語は、命名法として理解されるべきであり、特定の数が与えられていない限り、そのような命名法によって修飾される要素の数に制限を与えると解釈されるべきではない。記載されているいかなる利点及び利益も、本発明のすべての実施形態に当てはまるとは限らない。以下の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることを理解されたい。更に、本開示の要素及び構成要素は、その要素又は構成要素が以下の特許請求の範囲において明示的に記載されているか否かにかかわらず、公衆に提供されることを意図するものではない。

１００スペクトル拡散クロック信号発生器
１１０周波数検出器
１１２分数コントローラ
１１４位相シフトコントローラ
１２０デジタル制御発振器

Claims

周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路であって、
周波数検出器とデジタル制御発振器を備え、
前記周波数検出器は、分数コントローラと位相シフトコントローラを含み、前記分数コントローラは、フィードバックのループにおいて第１の周波数の入力信号を第２の周波数のフィードバック信号と比較して、第１の制御信号及び第２の制御信号を交互に生成するように構成され、前記周波数検出器は、前記第１の制御信号及び前記第２の制御信号によって制御ワードＦの整数部分Ｉを決定することでフィードバックのループにおける前記第２の周波数を前記第１の周波数に追跡させ、また前記位相シフトコントローラは前記第１の制御信号及び前記第２の制御信号に対してｎ個のレベルを登録し、ｎ個の位相遅延を導入して前記制御ワードＦの小数部分ｒ（０＜ｒ＜１）をランダムに変更して周波数スペクトルにおける拡大境界を提供するように構成され、
前記デジタル制御発振器は、基本時間単位Δ、前記第１の周波数、及び前記制御ワードＦに基づいて前記第２の周波数を有する合成周期信号を生成するように構成されたデジタル制御発振器であって、前記合成周期信号は、前記フィードバックのループにおいて前記フィードバック信号としてフィードバックされ、前記第２の周波数が前記第１の周波数の前記拡大境界内にロックされる状態で出力される、回路。
前記デジタル制御発振器は、Δの等間隔位相シフトを有する前記第１の周波数のＫ個のパルスを生成し、前記制御ワードＦ（２≦Ｆ≦２Ｋ）の制御下で、平均周期Ｔ＝Ｆ・Δ及び前記第２の周波数を有する前記合成周期信号として前記Ｋ個のパルスのうちの１つを選択するように構成され、
前記第２の周波数は、Ｋ／Ｆに前記第１の周波数を乗算するものに等しい時間平均周波数である、請求項１に記載の回路。
前記分数コントローラは、前記入力信号を受信する第１の入力ポートと、前記フィードバック信号を受信する第２の入力ポートと、前記第１の入力ポート及び前記第２の入力ポートに結合され、前記第１の周波数と前記第２の周波数との間の関係を検出するように構成されたトリガーサブ回路と、前記トリガーサブ回路に結合され、第１の時間フレーム内で第１の制御ポートへの前記第１の制御信号を生成し、第２の時間フレーム内で第２の制御ポートへの前記第２の制御信号を生成する結合論理サブ回路とを含み、前記第１の時間フレーム及び前記第２の時間フレームは次々に交互に現れる、請求項１に記載の回路。
前記トリガーサブ回路は、電力分割器を介して前記第１の入力ポートに結合され、かつ部分的にインバータを介して前記第２の入力ポートに結合され、前記第１の周波数が前記第２の周波数よりも大きいか又は小さいかを判定するように構成された４つのＤ型フリップフロップを含み、前記結合論理サブ回路は、２つのＸＯＲゲートと、２つのインバータと、２つのＡＮＤゲートとを含み、前記第１の周波数が前記第２の周波数よりも大きいという判定に基づいて前記第１の時間フレーム内で前記第１の制御ポートに前記第１の制御信号を出力するか、又は前記第１の周波数が前記第２の周波数よりも小さいという判定に基づいて前記第２の時間フレーム内で前記第２の制御ポートに前記第２の制御信号を出力するように構成される、請求項３に記載の回路。
前記第１の制御信号は、前記第１の時間フレーム内で前記制御ワードＦを減少させるように制御することであり、前記第２の制御信号は、前記第２の時間フレーム内で前記制御ワードＦを増加させるように制御することであり、その結果、前記フィードバックのループが動的平衡に達すると、前記制御ワードＦがＩとＩ＋１との間で切り替えられ、１つの第１の時間フレームと１つの第２の時間フレームが次々に交互に現れる、請求項４に記載の回路。
前記動的平衡は、前記第１の時間フレーム内に第１の周期Ｔ_Ａ＝Ｉ・Δを有する出力パルスの数Ｎ_Ａと、前記第２の時間フレーム内に第２の周期Ｔ_Ｂ＝（Ｉ＋１）・Δを有する出力パルスの数Ｎ_Ｂとに基づいて、平均して次々に交互に現れる１つの第１の時間フレーム及び１つの第２の時間フレームを含み、Ｎ_ＡとＮ_Ｂの合計に対するＮ_Ｂの比である分数ｒを得る、請求項５に記載の回路。
前記位相シフトコントローラは、前記第１の制御信号を受信して合計ｎレベルの第１のレジスタ遅延制御信号を生成するか、又は前記第２の制御信号を受信して合計ｎレベルの第２のレジスタ遅延制御信号を生成するように構成されたｎレベルキャッシュサブ回路と、前記分数ｒの値をランダムに選択する擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器と、前記ｎレベルの前記第１のレジスタ遅延制御信号及び前記ｎレベルの前記第２のレジスタ遅延制御信号に関連する任意の経路を選択し、前記分数ｒの前記値を受信して前記制御ワードＦを決定するように構成された制御サブ回路とを含む、請求項６に記載の回路。
前記ｎレベルキャッシュサブ回路は、直列に接続されたｎ段を有する第１のグループのＤ型フリップフロップを含み、それらは、前記第１のグループのＤ型フリップフロップの前記ｎ段の第１の段で前記第１の制御信号を受信し、前記第１のグループのＤ型フリップフロップの前記ｎ段のそれぞれで前記フィードバック信号を受信して、前記ｎレベルの第１のレジスタ遅延制御信号を生成するように構成され、また、直列に接続されたｎ段を有する第２のグループのＤ型フリップフロップを含み、それらは、前記第２のグループのＤ型フリップフロップの前記ｎ段の第１の段で前記第２の制御信号を受信し、前記第２のグループのＤ型フリップフロップの前記ｎ段のそれぞれで前記フィードバック信号を受信して、前記ｎレベルの第２のレジスタ遅延制御信号を生成するように構成される、請求項７に記載の回路。
前記ｎレベルキャッシュサブ回路は、Ｎ_Ａのｎ個の選択肢及びＮ_Ｂのｎ個の選択肢を導入し、ランダムに選択されたｒ＝Ｎ_Ｂ／（Ｎ_Ａ＋Ｎ_Ｂ）は、位相において前記入力信号に先行する前記フィードバック信号の最大値Ｎ_Ａ・（Ｔ－Ｔ_Ａ）と、位相において前記入力信号より遅れている前記フィードバック信号の最大値Ｎ_Ｂ・（Ｔ_Ｂ－Ｔ）とによって定義される前記拡大境界を提供し、
平均周期Ｔ＝Ｆ・Δである、請求項８に記載の回路。
前記デジタル制御発振器は、等間隔位相を有する前記Ｋ個のパルスを生成する電圧制御発振器と、累算器を介して前記制御ワードＦによって制御される累算レジスタに結合され、前記Ｋ個のパルスを下位経路を介して入力して低レベルの前記合成周期信号を生成する第１のＫ‐１マルチプレクサと、加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合され、前記Ｋ個のパルスを上位経路を介して入力して高レベルの前記合成周期信号を生成する第２のＫ‐１マルチプレクサと、前記上位経路と前記下位経路との間の遷移を制御して前記合成周期信号を出力する２‐１マルチプレクサとを含む、請求項２に記載の回路。
前記合成周期信号は、データ受信確立時間が、前記平均周期Ｔの半分から、位相において前記入力信号に先行する前記合成周期信号の最大値を引いた値未満であり、またデータ受信維持時間が、前記平均周期Ｔの半分から、位相において前記入力信号より遅れている前記
合成周期信号の最大値を引いた値未満であるという条件で、前記第２の周波数が前記第１の周波数と実質的に同期しているため、スペクトル拡散クロック信号として送信される、請求項１０に記載の回路。
前記デジタル制御発振器は、前記２‐１マルチプレクサに結合されて、前記上位経路と前記下位経路の遷移を切り替えるトグルフリップフロップを更に含む、請求項１０に記載の回路。
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に実装された請求項１～１２のいずれか一項に記載の回路を含む、スペクトル拡散同期クロック信号を機能的に生成するためのチップ。
特定用途向け集積回路（ＡＳＩＣ）に実装された請求項１～１２のいずれか一項に記載の回路を含む、スペクトル拡散同期クロック信号を機能的に生成するためのチップ。
スペクトル拡散同期クロック信号を生成するための方法であって、
第１の周波数の入力信号を提供するステップと、
等間隔位相遅延Δを有する前記第１の周波数の複数のパルスを生成するステップと、
制御ワードＦによって制御される前記複数のパルスのうちの１つから、時間平均周波数を有する合成周期信号を取得するステップであって、前記合成周期信号がフィードバック信号として使用される、ステップと、
フィードバックのループにおいて、前記第１の周波数の前記入力信号を第２の周波数の前記フィードバック信号と比較するステップと、
前記第１の周波数と前記第２の周波数との関係に基づいて、第１の時間フレームと第２の時間フレーム内で次々に第１の制御信号と第２の制御信号を交互に生成するステップと、
前記第１の制御信号又は前記第２の制御信号に基づいて前記制御ワードＦの整数部分Ｉを更新して、前記第２の周波数が前記第１の周波数を追跡できるようにするステップと、前記第１の制御信号及び前記第２の制御信号のそれぞれに複数の遅延を生成するステップと、
前記複数の遅延に基づいて前記制御ワードＦの小数部分ｒをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップと、
前記時間平均周波数を有する前記合成周期信号が前記フィードバックのループ内の動的平衡でＩ及びＩ＋１内の制御ワードＦによってロックされていることに基づいて、クロック信号を出力するステップと、を含む、方法。
時間平均周波数を有する合成周期信号を取得するステップは、第１の経路において累算器を介して前記制御ワードＦによって制御される累算レジスタに結合された第１のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する前記第１の周波数のＫ個のパルスを入力するステップと、低レベルの前記合成周期信号を生成するステップと、第２の経路において加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合された第２のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する前記第１の周波数の前記Ｋ個のパルスを入力するステップと、高レベルの前記合成周期信号を生成するステップと、２‐１マルチプレクサを用いて、前記第１の経路と前記第２の経路を連動させて、前記高レベル又は前記低レベルの前記合成周期信号のいずれかを出力するステップとを含む、請求項１５に記載の方法。
第１の制御信号及び第２の制御信号を生成するステップは、前記第１の周波数が前記第２の周波数よりも大きいという判定に基づいて第１の時間フレーム内で前記第１の制御信号を出力し、前記第１の周波数が前記第２の周波数よりも小さいという判定に基づいて第２の時間フレーム内で前記第２の制御信号を出力するように分数コントローラを動作させるステップを含む、請求項１５に記載の方法。
前記制御ワードＦの整数部分Ｉを更新するステップは、前記第１の時間フレーム内で前記第１の制御信号によってトリガーされる前記整数部分Ｉを減少させ、前記第２の時間フレーム内で前記第２の制御信号によってトリガーされる前記整数部分Ｉを増加させるステップを含む、請求項１７に記載の方法。
前記第１の制御信号及び前記第２の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたｎ段を有する第１のグループのＤ型フリップフロップを形成して、前記第１のグループのＤ型フリップフロップの前記ｎ段の第１の段で前記第１の制御信号を受信し、前記第１のグループのＤ型フリップフロップの前記ｎ段のそれぞれで前記フィードバック信号を受信して、ｎレベルの第１のレジスタ遅延制御信号を生成するステップと、直列に接続されたｎ段を有する第２のグループのＤ型フリップフロップを形成して、前記第２のグループのＤ型フリップフロップの前記ｎ段の第１の段で前記第２の制御信号を受信し、前記第２のグループのＤ型フリップフロップの前記ｎ段のそれぞれで前記フィードバック信号を受信して、ｎレベルの第２のレジスタ遅延制御信号を生成するステップとを含む、請求項１７に記載の方法。
前記複数の遅延に基づいて前記制御ワードＦの小数部分ｒをランダムに選択するステップは、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いて前記第１のレジスタ遅延制御信号のうちの１つをランダムに選択して、前記第１の時間フレーム内で第１の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いて前記第２のレジスタ遅延制御信号のうちの１つをランダムに選択して、前記第２の時間フレーム内で第２の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを含む、請求項１９に記載の方法。