JP7485698B2 - スペクトル拡散同期クロック信号を生成するためのデジタルクロック信号発生器、チップ及び方法 - Google Patents
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Description
任意選択で、デジタル制御発振器は、Δの等間隔位相シフトを有する第1の周波数のK個のパルスを生成するように構成され、その結果、制御ワードF(2≦F≦2K)の制御下で、合成周期信号は、平均周期T=F・Δを有するK個のパルスのうちの1つから選択され、第2の周波数は、K/Fに第1の周波数を乗算するものに等しい時間平均周波数である。
任意選択で、動的平衡は、第1の時間フレーム内に第1の周期TA=I・Δを有する出力パルスの数NAと、第2の時間フレーム内に第2の周期TB=(I+1)・Δを有する出力パルスの数NBとに基づいて、平均して次々に交互に現れる1つの第1の時間フレーム及び1つの第2の時間フレームを含む。動的平衡は、NAとNBの合計に対するNBの比である分数rを得る。
別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供を提供しており、これは、本明細書に記載され、フィールドプログラマブルゲートアレイ(FPGA)に実装された回路を含む。
任意選択で、第1の制御信号及び第2の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたn段を有する第1のグループのD型フリップフロップを形成して、第1のグループのD型フリップフロップのn段の第1の段で第1の制御信号を受信し、第1のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信するサブステップと、nレベルの第1のレジスタ遅延制御信号を生成するサブステップと、直列に接続されたn段を有する第2のグループのD型フリップフロップを形成して、第2のグループのD型フリップフロップのn段の第1の段で第2の制御信号を受信し、第2のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信するサブステップと、nレベルの第2のレジスタ遅延制御信号を生成するサブステップとを含む。
基本時間単位Δから、デジタル制御発振器120に関連付けられた合成器は最初に、次々に交互に現れる2つ(又はそれ以上)のタイプのサイクルTA及びTBを生成する。それらの時間の長さを以下に示し、
例えば、図9は、本開示の一実施形態による、4レベルキャッシュ登録遅延の下での第1のサイクル周期の4つの可能なオプションを示す例示的な図を示す。各キャッシュ登録は、入力と出力との間に位相オフセットθを生じさせる遅延線の追加に対応する。例えば、
110 周波数検出器
112 分数コントローラ
114 位相シフトコントローラ
120 デジタル制御発振器
Claims (20)
- 周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路であって、
周波数検出器とデジタル制御発振器を備え、
前記周波数検出器は、分数コントローラと位相シフトコントローラを含み、前記分数コントローラは、フィードバックのループにおいて第1の周波数の入力信号を第2の周波数のフィードバック信号と比較して、第1の制御信号及び第2の制御信号を交互に生成するように構成され、前記周波数検出器は、前記第1の制御信号及び前記第2の制御信号によって制御ワードFの整数部分Iを決定することでフィードバックのループにおける前記第2の周波数を前記第1の周波数に追跡させ、また前記位相シフトコントローラは前記第1の制御信号及び前記第2の制御信号に対してn個のレベルを登録し、n個の位相遅延を導入して前記制御ワードFの小数部分r(0<r<1)をランダムに変更して周波数スペクトルにおける拡大境界を提供するように構成され、
前記デジタル制御発振器は、基本時間単位Δ、前記第1の周波数、及び前記制御ワードFに基づいて前記第2の周波数を有する合成周期信号を生成するように構成されたデジタル制御発振器であって、前記合成周期信号は、前記フィードバックのループにおいて前記フィードバック信号としてフィードバックされ、前記第2の周波数が前記第1の周波数の前記拡大境界内にロックされる状態で出力される、回路。 - 前記デジタル制御発振器は、Δの等間隔位相シフトを有する前記第1の周波数のK個のパルスを生成し、前記制御ワードF(2≦F≦2K)の制御下で、平均周期T=F・Δ及び前記第2の周波数を有する前記合成周期信号として前記K個のパルスのうちの1つを選択するように構成され、
前記第2の周波数は、K/Fに前記第1の周波数を乗算するものに等しい時間平均周波数である、請求項1に記載の回路。 - 前記分数コントローラは、前記入力信号を受信する第1の入力ポートと、前記フィードバック信号を受信する第2の入力ポートと、前記第1の入力ポート及び前記第2の入力ポートに結合され、前記第1の周波数と前記第2の周波数との間の関係を検出するように構成されたトリガーサブ回路と、前記トリガーサブ回路に結合され、第1の時間フレーム内で第1の制御ポートへの前記第1の制御信号を生成し、第2の時間フレーム内で第2の制御ポートへの前記第2の制御信号を生成する結合論理サブ回路とを含み、前記第1の時間フレーム及び前記第2の時間フレームは次々に交互に現れる、請求項1に記載の回路。
- 前記トリガーサブ回路は、電力分割器を介して前記第1の入力ポートに結合され、かつ部分的にインバータを介して前記第2の入力ポートに結合され、前記第1の周波数が前記第2の周波数よりも大きいか又は小さいかを判定するように構成された4つのD型フリップフロップを含み、前記結合論理サブ回路は、2つのXORゲートと、2つのインバータと、2つのANDゲートとを含み、前記第1の周波数が前記第2の周波数よりも大きいという判定に基づいて前記第1の時間フレーム内で前記第1の制御ポートに前記第1の制御信号を出力するか、又は前記第1の周波数が前記第2の周波数よりも小さいという判定に基づいて前記第2の時間フレーム内で前記第2の制御ポートに前記第2の制御信号を出力するように構成される、請求項3に記載の回路。
- 前記第1の制御信号は、前記第1の時間フレーム内で前記制御ワードFを減少させるように制御することであり、前記第2の制御信号は、前記第2の時間フレーム内で前記制御ワードFを増加させるように制御することであり、その結果、前記フィードバックのループが動的平衡に達すると、前記制御ワードFがIとI+1との間で切り替えられ、1つの第1の時間フレームと1つの第2の時間フレームが次々に交互に現れる、請求項4に記載の回路。
- 前記動的平衡は、前記第1の時間フレーム内に第1の周期TA=I・Δを有する出力パルスの数NAと、前記第2の時間フレーム内に第2の周期TB=(I+1)・Δを有する出力パルスの数NBとに基づいて、平均して次々に交互に現れる1つの第1の時間フレーム及び1つの第2の時間フレームを含み、NAとNBの合計に対するNBの比である分数rを得る、請求項5に記載の回路。
- 前記位相シフトコントローラは、前記第1の制御信号を受信して合計nレベルの第1のレジスタ遅延制御信号を生成するか、又は前記第2の制御信号を受信して合計nレベルの第2のレジスタ遅延制御信号を生成するように構成されたnレベルキャッシュサブ回路と、前記分数rの値をランダムに選択する擬似ランダムバイナリシーケンス(PRBS)発生器と、前記nレベルの前記第1のレジスタ遅延制御信号及び前記nレベルの前記第2のレジスタ遅延制御信号に関連する任意の経路を選択し、前記分数rの前記値を受信して前記制御ワードFを決定するように構成された制御サブ回路とを含む、請求項6に記載の回路。
- 前記nレベルキャッシュサブ回路は、直列に接続されたn段を有する第1のグループのD型フリップフロップを含み、それらは、前記第1のグループのD型フリップフロップの前記n段の第1の段で前記第1の制御信号を受信し、前記第1のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、前記nレベルの第1のレジスタ遅延制御信号を生成するように構成され、また、直列に接続されたn段を有する第2のグループのD型フリップフロップを含み、それらは、前記第2のグループのD型フリップフロップの前記n段の第1の段で前記第2の制御信号を受信し、前記第2のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、前記nレベルの第2のレジスタ遅延制御信号を生成するように構成される、請求項7に記載の回路。
- 前記nレベルキャッシュサブ回路は、NAのn個の選択肢及びNBのn個の選択肢を導入し、ランダムに選択されたr=NB/(NA+NB)は、位相において前記入力信号に先行する前記フィードバック信号の最大値NA・(T-TA)と、位相において前記入力信号より遅れている前記フィードバック信号の最大値NB・(TB-T)とによって定義される前記拡大境界を提供し、
平均周期T=F・Δである、請求項8に記載の回路。 - 前記デジタル制御発振器は、等間隔位相を有する前記K個のパルスを生成する電圧制御発振器と、累算器を介して前記制御ワードFによって制御される累算レジスタに結合され、前記K個のパルスを下位経路を介して入力して低レベルの前記合成周期信号を生成する第1のK‐1マルチプレクサと、加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合され、前記K個のパルスを上位経路を介して入力して高レベルの前記合成周期信号を生成する第2のK‐1マルチプレクサと、前記上位経路と前記下位経路との間の遷移を制御して前記合成周期信号を出力する2‐1マルチプレクサとを含む、請求項2に記載の回路。
- 前記合成周期信号は、データ受信確立時間が、前記平均周期Tの半分から、位相において前記入力信号に先行する前記合成周期信号の最大値を引いた値未満であり、またデータ受信維持時間が、前記平均周期Tの半分から、位相において前記入力信号より遅れている前記
合成周期信号の最大値を引いた値未満であるという条件で、前記第2の周波数が前記第1の周波数と実質的に同期しているため、スペクトル拡散クロック信号として送信される、請求項10に記載の回路。 - 前記デジタル制御発振器は、前記2‐1マルチプレクサに結合されて、前記上位経路と前記下位経路の遷移を切り替えるトグルフリップフロップを更に含む、請求項10に記載の回路。
- フィールドプログラマブルゲートアレイ(FPGA)に実装された請求項1~12のいずれか一項に記載の回路を含む、スペクトル拡散同期クロック信号を機能的に生成するためのチップ。
- 特定用途向け集積回路(ASIC)に実装された請求項1~12のいずれか一項に記載の回路を含む、スペクトル拡散同期クロック信号を機能的に生成するためのチップ。
- スペクトル拡散同期クロック信号を生成するための方法であって、
第1の周波数の入力信号を提供するステップと、
等間隔位相遅延Δを有する前記第1の周波数の複数のパルスを生成するステップと、
制御ワードFによって制御される前記複数のパルスのうちの1つから、時間平均周波数を有する合成周期信号を取得するステップであって、前記合成周期信号がフィードバック信号として使用される、ステップと、
フィードバックのループにおいて、前記第1の周波数の前記入力信号を第2の周波数の前記フィードバック信号と比較するステップと、
前記第1の周波数と前記第2の周波数との関係に基づいて、第1の時間フレームと第2の時間フレーム内で次々に第1の制御信号と第2の制御信号を交互に生成するステップと、
前記第1の制御信号又は前記第2の制御信号に基づいて前記制御ワードFの整数部分Iを更新して、前記第2の周波数が前記第1の周波数を追跡できるようにするステップと、前記第1の制御信号及び前記第2の制御信号のそれぞれに複数の遅延を生成するステップと、
前記複数の遅延に基づいて前記制御ワードFの小数部分rをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップと、
前記時間平均周波数を有する前記合成周期信号が前記フィードバックのループ内の動的平衡でI及びI+1内の制御ワードFによってロックされていることに基づいて、クロック信号を出力するステップと、を含む、方法。 - 時間平均周波数を有する合成周期信号を取得するステップは、第1の経路において累算器を介して前記制御ワードFによって制御される累算レジスタに結合された第1のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する前記第1の周波数のK個のパルスを入力するステップと、低レベルの前記合成周期信号を生成するステップと、第2の経路において加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合された第2のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する前記第1の周波数の前記K個のパルスを入力するステップと、高レベルの前記合成周期信号を生成するステップと、2‐1マルチプレクサを用いて、前記第1の経路と前記第2の経路を連動させて、前記高レベル又は前記低レベルの前記合成周期信号のいずれかを出力するステップとを含む、請求項15に記載の方法。
- 第1の制御信号及び第2の制御信号を生成するステップは、前記第1の周波数が前記第2の周波数よりも大きいという判定に基づいて第1の時間フレーム内で前記第1の制御信号を出力し、前記第1の周波数が前記第2の周波数よりも小さいという判定に基づいて第2の時間フレーム内で前記第2の制御信号を出力するように分数コントローラを動作させるステップを含む、請求項15に記載の方法。
- 前記制御ワードFの整数部分Iを更新するステップは、前記第1の時間フレーム内で前記第1の制御信号によってトリガーされる前記整数部分Iを減少させ、前記第2の時間フレーム内で前記第2の制御信号によってトリガーされる前記整数部分Iを増加させるステップを含む、請求項17に記載の方法。
- 前記第1の制御信号及び前記第2の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたn段を有する第1のグループのD型フリップフロップを形成して、前記第1のグループのD型フリップフロップの前記n段の第1の段で前記第1の制御信号を受信し、前記第1のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、nレベルの第1のレジスタ遅延制御信号を生成するステップと、直列に接続されたn段を有する第2のグループのD型フリップフロップを形成して、前記第2のグループのD型フリップフロップの前記n段の第1の段で前記第2の制御信号を受信し、前記第2のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、nレベルの第2のレジスタ遅延制御信号を生成するステップとを含む、請求項17に記載の方法。
- 前記複数の遅延に基づいて前記制御ワードFの小数部分rをランダムに選択するステップは、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて前記第1のレジスタ遅延制御信号のうちの1つをランダムに選択して、前記第1の時間フレーム内で第1の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて前記第2のレジスタ遅延制御信号のうちの1つをランダムに選択して、前記第2の時間フレーム内で第2の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを含む、請求項19に記載の方法。
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