JP2023503754A - スペクトル拡散同期クロック信号を生成するためのデジタルクロック信号発生器、チップ及び方法 - Google Patents

スペクトル拡散同期クロック信号を生成するためのデジタルクロック信号発生器、チップ及び方法 Download PDF

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Abstract

本出願は、スペクトル拡散同期クロック信号を生成するための回路を開示する。この回路は、フィードバックのループにおいて第1の周波数の入力信号を第2の周波数のフィードバック信号と比較して、第1の制御信号及び第2の制御信号を交互に生成して制御ワードを決定して第1の周波数を追跡するように構成された分数コントローラと、第1の制御信号及び第2の制御信号に対してn個のレベルを登録し、n個の位相遅延を導入して制御ワードの小数部分をランダムに変更して拡大境界を提供するように構成された位相シフトコントローラとを含む周波数検出器を含む。この回路はまた、基本時間単位、第1の周波数、及び制御ワードに基づいて合成周期信号を生成するように構成されたデジタル制御発振器を含み、第2の周波数は、第1の周波数の拡大境界内にロックされる。

Description

本発明は、データ送信技術に関し、より具体的には、データ送信用のスペクトル拡散同期クロック信号を生成するためのデジタルクロック信号発生器、チップ、及び方法に関する。
電磁干渉(EMI)は、多くのデジタル電子製品にとってますます大きな問題となっている。EMIの主な発生源の1つは、ICチップ内のクロック回路であり、これは、チップ動作全体に対して駆動心臓として機能する。タイミングシーケンス回路を駆動するには、クロック回路は、強力な駆動力を必要とし、外部に強力な放射エネルギーを放出する。より広い帯域幅の信号を使用するスペクトル拡散技術は、自然干渉、ノイズ及び妨害に対する耐性を高め、検出を防止し、電力束密度を制限するために使用できる。しかし、ビッグデータ応用では、データ送信は、常に強力なクロック信号とデータアラインメントに関する多くの考慮を必要とし、スペクトル拡散を有する従来のクロック信号は、クロックタイミングの位相が制御できなくなるため、データ送信のために実装するのは困難である。図1に示されるように、その上部は元々データ送信機を駆動するために使用されるクロック信号を示し、その下部は位相において拡散しているクロック信号を示す。拡散位相を有するクロック信号がデータ受信機を駆動するために使用される場合、このスペクトル拡散クロック信号は、データ受信機におけるすべてのデータに対して対応する確立時間及び維持時間を保証することができない。場合によっては、ある時点で、一部のデータが複数回読み取られたり、失われたりして、このシステムデータ送信が完全に安全でなくなる可能性がある。改善されたスペクトル拡散クロック信号発生器が望まれている。
一態様では、本開示は、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路を提供する。この回路は、フィードバックのループにおいて第1の周波数の入力信号を第2の周波数のフィードバック信号と比較して、第1の制御信号及び第2の制御信号を交互に生成して制御ワードFの整数部分Iを決定して第1の周波数を追跡するように構成された分数コントローラを含む周波数検出器を含む。周波数検出器はまた、第1の制御信号及び第2の制御信号に対してn個のレベルを登録し、n個の位相遅延を導入して制御ワードFの小数部分r(0<r<1)をランダムに変更して周波数スペクトルにおける拡大境界を提供するように構成された位相シフトコントローラを含む。この回路は、基本時間単位Δ、第1の周波数、及び制御ワードに基づいて第2の周波数を有する合成周期信号を生成するように構成されたデジタル制御発振器を更に含む。合成周期信号は、フィードバックのループにおいてフィードバック信号としてフィードバックされ、第2の周波数が第1の周波数の拡大境界内にロックされ状態で出力される。
任意選択で、デジタル制御発振器は、Δの等間隔位相シフトを有する第1の周波数のK個のパルスを生成するように構成され、その結果、制御ワードF(2≦F≦2K)の制御下で、合成周期信号は、平均周期T=F・Δを有するK個のパルスのうちの1つから選択され、第2の周波数は、K/Fに第1の周波数を乗算するものに等しい時間平均周波数である。
任意選択で、分数コントローラは、入力信号を受信する第1の入力ポートと、フィードバック信号を受信する第2の入力ポートと、第1の入力ポート及び第2の入力ポートに結合され、第1の周波数と第2の周波数との間の関係を検出するように構成されたトリガーサブ回路と、トリガーサブ回路に結合され、第1の時間フレーム内で第1の制御ポートへの第1の制御信号を生成し、第2の時間フレーム内で第2の制御ポートへの第2の制御信号を生成する結合論理サブ回路とを含む。第1の時間フレーム及び第2の時間フレームは次々に交互に現れる。
任意選択で、トリガーサブ回路は、電力分割器を介して第1の入力ポートに結合され、かつ部分的にインバータを介して第2の入力ポートに結合された4つのD型フリップフロップを含む。4つのD型フリップフロップは、第1の周波数が第2の周波数よりも大きいか又は小さいかを判定するように構成される。結合論理サブ回路は、2つのXORゲートと、2つのインバータと、2つのANDゲートとを含み、第1の周波数が第2の周波数よりも大きいという判定に基づいて第1の時間フレーム内で第1の制御ポートに第1の制御信号を出力するか、又は第1の周波数が第2の周波数よりも小さいという判定に基づいて第2の時間フレーム内で第2の制御ポートに第2の制御信号を出力するように構成される。
任意選択で、第1の制御信号は、第1の時間フレーム内で制御ワードFを減少させるように制御することであり、第2の制御信号は、第2の時間フレーム内で制御ワードFを増加させるように制御することであり、その結果、フィードバックのループが動的平衡に達すると、制御ワードFがIとI+1との間で切り替えられ、1つの第1の時間フレームと1つの第2の時間フレームが次々に交互に現れる。
任意選択で、動的平衡は、第1の時間フレーム内に第1の周期T=I・Δを有する出力パルスの数Nと、第2の時間フレーム内に第2の周期T=(I+1)・Δを有する出力パルスの数Nとに基づいて、平均して次々に交互に現れる1つの第1の時間フレーム及び1つの第2の時間フレームを含む。動的平衡は、NとNの合計に対するNの比である分数rを得る。
任意選択で、位相シフトコントローラは、第1の制御信号を受信して合計nレベルの第1のレジスタ遅延制御信号を生成するか、又は第2の制御信号を受信して合計nレベルの第2のレジスタ遅延制御信号を生成するように構成されたnレベルキャッシュサブ回路を含む。位相シフトコントローラはまた、分数rの値をランダムに選択する擬似ランダムバイナリシーケンス(PRBS)発生器を含む。位相シフトコントローラは、分数rの値をランダムに選択する擬似ランダムバイナリシーケンス(PRBS)発生器を含む。位相シフトコントローラは、nレベルの第1のレジスタ遅延制御信号及びnレベルの第2のレジスタ遅延制御信号に関連する任意の経路を選択し、分数rの値を受信して制御ワードFを決定するように構成された制御サブ回路を更に含む。
任意選択で、nレベルキャッシュサブ回路は、直列に接続されたn段を有する第1のグループのD型フリップフロップを含み、それらは、第1のグループのD型フリップフロップのn段の第1の段で第1の制御信号を受信し、第1のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信して、nレベルの第1のレジスタ遅延制御信号を生成するように構成される。nレベルキャッシュサブ回路はまた、直列に接続されたn段を有する第2のグループのD型フリップフロップを含み、それらは、第2のグループのD型フリップフロップのn段の第1の段で第2の制御信号を受信し、第2のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信して、nレベルの第2のレジスタ遅延制御信号を生成するように構成される。
任意選択で、nレベルキャッシュサブ回路は、Nのn個の選択肢及びNのn個の選択肢を導入する。ランダムに選択されたr=N/(N+N)は、位相において入力信号に先行するフィードバック信号の最大値N・(T-T)と、位相において入力信号より遅れているフィードバック信号の最大値N・(T-T)とによって定義される拡大境界を提供する。
任意選択で、デジタル制御発振器は、等間隔位相を有するK個のパルスを生成する電圧制御発振器と、累算器を介して制御ワードFによって制御される累算レジスタに結合され、K個のパルスを下位経路を介して入力して低レベルの合成周期信号を生成する第1のK‐1マルチプレクサと、加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合され、K個のパルスを上位経路を介して入力して高レベルの合成周期信号を生成する第2のK‐1マルチプレクサと、上位経路と下位経路との間の遷移を制御して合成周期信号を出力する2‐1マルチプレクサとを含む。
任意選択で、合成周期信号は、データ受信確立時間が、周期Tの半分から、位相において入力信号に先行する合成周期信号の最大値を引いた値未満であり、またデータ受信維持時間が、周期Tの半分から、位相において入力信号より遅れている合成周期信号の最大値を引いた値未満であるという条件で、第2の周波数が第1の周波数と実質的に同期しているため、スペクトル拡散クロック信号として送信される。
任意選択で、デジタル制御発振器は、2‐1マルチプレクサに結合されて、上位経路と下位経路の遷移を切り替えるトグルフリップフロップを更に含む。
別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供を提供しており、これは、本明細書に記載され、フィールドプログラマブルゲートアレイ(FPGA)に実装された回路を含む。
更に別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供しており、これは、本明細書に記載され、特定用途向け集積回路(ASIC)に実装された回路を含む。
更に別の態様では、本開示は、スペクトル拡散同期クロック信号を生成するための方法を提供する。この方法は、第1の周波数の入力信号を提供するステップを含む。この方法はまた、等間隔位相遅延Δを有する第1の周波数の複数のパルスを生成するステップを含む。更に、この方法は、制御ワードFによって制御される複数のパルスのうちの1つから、時間平均周波数を有する合成周期信号を取得するステップを含む。合成周期信号はフィードバック信号として使用される。この方法は、フィードバックのループにおいて、第1の周波数の入力信号を第2の周波数のフィードバック信号と比較するステップを更に含む。更に、この方法は、第1の周波数と第2の周波数との関係に基づいて、第1の時間フレームと第2の時間フレーム内で次々に第1の制御信号と第2の制御信号を交互に生成するステップを含む。この方法は、第1の制御信号又は第2の制御信号に基づいて制御ワードFの整数部分Iを更新して、第2の周波数が第1の周波数を追跡できるようにするステップを更に含む。この方法はまた、第1の制御信号及び第2の制御信号のそれぞれに複数の遅延を生成するステップを含む。更に、この方法は、複数の遅延に基づいて制御ワードFの小数部分rをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップを含む。更に、この方法は、時間平均周波数を有する合成周期信号がフィードバックのループ内の動的平衡でI及びI+1内の制御ワードFによってロックされていることに基づいて、クロック信号を出力するステップを含む。
任意選択で、時間平均周波数を有する合成周期信号を取得するステップは、第1の経路において累算器を介して制御ワードFによって制御される累算レジスタに結合された第1のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する第1の周波数のK個のパルスを入力するサブステップと、低レベルの合成周期信号を生成するサブステップと、第2の経路において加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合された第2のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する第1の周波数のK個のパルスを入力するサブステップと、高レベルの合成周期信号を生成するサブステップと、2‐1マルチプレクサを用いて、第1の経路と第2の経路を連動させて、高レベル又は低レベルの合成周期信号のいずれかを出力するサブステップとを含む。
任意選択で、第1の制御信号及び第2の制御信号を生成するステップは、第1の周波数が第2の周波数よりも大きいという判定に基づいて第1の時間フレーム内で第1の制御信号を出力し、第1の周波数が第2の周波数よりも小さいという判定に基づいて第2の時間フレーム内で第2の制御信号を出力するように分数コントローラを動作させるサブステップを含む。
任意選択で、制御ワードFの整数部分Iを更新するステップは、第1の時間フレーム内で第1の制御信号によってトリガーされる整数部分Iを減少させ、第2の時間フレーム内で第2の制御信号によってトリガーされる整数部分Iを増加させるステップを含む。
任意選択で、第1の制御信号及び第2の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたn段を有する第1のグループのD型フリップフロップを形成して、第1のグループのD型フリップフロップのn段の第1の段で第1の制御信号を受信し、第1のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信するサブステップと、nレベルの第1のレジスタ遅延制御信号を生成するサブステップと、直列に接続されたn段を有する第2のグループのD型フリップフロップを形成して、第2のグループのD型フリップフロップのn段の第1の段で第2の制御信号を受信し、第2のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信するサブステップと、nレベルの第2のレジスタ遅延制御信号を生成するサブステップとを含む。
任意選択で、複数の遅延に基づいて制御ワードFの小数部分rをランダムに選択するステップは、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて第1のレジスタ遅延制御信号のうちの1つをランダムに選択して、第1の時間フレーム内で第1の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて第2のレジスタ遅延制御信号のうちの1つをランダムに選択して、第2の時間フレーム内で第2の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを含む。
以下の図面は、開示された様々な実施形態による例示目的のための単なる例であり、本発明の範囲を限定することを意図するものではない。
送信機を駆動するための単一周波数クロック信号及び従来の方法で受信機を駆動するためのスペクトル拡散クロック信号を示す例示的な図である。 本開示の一部の実施形態による、送信機を駆動するための単一周波数クロック信号及び受信機を駆動するためのスペクトル拡散同期クロック信号を示す例示的な図である。 本開示の一実施形態による、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路のブロック図である。 本開示の一実施形態によるデジタル制御発振器の機能図である。 本開示の一実施形態による、図4のデジタル制御発振器に対するK個の入力パルスの概略図である。 本開示の一実施形態による分数コントローラの機能図である。 本開示の一実施形態による分数コントローラにおいて生成される制御信号のタイミング波形図である。 本開示の一実施形態による位相シフトコントローラの機能図である。 本開示の一実施形態による、4レベルキャッシュ登録遅延の下での第1のサイクル周期の4つの可能なオプションを示す例示的な図である。 本開示の一実施形態による、スペクトル拡散機能がオンにされている場合とされていない場合の出力信号における拡大境界の比較を示す概略図である。 本開示の一実施形態による、安全なデータ送信を駆動するためのスペクトル拡散同期クロック信号を示す概略図である。
次に、以下の実施形態を参照して、本開示をより具体的に説明する。一部の実施形態の以下の説明は、例示及び説明のみを目的として本明細書に提示されることに留意されたい。網羅的であること、又は開示された正確な形態に限定されることを意図するものではない。
従来のスペクトル拡散クロック信号は、制御されていない位相関係を有するため、クロック信号は、受信機を駆動するための十分なデータ確立時間及びデータ維持時間を適切に提供することができない。このタイプの駆動クロック信号によって駆動されるデータ送信システムは、データを安全に送信するには信頼性がない。
したがって、本開示は、とりわけ、従来技術の制限及び欠点に起因する1つ以上の問題を実質的に排除する、スペクトル拡散同期クロック信号を生成するための回路及びその方法を提供する。一態様では、本開示は、スペクトル拡散信号の位相を拡大境界内に保つことができる同期スペクトル拡散クロック信号を生成するための周波数ロックループに基づく回路を提供する。図2は、本開示の一部の実施形態による、送信機を駆動するための単一周波数クロック信号及び受信機を駆動するためのスペクトル拡散同期クロック信号を示す例示的な図を示す。図2に示されるように、出力されたクロック信号は元の入力信号と多重位相関係を有するが、スペクトル拡散において事前設定された境界を超えることはない。したがって、出力信号と入力信号は実質的に互いに同期していると見なされる。受信データのデータ確立時間及びデータ維持時間をスペクトル拡散同期クロック信号の下で十分に時間内に提供できれば、データを送信機から受信機に安全に送信することができる。
図3は、本開示の一実施形態による、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路のブロック図である。本開示では、周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路は、スペクトル拡散クロック信号発生器と呼ばれる。図3を参照すると、スペクトル拡散クロック信号発生器100は、フィードバックのループにおいて共に結合された周波数検出器110及びデジタル制御発振器120を含む。第1の周波数f1を有する入力信号は、周波数検出器110によってロード及び受信され、クロック信号発生器100から出てくる第2の周波数f2を有するフィードバック信号は、周波数検出器110にリロードされる。フィードバックのループは、フィードバック信号の第2の周波数f2に、入力信号の第1の周波数f1を追跡させるための周波数ロックループである。
一実施形態では、デジタル制御発振器120は、基本時間単位Δに基づき、デジタル周波数制御ワードFによって制御されて、Δの等間隔位相を有する入力周波数finの複数(K個)の入力パルスの1つを選択してその出力ポートで合成周期信号を形成する(これは次にフィードバック信号として提供される)直接周期合成器として提供される。時間平均周波数直接周期合成の原理に基づいて、周波数制御ワード(又は単に制御ワードと呼ばれる)Fは2~2Kの数値である。
図4は、本開示の一実施形態によるデジタル制御発振器の機能図を示す。図4を参照すると、K個の入力パルスは、単純な電圧制御発振器によって生成される。任意選択で、K個の入力パルスは、同じ周波数finを有するK個の位相等間隔信号から生成される基本時間単位Δに基づく。図5は、本開示の一実施形態による、図4のデジタル制御発振器に対するK個の入力パルスの概略図を示す。任意選択で、基本時間単位は、K段クロスNANDのリングを含む回路で達成される。任意選択で、基本時間単位はまた、インバータチェーン、ジョンソンカウンタ、又は遅延ロックループから構成される。K個の入力パルスはそれぞれ、2つのK‐1マルチプレクサに入力される。図の下半分にある第1のK‐1マルチプレクサ(MUX_A)は、累算器を介して制御ワードFによって制御される2パイプラインレジスタに結合され、K個の入力パルスが第1の出力MUXOUT_Aとして下位経路を通過することを可能にする。遷移時間t6で、累算器は、クロック信号の立ち上がりエッジごとに累積計算を実行して、制御ワードFが、整数部分Iを超える小数部分rを含む実数であることを処理する。下位経路にあるK‐1マルチプレクサは、低電圧レベルで出力CLK1の論理「0」の長さを支配する。第1の遷移時間t1で、SEL_LOWはCLK2の立ち上がりエッジで第1(又は下位)のK‐1マルチプレクサに供給される。したがって、それはK個のパルスのうちの1つのパルスを第1の出力として選択する。第2のK‐1マルチプレクサ(MUXB)は、加算器を介して半制御ワードF/2によって制御される2パイプラインレジスタに結合され、K個のパルスを上位経路を介して入力して、高レベルの第2の出力MUXOUT_Bを生成する。加算器は、制御ワードFの整数部分のみを有する。上位経路にあるK‐1マルチプレクサは、高電圧レベルで出力CLK1の論理「1」の長さを支配する。更に、2‐1マルチプレクサはCLK1によって制御され、上位経路及び下位経路の遷移を制御する。これで、上位経路又は下位経路のいずれかから1つの信号のみが、D型フリップフロップDFF及び2つのインバータを含むトグルフリップフロップ回路に到達し、クロック信号の立ち上がりエッジごとに出力MUXOUTを「1」から「0」に、又は「0」から「1」に切り替える。第2の遷移時間t2で、選択された信号は第1のマルチプレクサMUX_Aを通過し、2‐1マルチプレクサに供給される。t2と同時に発生する第3の遷移時間t3で、CLK2が立ち上がりエッジの後に論理「1」の状態にあるとき、CLK1は論理「0」の状態にある。したがって、2‐1マルチプレクサは、トグルフリップフロップに送信されるMUXOUTとして、上位経路から第2の出力MUXOUT_Bを選択する。第4の遷移時間t4で、第2の出力MUXOUT_Bの立ち上がりエッジはトグルフリップフロップに到達し、0から1への遷移が終了する。第5の遷移時間t5で、CLK1は1に遷移する。したがって、2‐1マルチプレクサは、下位経路の第1の出力MUXOUT_Aを選択してトグルフリップフロップに送信する。プロセス全体が繰り返される。
基本時間単位Δから、デジタル制御発振器120に関連付けられた合成器は最初に、次々に交互に現れる2つ(又はそれ以上)のタイプのサイクルT及びTを生成する。それらの時間の長さを以下に示し、
Figure 2023503754000002
ここで、Iは整数である。特定の第1の時間フレームtの場合、サイクルTは、N個のパルスを生成するために継続し、t=N・Tである。特定の第1の時間フレームtの場合、サイクルTは、N個のパルスを生成するために継続し、t=N・Tである。デジタル制御発振器120が動作しているとき、それはインターリーブ方式でT及びTを使用し、合成周期信号のt+tにわたる加重平均として時間平均周波数(TAF)fTAFを生成し、
Figure 2023503754000003
Figure 2023503754000004
ここで、F=I+rである。
Figure 2023503754000005
は、時間平均パルスT=TTAFの合成中にTとTが発生する確率を表す。制御ワードFを変更することにより、出力周波数fout=fTAFを変更することができる。
本実施形態では、制御ワードFは、周波数ロック機構を備えたフィードバックのループにおいて周波数検出器110によって制御又は選択される。図3を参照すると、フィードバックループに対する入力信号の第1の周波数f1は、デジタル制御発振器120に対するK個の入力パルスの入力周波数finと同じであり、フィードバック信号の第2の周波数f2は、デジタル制御発振器120から出力される1つの時間平均周波数fTAFから動的に選択される。周波数検出器110は、第1の周波数f1の入力信号を第2の周波数f2のフィードバック信号と比較して、第1の制御信号fast及び第2の制御信号slowを交互に生成してフィードバックのループ内の制御ワードFの整数部分Iを決定して、第2の周波数f2が第1の周波数f1を追跡することを可能にするように構成された分数コントローラ112を含む。
特に、図6は、本開示の一実施形態による分数コントローラの機能図を示す。図6を参照すると、分数コントローラ112は、入力信号を受信する第1の入力ポートと、フィードバック信号を受信する第2の入力ポートとを含む。更に、分数コントローラ112は、第1の入力ポート及び第2の入力ポートに結合され、第1の周波数f1と第2の周波数f2との間の関係を検出するように構成されたトリガーサブ回路1121を含む。分数コントローラ112は、トリガーサブ回路1121に結合され、第1の時間フレームt内で第1の制御ポートへの第1の制御信号fastを生成し、第2の時間フレームt内で第2の制御ポートへの第2の制御信号slowを生成する結合論理サブ回路1122を更に含む。第1の時間フレームt及び第2の時間フレームtは次々に交互に現れる。
一実施形態では、トリガーサブ回路1121は、電力分割器を介して第1の入力ポートに結合され、かつ部分的にインバータを介して第2の入力ポートに結合された4つのD型フリップフロップを含む。トリガーサブ回路1121は、第1の周波数f1が第2の周波数数f2よりも大きい/小さいかを判定するように構成される。結合論理サブ回路1122は、2つのXORゲートと、2つのインバータと、2つのANDゲートとを含み、第1の周波数f1が第2の周波数f2よりも大きいという判定に基づいて第1の時間フレームt内で第1の制御ポートに第1の制御信号fastを出力するか、又は第1の周波数f1が第2の周波数f2よりも小さいという判定に基づいて第2の時間フレームt内で第2の制御ポートに第2の制御信号slowを出力するように構成される。本実施形態では、フィードバックのループにおいて、1の制御信号fastは制御ワードFを縮小するように駆動し、第2の制御信号slowは、制御ワードFを拡大するように駆動する。最終的に、図7に概略的に示されるように、第1の制御信号fast及び第2の制御信号slowが交互に生成され、制御ワードFが2つの整数IとI+1の間で切り替えられるとき、フィードバックのループ全体が動的平衡に達する。言い換えると、第2の周波数は、フィードバックのループ内の
Figure 2023503754000006
の関係を介して、実質的に第1の周波数にロックされる。入力周波数が変化すると、即ち、ロッキングターゲットが変更されると、分数コントローラ112は、異なる整数I及びNとNの異なる比率を選択して、周波数ロッキングを決定するように動作する。分数コントローラ112は、フィードバックのループにおいて実質的なリアルタイム周波数ロッキングを達成する。
周波数検出器110はまた、分数コントローラ112によって生成された第1の制御信号fast及び第2の制御信号slowに対してn個のレジスタレベルを提供することによってスペクトル拡散信号を生成するように構成された位相シフトコントローラ114を含む。一実施形態では、位相シフトコントローラ114は、第1の制御信号fast及び第2の制御信号slowのそれぞれにn個の位相遅延を導入して、制御ワードFの小数部分rに追加の複数のオプションを提供する。次に、位相シフトコントローラ114は、小数部分rの1つの任意の値をランダムに選択して、最終的にフィードバックのループ内の制御ワードF=I+rを決定する。
一実施形態では、図8は、本開示の一実施形態による位相シフトコントローラの機能図である。図8を参照すると、位相シフトコントローラ114は、第1の制御信号fastを受信して合計nレベルの第1のレジスタ遅延制御信号を生成するか、又は第2の制御信号slowを受信して合計nレベルの第2のレジスタ遅延制御信号を生成するように構成されたnレベルキャッシュサブ回路を含む。任意選択で、nレベルキャッシュサブ回路は、直列に接続されたn段を有する第1のグループのD型フリップフロップ1140‐1を含み、それらは、第1のグループのD型フリップフロップ1140‐1のn段の第1の段で第1の制御信号fastを受信し、第1のグループのD型フリップフロップ1140‐1のn段のそれぞれでフィードバック信号f2を受信して、nレベルの第1のレジスタ遅延制御信号を生成するように構成される。例えば、それは、第1の段でfast1、第2の段でfast2、第3の段でfast3…第(n-1)の段でfastn-1、第nの段でfastnを出力する。第1のn段のそれぞれは、それぞれ位相遅延を有するレジスタ遅延制御信号を与えるためにランダムに選択された1つの経路であり得る。また、nレベルキャッシュサブ回路は、直列に接続されたn段を有する第2のグループのD型フリップフロップ1140‐2を含み、それらは、第2のグループのD型フリップフロップ1140‐2のn段の第1の段で第2の制御信号slowを受信し、第2のグループのD型フリップフロップ1140‐2のn段のそれぞれでフィードバック信号f2を受信して、nレベルの第2のレジスタ遅延制御信号、即ち、第1の段でslow1、第2の段でslow2、第3の段でslow3…第(n-1)の段でslown-1、第nの段でslownを生成するように構成される。第2のn段のそれぞれは、それぞれ位相遅延を有するレジスタ遅延制御信号を与えるためにランダムに選択された1つの経路であり得る。更に、全体的にfast[0:n]として示される第1の制御信号fast及びnレベルの第1のレジスタ遅延制御信号、ならびに全体的にslow[0:n]として示される第2の制御信号slow及びnレベルの第2のレジスタ遅延制御信号は、コントローラ1142に供給される。
位相シフトコントローラ114はまた、擬似ランダムバイナリシーケンス(PRBS)発生器1141を含み、それは、分数をランダムに選択して、nレベルの第1のレジスタ遅延制御信号及びnレベルの第2のレジスタ遅延制御信号に関連する任意の特定の経路を選択するようにコントローラ1142を駆動する。効果的に、nレベルキャッシュサブ回路は、Tのサイクル周期を有するN個のパルスのn個の選択肢と、Tのサイクル周期を有するN個のパルスのn個の選択肢とを導入する。したがって、制御ワードFの分数r=N/(N+N)は、位相シフトコントローラ114によって選択される。制御ワードFの分数rによる追加の位相遅延は、周波数スペクトルを拡散する。
例えば、図9は、本開示の一実施形態による、4レベルキャッシュ登録遅延の下での第1のサイクル周期の4つの可能なオプションを示す例示的な図を示す。各キャッシュ登録は、入力と出力との間に位相オフセットθを生じさせる遅延線の追加に対応する。例えば、
Figure 2023503754000007
図9を参照すると、tは4つの任意の値を有し、即ち、第1の4レベルレジスタ遅延制御信号におけるfast0、fast1、fast2、fast3のうちの4つの選択オプション、又は第2の4レベルレジスタ遅延制御信号におけるslow0、slow1、slow2、及びslow3のうちの4つの選択オプションに基づいて周期Tを有するパルスの4つの異なる数N、N+1、N+2、N+4を含む。この場合、N及びNはそれぞれ、4つの任意の値から選択することができる。
Figure 2023503754000008
したがって、NとNの異なる組み合わせは、分数の変化を引き起こすことができる。この4レベルキャッシュ登録構造の例では、分数rは、4×4=16の異なる任意の値を有することができる。位相シフトコントローラ114は、PRBS発生器1141を用いて、4レベルキャッシュサブ回路の分数rの値をランダムに選択して、レジスタ遅延制御信号のそれぞれの経路を決定する。分数rの選択のランダム性は、出力周波数のランダム性を高め、スペクトル拡散又は拡大を達成する。
特に、位相シフトコントローラ114を用いてスペクトルを拡大する前に、合成周期信号の出力周波数を入力周波数に実質的にロックするために制御ワードFが整数値IとI+1のみの間で前後に切り替えられることにより、中程度の周波数拡大が入力周波数の周囲で図10の境界1として発生した。制御ワードFの小数部分rの値をランダムに選択するために位相シフトコントローラ114が導入されると、スペクトルは更に大きく拡散し、周波数境界が拡大する。一実施形態では、位相において入力信号に先行するフィードバック信号の最大位相シフト値
Figure 2023503754000009
は、N・(T-T)に等しく、位相において入力信号より遅れているフィードバック信号の最大位相シフト値
Figure 2023503754000010
はN・(T-T)に等しい。図10を参照すると、位相シフトコントローラ114が周波数検出器110に含まれている場合、より拡大された境界、境界2が出力信号に提供される。N及びNの値の範囲が広いため、第1の周波数f1に先行する、又はそれより遅れている第2の周波数f2の最大位相シフト値はより大きくなり、その結果、実質的に第1の周波数を追跡する第2の周波数の境界がより拡大される。一般に、分数コントローラ112及び位相シフトコントローラ114の両方の組み合わせた寄与により、周波数検出器110は、フィードバックのループにおいて制御ワードF=I+rの整数部分及び小数部分の両方を決定することによって、合成周期信号に対する周波数ロッキング又は追跡機能及びスペクトル拡散機能を達成する(図3を参照)。
一実施形態では、周波数スペクトルの拡大境界の周りで入力周波数に実質的にロックされている時間平均周波数を有する合成周期信号は、同期クロック信号として出力することができる。このクロック信号は、データ受信の信頼性及びデータ送信のセキュリティを気にすることなく、受信機で同期データ送信を駆動するために使用することができる。スペクトル拡散クロック信号の拡大境界は、電力をより広い範囲の周波数に拡散することによって、放射エネルギーを低減するのに役立つ。同時に、同期データ送信を成功させるために以下の条件を満たすようにすることができる。図11は、本開示の一実施形態による、安全なデータ送信を駆動するためのスペクトル拡散同期クロック信号の概略図を示す。図11を参照すると、入力信号は第1の周波数f1を有し、本明細書に記載の同期クロック信号発生器回路(図3~図10)によって生成される出力信号は、Tの周期に対応する第2の周波数f2を有する。第2の周波数f2は、実質的に第1の周波数f1を追跡するが、拡大境界を有する。図9を参照すると、拡大境界は
Figure 2023503754000011
の最大値を有する。最大境界値が与えられた場合、図11は、以下を得る。
Figure 2023503754000012
L1は、第1の周波数の立ち下がりエッジから第2の周波数の最も早い立ち上がりエッジまでの時間であり、L2は、第2の周波数の最も遅い立ち上がりエッジから第1の周波数の立ち下がりエッジまでの時間である。期間L1の時間の長さを受信機がデータを受信するためのデータ確立時間よりも長く設定し、期間L2の時間の長さを受信機がデータを受信するためのデータ維持時間よりも長く設定すれば、この同期クロック信号を安全に使用してデータ送信を駆動することができる。
別の態様では、本開示は、スペクトル拡散同期クロック信号を機能的に生成するためのチップを提供する。チップは、本明細書に記載される回路を含み、フィールドプログラマブルゲートアレイ(FPGA)に実装される。あるいは、チップは特定用途向け集積回路(ASIC)に実装することもできる。チップは、いくつかのキャッシュレジスタ及び複合論理回路で構成された完全なデジタル回路構造を有し、クロック信号を合成するためのリアルタイムスペクトル拡散を実現するために高効率、シンプルな設計、小容量という利点を有する。これは、システム性能及びデータ送信セキュリティを維持しながら、電磁干渉放射エネルギーを抑制し、多くの集積回路設計に適用できる。
更に別の態様では、本開示は、スペクトル拡散同期クロック信号を生成するための方法を提供する。一実施形態では、この方法は、図3~図11に示される、本明細書に記載の回路に基づいて実行することができる。特に、この方法は、第1の周波数の入力信号を提供するステップと、等間隔位相遅延Δを有する第1の周波数の複数のパルスを生成するステップとを含む。この方法は、制御ワードFによって制御される複数のパルスのうちの1つから、時間平均周波数を有する合成周期信号を取得するステップを更に含む。合成周期信号はフィードバック信号として使用される。更に、この方法は、フィードバックのループにおいて、第1の周波数の入力信号を第2の周波数のフィードバック信号と比較するステップを含む。この方法はまた、第1の周波数と第2の周波数との関係に基づいて、第1の時間フレームと第2の時間フレーム内で次々に第1の制御信号と第2の制御信号を交互に生成するステップを含む。この方法は、第1の制御信号又は第2の制御信号に基づいて制御ワードFの整数部分Iを更新して、第2の周波数が第1の周波数を追跡できるようにするステップを更に含む。更に、この方法は、第1の制御信号及び第2の制御信号のそれぞれに複数の遅延を生成するステップを含む。この方法は、複数の遅延に基づいて制御ワードFの小数部分rをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップを更に含む。更に、この方法は、時間平均周波数を有する合成周期信号がフィードバックのループ内の動的平衡でI及びI+1内の制御ワードFによってロックされていることに基づいて、クロック信号を出力するステップを含む。
一部の実施形態では、時間平均周波数を有する合成周期信号を取得するステップは、第1の経路において累算器を介して制御ワードFによって制御される累算レジスタに結合された第1のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する第1の周波数のK個のパルスを入力するステップと、低レベルの合成周期信号を生成するステップと、第2の経路において加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合された第2のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する第1の周波数のK個のパルスを入力するステップと、高レベルの合成周期信号を生成するステップと、2‐1マルチプレクサを用いて、第1の経路と第2の経路を連動させて、高レベル又は低レベルの合成周期信号のいずれかを出力するステップとを含む。
一部の実施形態では、第1の制御信号及び第2の制御信号を生成するステップは、第1の周波数が第2の周波数よりも大きいという判定に基づいて第1の時間フレーム内で第1の制御信号を出力し、第1の周波数が第2の周波数よりも小さいという判定に基づいて第2の時間フレーム内で第2の制御信号を出力するように分数コントローラを動作させるステップを含む。
一部の実施形態では、制御ワードFの整数部分Iを更新するステップは、第1の時間フレーム内で第1の制御信号によってトリガーされる整数部分Iを減少させ、第2の時間フレーム内で第2の制御信号によってトリガーされる整数部分Iを増加させるステップを含む。
一部の実施形態では、第1の制御信号及び第2の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたn段を有する第1のグループのD型フリップフロップを形成して、第1のグループのD型フリップフロップのn段の第1の段で第1の制御信号を受信し、第1のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信して、nレベルの第1のレジスタ遅延制御信号を生成するステップと、直列に接続されたn段を有する第2のグループのD型フリップフロップを形成して、第2のグループのD型フリップフロップのn段の第1の段で第2の制御信号を受信し、第2のグループのD型フリップフロップのn段のそれぞれでフィードバック信号を受信して、nレベルの第2のレジスタ遅延制御信号を生成するステップとを含む。
一部の実施形態では、複数の遅延に基づいて制御ワードFの小数部分rをランダムに選択するステップは、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて第1のレジスタ遅延制御信号のうちの1つをランダムに選択して、第1の時間フレーム内で第1の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて第2のレジスタ遅延制御信号のうちの1つをランダムに選択して、第2の時間フレーム内で第2の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを更に含む。
本発明の実施形態の前述の説明は、例示及び説明の目的で提示されてきた。網羅的であること、又は本発明を正確な形態若しくは開示された例示的な実施形態に限定することを意図するものではない。したがって、前述の説明は、限定的ではなく例示的であると見なされるべきである。明らかに、多くの修正及び変形は当業者には明らかであろう。実施形態は、本発明の原理及びその最良の形態の実際の適用を説明するために選択及び記載され、それによって、当業者が、企図される特定の使用又は実装に適した様々な修正を加えて様々な実施形態について本発明を理解できるようにする。本発明の範囲は、本明細書に添付された特許請求の範囲及びそれらの同等物によって定義されることが意図され、すべての用語は、特に明記されていない限り、それらの最も広い合理的な意味で意味される。したがって、「発明」、「本発明」などの用語は、必ずしも特許請求の範囲を特定の実施形態に限定するものではなく、本発明の例示的な実施形態への言及は、本発明に対する限定を意味するものではなく、そのような限定は推論されるべきではない。本発明は、添付の特許請求の範囲の精神及び範囲によってのみ限定される。更に、これらの特許請求の範囲は、名詞又は要素に続く「第1」、「第2」などを使用することに言及することができる。そのような用語は、命名法として理解されるべきであり、特定の数が与えられていない限り、そのような命名法によって修飾される要素の数に制限を与えると解釈されるべきではない。記載されているいかなる利点及び利益も、本発明のすべての実施形態に当てはまるとは限らない。以下の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることを理解されたい。更に、本開示の要素及び構成要素は、その要素又は構成要素が以下の特許請求の範囲において明示的に記載されているか否かにかかわらず、公衆に提供されることを意図するものではない。
100 スペクトル拡散クロック信号発生器
110 周波数検出器
112 分数コントローラ
114 位相シフトコントローラ
120 デジタル制御発振器

Claims (20)

  1. 周波数ロックループにおいてスペクトル拡散同期クロック信号を生成するための回路であって、
    フィードバックのループにおいて第1の周波数の入力信号を第2の周波数のフィードバック信号と比較して、第1の制御信号及び第2の制御信号を交互に生成して制御ワードFの整数部分Iを決定して前記第1の周波数を追跡するように構成された分数コントローラを含み、また前記第1の制御信号及び前記第2の制御信号に対してn個のレベルを登録し、n個の位相遅延を導入して前記制御ワードFの小数部分r(0<r<1)をランダムに変更して周波数スペクトルにおける拡大境界を提供するように構成された位相シフトコントローラを含む周波数検出器と、
    基本時間単位Δ、前記第1の周波数、及び前記制御ワードFに基づいて前記第2の周波数を有する合成周期信号を生成するように構成されたデジタル制御発振器であって、前記合成周期信号は、前記フィードバックのループにおいて前記フィードバック信号としてフィードバックされ、前記第2の周波数が前記第1の周波数の前記拡大境界内にロックされ状態で出力される、デジタル制御発振器と、を備える、回路。
  2. 前記デジタル制御発振器は、Δの等間隔位相シフトを有する前記第1の周波数のK個のパルスを生成するように構成され、その結果、前記制御ワードF(2≦F≦2K)の制御下で、前記合成周期信号は、平均周期T=F・Δ及び前記第2の周波数を有する前記K個のパルスのうちの1つから選択され、前記第2の周波数は、K/Fに前記第1の周波数を乗算するものに等しい時間平均周波数である、請求項1に記載の回路。
  3. 前記分数コントローラは、前記入力信号を受信する第1の入力ポートと、前記フィードバック信号を受信する第2の入力ポートと、前記第1の入力ポート及び前記第2の入力ポートに結合され、前記第1の周波数と前記第2の周波数との間の関係を検出するように構成されたトリガーサブ回路と、前記トリガーサブ回路に結合され、第1の時間フレーム内で第1の制御ポートへの前記第1の制御信号を生成し、第2の時間フレーム内で第2の制御ポートへの前記第2の制御信号を生成する結合論理サブ回路とを含み、前記第1の時間フレーム及び前記第2の時間フレームは次々に交互に現れる、請求項1に記載の回路。
  4. 前記トリガーサブ回路は、電力分割器を介して前記第1の入力ポートに結合され、かつ部分的にインバータを介して前記第2の入力ポートに結合され、前記第1の周波数が前記第2の周波数よりも大きいか又は小さいかを判定するように構成された4つのD型フリップフロップを含み、前記結合論理サブ回路は、2つのXORゲートと、2つのインバータと、2つのANDゲートとを含み、前記第1の周波数が前記第2の周波数よりも大きいという判定に基づいて前記第1の時間フレーム内で前記第1の制御ポートに前記第1の制御信号を出力するか、又は前記第1の周波数が前記第2の周波数よりも小さいという判定に基づいて前記第2の時間フレーム内で前記第2の制御ポートに前記第2の制御信号を出力するように構成される、請求項3に記載の回路。
  5. 前記第1の制御信号は、前記第1の時間フレーム内で前記制御ワードFを減少させるように制御することであり、前記第2の制御信号は、前記第2の時間フレーム内で前記制御ワードFを増加させるように制御することであり、その結果、前記フィードバックのループが動的平衡に達すると、前記制御ワードFがIとI+1との間で切り替えられ、1つの第1の時間フレームと1つの第2の時間フレームが次々に交互に現れる、請求項4に記載の回路。
  6. 前記動的平衡は、前記第1の時間フレーム内に第1の周期T=I・Δを有する出力パルスの数Nと、前記第2の時間フレーム内に第2の周期T=(I+1)・Δを有する出力パルスの数Nとに基づいて、平均して次々に交互に現れる1つの第1の時間フレーム及び1つの第2の時間フレームを含み、NとNの合計に対するNの比である分数rを得る、請求項5に記載の回路。
  7. 前記位相シフトコントローラは、前記第1の制御信号を受信して合計nレベルの第1のレジスタ遅延制御信号を生成するか、又は前記第2の制御信号を受信して合計nレベルの第2のレジスタ遅延制御信号を生成するように構成されたnレベルキャッシュサブ回路と、前記分数rの値をランダムに選択する擬似ランダムバイナリシーケンス(PRBS)発生器と、前記nレベルの前記第1のレジスタ遅延制御信号及び前記nレベルの前記第2のレジスタ遅延制御信号に関連する任意の経路を選択し、前記分数rの前記値を受信して前記制御ワードFを決定するように構成された制御サブ回路とを含む、請求項6に記載の回路。
  8. 前記nレベルキャッシュサブ回路は、直列に接続されたn段を有する第1のグループのD型フリップフロップを含み、それらは、前記第1のグループのD型フリップフロップの前記n段の第1の段で前記第1の制御信号を受信し、前記第1のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、前記nレベルの第1のレジスタ遅延制御信号を生成するように構成され、また、直列に接続されたn段を有する第2のグループのD型フリップフロップを含み、それらは、前記第2のグループのD型フリップフロップの前記n段の前記第1の段で前記第2の制御信号を受信し、前記第2のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、前記nレベルの第2のレジスタ遅延制御信号を生成するように構成される、請求項7に記載の回路。
  9. 前記nレベルキャッシュサブ回路は、Nのn個の選択肢及びNのn個の選択肢を導入し、ランダムに選択されたr=N/(N+N)は、位相において前記入力信号に先行する前記フィードバック信号の最大値N・(T-T)と、位相において前記入力信号より遅れている前記フィードバック信号の最大値N・(T-T)とによって定義される前記拡大境界を提供する、請求項8に記載の回路。
  10. 前記デジタル制御発振器は、等間隔位相を有する前記K個のパルスを生成する電圧制御発振器と、累算器を介して前記制御ワードによって制御される累算レジスタに結合され、前記K個のパルスを下位経路を介して入力して低レベルの前記合成周期信号を生成する第1のK‐1マルチプレクサと、加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合され、前記K個のパルスを上位経路を介して入力して高レベルの前記合成周期信号を生成する第2のK‐1マルチプレクサと、前記上位経路と前記下位経路との間の遷移を制御して前記合成周期信号を出力する2‐1マルチプレクサとを含む、請求項2に記載の回路。
  11. 前記合成周期信号は、データ受信確立時間が、前記平均周期Tの半分から、位相において前記入力信号に先行する前記合成周期信号の最大値を引いた値未満であり、またデータ受信維持時間が、前記周期Tの半分から、位相において前記入力信号より遅れている前記合成周期信号の最大値を引いた値未満であるという条件で、前記第2の周波数が前記第1の周波数と実質的に同期しているため、スペクトル拡散クロック信号として送信される、請求項10に記載の回路。
  12. 前記デジタル制御発振器は、前記2‐1マルチプレクサに結合されて、前記上位経路と前記下位経路の遷移を切り替えるトグルフリップフロップを更に含む、請求項10に記載の回路。
  13. フィールドプログラマブルゲートアレイ(FPGA)に実装された請求項1~12のいずれか一項に記載の回路を含む、スペクトル拡散同期クロック信号を機能的に生成するためのチップ。
  14. 特定用途向け集積回路(ASIC)に実装された請求項1~12のいずれか一項に記載の回路を含む、スペクトル拡散同期クロック信号を機能的に生成するためのチップ。
  15. スペクトル拡散同期クロック信号を生成するための方法であって、
    第1の周波数の入力信号を提供するステップと、
    等間隔位相遅延Δを有する前記第1の周波数の複数のパルスを生成するステップと、
    制御ワードFによって制御される前記複数のパルスのうちの1つから、時間平均周波数を有する合成周期信号を取得するステップであって、前記合成周期信号がフィードバック信号として使用される、ステップと、
    フィードバックのループにおいて、前記第1の周波数の前記入力信号を第2の周波数の前記フィードバック信号と比較するステップと、
    前記第1の周波数と前記第2の周波数との関係に基づいて、第1の時間フレームと第2の時間フレーム内で次々に第1の制御信号と第2の制御信号を交互に生成するステップと、
    前記第1の制御信号又は前記第2の制御信号に基づいて前記制御ワードFの整数部分Iを更新して、前記第2の周波数が前記第1の周波数を追跡できるようにするステップと、
    前記第1の制御信号及び前記第2の制御信号のそれぞれに複数の遅延を生成するステップと、
    前記複数の遅延に基づいて前記制御ワードFの小数部分rをランダムに選択して、スペクトル拡散の拡大位相境界を提供するステップと、
    前記時間平均周波数を有する前記合成周期信号が前記フィードバックのループ内の動的平衡でI及びI+1内の制御ワードFによってロックされていることに基づいて、クロック信号を出力するステップと、を含む、方法。
  16. 時間平均周波数を有する合成周期信号を取得するステップは、第1の経路において累算器を介して前記制御ワードFによって制御される累算レジスタに結合された第1のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する前記第1の周波数のK個のパルスを入力するステップと、低レベルの前記合成周期信号を生成するステップと、第2の経路において加算器を介して半制御ワードF/2によって制御される加算器レジスタに結合された第2のK‐1マルチプレクサを用いて、等間隔位相遅延Δを有する前記第1の周波数の前記K個のパルスを入力するステップと、高レベルの前記合成周期信号を生成するステップと、2‐1マルチプレクサを用いて、前記第1の経路と前記第2の経路を連動させて、前記高レベル又は前記低レベルの前記合成周期信号のいずれかを出力するステップとを含む、請求項15に記載の方法。
  17. 第1の制御信号及び第2の制御信号を生成するステップは、前記第1の周波数が前記第2の周波数よりも大きいという判定に基づいて第1の時間フレーム内で前記第1の制御信号を出力し、前記第1の周波数が前記第2の周波数よりも小さいという判定に基づいて第2の時間フレーム内で前記第2の制御信号を出力するように分数コントローラを動作させるステップを含む、請求項15に記載の方法。
  18. 前記制御ワードFの整数部分Iを更新するステップは、前記第1の時間フレーム内で前記第1の制御信号によってトリガーされる前記整数部分Iを減少させ、前記第2の時間フレーム内で前記第2の制御信号によってトリガーされる前記整数部分Iを増加させるステップを含む、請求項17に記載の方法。
  19. 前記第1の制御信号及び前記第2の制御信号のそれぞれに複数の遅延を生成するステップは、直列に接続されたn段を有する第1のグループのD型フリップフロップを形成して、前記第1のグループのD型フリップフロップの前記n段の第1の段で前記第1の制御信号を受信し、前記第1のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、nレベルの第1のレジスタ遅延制御信号を生成するステップと、直列に接続されたn段を有する第2のグループのD型フリップフロップを形成して、前記第2のグループのD型フリップフロップの前記n段の第1の段で前記第2の制御信号を受信し、前記第2のグループのD型フリップフロップの前記n段のそれぞれで前記フィードバック信号を受信して、nレベルの第2のレジスタ遅延制御信号を生成するステップとを含む、請求項17に記載の方法。
  20. 前記複数の遅延に基づいて前記制御ワードFの小数部分rをランダムに選択するステップは、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて前記第1のレジスタ遅延制御信号のうちの1つをランダムに選択して、前記第1の時間フレーム内で第1の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップと、擬似ランダムバイナリシーケンス(PRBS)発生器を用いて前記第2のレジスタ遅延制御信号のうちの1つをランダムに選択して、前記第2の時間フレーム内で第2の周期を有する多数の出力パルスを制御するようにコントローラを駆動するステップとを含む、請求項19に記載の方法。
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