JP7484339B2

JP7484339B2 - Printing device

Info

Publication number: JP7484339B2
Application number: JP2020063047A
Authority: JP
Inventors: 郁佳八太
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2020-03-31
Filing date: 2020-03-31
Publication date: 2024-05-16
Anticipated expiration: 2040-03-31
Also published as: JP2021160170A

Description

本発明は、ノズルからインク等の液体を吐出して、紙等の記録媒体に印刷する印刷装置に関する。 The present invention relates to a printing device that ejects liquid such as ink from nozzles to print on a recording medium such as paper.

複数のノズルとそれぞれ連通する複数の流路と、複数の流路に対応して設けられ、複数の流路内の液体に吐出エネルギーを付与する複数の駆動素子と、複数の駆動素子に駆動電圧を印加するための複数の電源回路とを備える印刷装置が知られている。複数の電源回路は駆動電圧がそれぞれ異なっている。この印刷装置では、複数のノズルが、各ノズルの吐出特性等に基づいて、複数のグループに予め分割されており、各グループに対して最適な電源回路が割り当てられる（特許文献１参照）。 A printing device is known that includes a number of flow paths each connected to a number of nozzles, a number of drive elements provided corresponding to the number of flow paths and applying ejection energy to the liquid in the number of flow paths, and a number of power supply circuits for applying drive voltages to the number of drive elements. The drive voltages of the power supply circuits are different. In this printing device, the nozzles are divided into a number of groups in advance based on the ejection characteristics of each nozzle, and an optimal power supply circuit is assigned to each group (see Patent Document 1).

特開２０１７－１７７５７２号公報JP 2017-177572 A

しかしながら、上記印刷装置の各電源回路では、割り当てられたノズルグループに含まれる複数のノズルのうち液体を吐出すべきノズルの数が多い場合、液体を吐出すべきノズルの数が少ない場合と比べて負荷変動が大きくなるため、駆動電圧よりも低い電圧が出力される。このため、各ノズルから吐出される液体の吐出量が、本来吐出されるべき吐出量よりも少なくなり、印刷された画像に濃度ムラが発生しやすいという問題があった。 However, in each power supply circuit of the printing device, when there are many nozzles that should eject liquid among the multiple nozzles included in the assigned nozzle group, the load fluctuation is larger than when there are only a few nozzles that should eject liquid, so a voltage lower than the drive voltage is output. This causes the amount of liquid ejected from each nozzle to be less than the amount that should be ejected, which can easily cause density unevenness in the printed image.

本発明は、電圧降下の大きさに応じて駆動電圧を適切に調整することができ、印刷された画像に濃度ムラが発生しにくい印刷装置を提供することを目的とする。 The present invention aims to provide a printing device that can appropriately adjust the drive voltage according to the magnitude of the voltage drop, and that is less likely to produce uneven density in the printed image.

本発明の態様に従えば、異なる駆動電圧が予め設定されている複数の電源回路と、複数のノズルを有するヘッドであって、前記複数のノズルの各々には前記複数の電源回路の何れかが対応付けられているヘッドと、前記複数の電源回路の前記駆動電圧を調整するコントローラとを備え、前記コントローラは、前記複数の電源回路の各々について、当該電源回路に対応付けられ且つ液体を吐出すべきノズルである吐出ノズルの数が多くなるほど、当該電源回路の前記駆動電圧を調整するための調整電圧を大きくする印刷装置が提供される。 According to an aspect of the present invention, a printing device is provided that includes a plurality of power supply circuits to which different drive voltages are preset, a head having a plurality of nozzles, each of which is associated with one of the plurality of power supply circuits, and a controller that adjusts the drive voltages of the plurality of power supply circuits, and the controller increases the adjustment voltage for adjusting the drive voltage of the power supply circuit for each of the plurality of power supply circuits as the number of ejection nozzles that are associated with the power supply circuit and are intended to eject liquid increases.

本発明の態様によれば、コントローラは、複数の電源回路の各々について、吐出ノズルの数が多くなるほど、当該電源回路の調整電圧を大きくする。このため、電圧降下の大きさに応じて各電源回路の駆動電圧を適切に調整することができ、印刷された画像に濃度ムラが生じるのを抑制することができる。 According to this aspect of the invention, the controller increases the regulated voltage of each of the multiple power supply circuits as the number of ejection nozzles increases. This allows the drive voltage of each power supply circuit to be appropriately adjusted according to the magnitude of the voltage drop, making it possible to prevent uneven density in the printed image.

本実施形態の印刷装置の要部構成の一例を示す平面図である。FIG. 2 is a plan view illustrating an example of a configuration of a main part of the printing device according to the present embodiment. 本実施形態のヘッドの一例を示す底面図である。FIG. 2 is a bottom view showing an example of a head according to the present embodiment. 本実施形態のヘッドが備える第２基板と、第２基板と接続されたフレキシブル回路基板との構成の一例を示すブロック図である。4 is a block diagram showing an example of the configuration of a second substrate provided in the head of the present embodiment and a flexible circuit board connected to the second substrate. FIG. ドライバＩＣが備える回路構成の一例を示す図である。FIG. 2 is a diagram illustrating an example of a circuit configuration of a driver IC. 本実施形態のヘッドが備える波形生成回路の構成の一例を示す回路図である。4 is a circuit diagram showing an example of the configuration of a waveform generating circuit included in the head of the present embodiment. FIG. 本実施形態の印刷の流れの概要を示す図である。FIG. 2 is a diagram showing an outline of a printing flow according to the present embodiment. ある吐出タイミングにおける、各電源回路の調整電圧の一例を示す表である。11 is a table showing an example of regulated voltages of each power supply circuit at a certain ejection timing. 変形例１における図７相当の表である。8 is a table corresponding to FIG. 7 in the first modified example. 変形例２における図７相当の表である。8 is a table corresponding to FIG. 7 in Modification 2. 変形例３における図７相当の表であり、(ａ)は２つの連続する吐出タイミングのうち前の吐出タイミングを示し、（ｂ）は２つの連続する吐出タイミングのうち後の吐出タイミングを示す。8 is a table corresponding to FIG. 7 in modified example 3, in which (a) shows the earlier ejection timing of two successive ejection timings, and (b) shows the later ejection timing of two successive ejection timings. 変形例４の印刷装置において印刷処理よりも前に駆動電圧を調整する場合の、調整電圧の一例を示す表である。13 is a table showing an example of adjustment voltages when the drive voltage is adjusted before a print process in a printing device according to a fourth modified example.

以下、本発明の実施形態に係る印刷装置について、図１～７を参照しつつ説明する。 The printing device according to an embodiment of the present invention will be described below with reference to Figures 1 to 7.

図１において、シートＰの搬送方向上流側を印刷装置１の前方、搬送方向下流側を印刷装置１の後方と定義する。また、シートＰが搬送される面（図１の紙面と平行な面）と平行で、且つ、前記搬送方向と直交する方向をシート幅方向と定義する。尚、図の左側が印刷装置１の左方、図の右側が印刷装置１の右方である。さらに、シートＰの搬送面と直交する方向（図１の紙面に直交する方向）を、印刷装置１の上下方向と定義する。図１において、紙面表側が上方、紙面裏側が下方である。以下では、前後左右上下を適宜使用して説明する。 In FIG. 1, the upstream side of the transport direction of sheet P is defined as the front of the printing device 1, and the downstream side of the transport direction is defined as the rear of the printing device 1. In addition, the direction parallel to the plane along which sheet P is transported (the plane parallel to the paper surface of FIG. 1) and perpendicular to the transport direction is defined as the sheet width direction. The left side of the figure is the left of the printing device 1, and the right side of the figure is the right of the printing device 1. Furthermore, the direction perpendicular to the transport plane of sheet P (the direction perpendicular to the paper surface of FIG. 1) is defined as the up-down direction of the printing device 1. In FIG. 1, the front side of the paper surface is the top, and the back side of the paper surface is the bottom. In the following explanation, front-back, left-right, up-down will be used as appropriate.

図１に示すように、印刷装置１は、筐体２と、プラテン３と、４個のラインヘッド４と、２個の搬送ローラ５Ａ、５Ｂと、制御装置７とを備える。 As shown in FIG. 1, the printing device 1 includes a housing 2, a platen 3, four line heads 4, two conveying rollers 5A and 5B, and a control device 7.

プラテン３は筐体２内に平置きされている。プラテン３の上面には、シートＰが載置される。４個のラインヘッド４は、プラテン３の上方に前後方向に並設されている。２個の搬送ローラ５Ａ、５Ｂは、プラテン３に対して前側と後側にそれぞれ配置されている。２個の搬送ローラ５Ａ、５Ｂは、図示しないモータによってそれぞれ駆動され、プラテン３上のシートＰを後方へ搬送する。なお、本実施形態では、４個のラインヘッド４を備える構成であるが、ラインヘッド４の数は４個に限定されない。 The platen 3 is laid flat in the housing 2. A sheet P is placed on the upper surface of the platen 3. The four line heads 4 are arranged in a row in the front-to-rear direction above the platen 3. The two transport rollers 5A, 5B are arranged on the front and rear sides of the platen 3, respectively. The two transport rollers 5A, 5B are each driven by a motor (not shown) to transport the sheet P on the platen 3 rearward. Note that, although the present embodiment is configured with four line heads 4, the number of line heads 4 is not limited to four.

図３に示すように、制御装置７は第１基板７１を備える。第１基板７１は、ＦＰＧＡ（Field Programmable Gate Array）７１１の他に、不図示のＲＯＭ(Read Only Memory)、不図示のＲＡＭ(Random Access Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)７１２などを備える。制御装置７は、パーソナルコンピュータ等の外部装置９と相互に通信が可能である。制御装置７は、外部装置９又は印刷装置１が具備する操作部（不図示）からの指示により、当該ＲＯＭに格納されたプログラムに従って各ラインヘッド４及び搬送ローラ５Ａ、５Ｂの動作を制御する。なお、ＦＰＧＡ７１１に代えてＣＰＵ（Central Processing Unit ）又はＭＰＵ（Microprocessor Unit ）を使用してもよい。 As shown in FIG. 3, the control device 7 includes a first board 71. In addition to an FPGA (Field Programmable Gate Array) 711, the first board 71 includes a ROM (Read Only Memory) (not shown), a RAM (Random Access Memory) (not shown), and an EEPROM (Electrically Erasable Programmable Read-Only Memory) 712. The control device 7 can communicate with an external device 9 such as a personal computer. The control device 7 controls the operation of each line head 4 and the transport rollers 5A and 5B according to a program stored in the ROM in response to an instruction from the external device 9 or an operation unit (not shown) provided in the printing device 1. Note that a CPU (Central Processing Unit) or an MPU (Microprocessor Unit) may be used instead of the FPGA 711.

例えば制御装置７は、搬送ローラ５Ａ、５Ｂを駆動するモータを制御して、搬送ローラ５Ａ、５ＢにシートＰを搬送方向に搬送させる。また、制御装置７は、各ラインヘッド４を制御してシートＰに向けてインクを吐出させる。これにより、シートＰに画像が印刷される。なお、シートＰは、搬送方向の上流端を含む供給ロールと、搬送方向の下流端を含む回収ロールとからなるロール状のシートであってもよい。この場合、供給ロールは搬送方向上流側の搬送ローラ５Ａに取り付けられてもよく、回収ロールは搬送方向下流側の搬送ローラ５Ｂに取り付けられてもよい。あるいは、シートＰは、搬送方向の上流端を含む供給ロールのみを含むロール状のシートであってもよい。この場合、供給ロールは搬送方向上流側の搬送ローラ５Ａに取り付けられてもよい。 For example, the control device 7 controls a motor that drives the transport rollers 5A and 5B to cause the transport rollers 5A and 5B to transport the sheet P in the transport direction. The control device 7 also controls each line head 4 to eject ink toward the sheet P. This causes an image to be printed on the sheet P. The sheet P may be a roll-shaped sheet consisting of a supply roll including an upstream end in the transport direction and a recovery roll including a downstream end in the transport direction. In this case, the supply roll may be attached to the transport roller 5A on the upstream side in the transport direction, and the recovery roll may be attached to the transport roller 5B on the downstream side in the transport direction. Alternatively, the sheet P may be a roll-shaped sheet including only the supply roll including the upstream end in the transport direction. In this case, the supply roll may be attached to the transport roller 5A on the upstream side in the transport direction.

筐体２には、４個のラインヘッド４に対応して、４個のヘッド保持部８が取り付けられている。４個のヘッド保持部８は、プラテン３の上方で、且つ、搬送ローラ５Ａ、５Ｂの間の位置において、前後に並設されている。各ヘッド保持部８によって、１個のラインヘッド４が保持される。 Four head holding parts 8 are attached to the housing 2 corresponding to the four line heads 4. The four head holding parts 8 are arranged side by side in a front-to-back manner above the platen 3 and between the transport rollers 5A and 5B. Each head holding part 8 holds one line head 4.

４個のラインヘッド４は、それぞれ、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色のインクを吐出する。各ラインヘッド４には、図示しないインクタンクから、対応する１色のインクが供給される。 The four line heads 4 each eject ink of one of four colors: cyan (C), magenta (M), yellow (Y), and black (K). Each line head 4 is supplied with ink of the corresponding color from an ink tank (not shown).

図２に示すように、本実施形態の各ラインヘッド４は、９個のヘッド１１を備える。９個のヘッド１１は、シート幅方向に沿って千鳥状に２列に配置されている。１つのラインヘッド４には１色のインクが供給されるので、当該１つのラインヘッド４に含まれる９個のヘッド１１からは、当該１色のインクが吐出される。なお、本実施形態では、ラインヘッド４が９個のヘッド１１を備える構成であるが、ヘッド１１の数は９個に限定されない。 As shown in FIG. 2, each line head 4 in this embodiment includes nine heads 11. The nine heads 11 are arranged in two rows in a staggered pattern along the sheet width direction. One color of ink is supplied to one line head 4, and ink of that one color is ejected from the nine heads 11 included in that one line head 4. Note that, although the line head 4 in this embodiment includes nine heads 11, the number of heads 11 is not limited to nine.

本実施形態の各ヘッド１１の底面には、１６８０個のノズル１１ａが開口しており、１６８０個のノズル１１ａは、シート幅方向に並べられた複数のノズル列を形成している。つまり、ヘッド１１は、複数のノズル１１ａを有する。そして、各ノズル列は、搬送方向に並べられた複数のノズル１１ａにより形成されている。なお、本実施形態では、各ヘッド１１が１６８０個のノズル１１ａを備える構成であるが、ノズル１１ａの数は１６８０個に限定されない。 In this embodiment, 1,680 nozzles 11a are open on the bottom surface of each head 11, and the 1,680 nozzles 11a form multiple nozzle rows aligned in the sheet width direction. In other words, the head 11 has multiple nozzles 11a. Each nozzle row is formed by multiple nozzles 11a aligned in the transport direction. Note that, although in this embodiment, each head 11 is configured to have 1,680 nozzles 11a, the number of nozzles 11a is not limited to 1,680.

また、各ヘッド１１には、ノズル１１ａと同数の駆動素子１１１（後述）と、第２基板５０及びフレキシブル回路基板６０とが備えられている。本実施形態の印刷装置１は４個のラインヘッド４を備え、各ラインヘッド４は９個のヘッド１１を備えるので、印刷装置１は、３６個のヘッド１１を備える。従って、第２基板５０の数も３６個となり、第２基板５０と接続されたフレキシブル回路基板６０の数も３６個となる。図３に示すように、制御装置７の第１基板７１は、３６個の第２基板５０に接続される。なお図３では、便宜上、１個の第２基板５０と１個のフレキシブル回路基板６０のみを示している。 Each head 11 is also provided with the same number of drive elements 111 (described below) as the nozzles 11a, as well as a second substrate 50 and a flexible circuit board 60. The printing device 1 of this embodiment has four line heads 4, and each line head 4 has nine heads 11, so the printing device 1 has 36 heads 11. Therefore, the number of second substrates 50 is also 36, and the number of flexible circuit boards 60 connected to the second substrates 50 is also 36. As shown in FIG. 3, the first substrate 71 of the control device 7 is connected to 36 second substrates 50. Note that in FIG. 3, for convenience, only one second substrate 50 and one flexible circuit board 60 are shown.

第２基板５０は、コントローラとしてのＦＰＧＡ５１、ＥＥＰＲＯＭなどの不揮発性メモリ５２、Ｄ／Ａコンバータ２０、電源回路２１～２６などを備える。なお、本実施形態において、第２基板５０は６個の電源回路２１～２６を備えているが、電源回路の数は６個には限定されない。また、フレキシブル回路基板６０は、ＥＥＰＲＯＭなどの不揮発性メモリ６２、ドライバＩＣ２７などを備える。 The second substrate 50 includes an FPGA 51 as a controller, a non-volatile memory 52 such as an EEPROM, a D/A converter 20, and power supply circuits 21-26. In this embodiment, the second substrate 50 includes six power supply circuits 21-26, but the number of power supply circuits is not limited to six. The flexible circuit substrate 60 includes a non-volatile memory 62 such as an EEPROM, a driver IC 27, and the like.

ＦＰＧＡ５１は、第１基板７１に設けられたＦＰＧＡ７１１の制御の下、電源回路２１～２６の駆動電圧を設定するためのデジタルの設定信号を、Ｄ／Ａコンバータ２０に出力する。 Under the control of the FPGA 711 provided on the first board 71, the FPGA 51 outputs a digital setting signal to the D/A converter 20 to set the drive voltage of the power supply circuits 21 to 26.

Ｄ／Ａコンバータ２０は、ＦＰＧＡ５１が出力するデジタルの設定信号をアナログの設定信号に変換して電源回路２１～２６に出力する。 The D/A converter 20 converts the digital setting signal output by the FPGA 51 into an analog setting signal and outputs it to the power supply circuits 21 to 26.

電源回路２１～２６は、例えば、ＦＥＴ、インダクタ、抵抗、電解コンデンサ等の複数の電子部品で構成されるＤＣ／ＤＣコンバータとすることができる。各電源回路２１～２６は、設定信号で指定された駆動電圧をドライバＩＣ２７に出力する。つまり、ＦＰＧＡ５１は、各電源回路２１～２６の駆動電圧を調整する。本実施形態において、電源回路２１～２６には、異なる駆動電圧が予め設定されている。 The power supply circuits 21 to 26 can be DC/DC converters composed of multiple electronic components such as FETs, inductors, resistors, and electrolytic capacitors. Each of the power supply circuits 21 to 26 outputs a drive voltage specified by a setting signal to the driver IC 27. In other words, the FPGA 51 adjusts the drive voltage of each of the power supply circuits 21 to 26. In this embodiment, different drive voltages are preset for the power supply circuits 21 to 26.

ドライバＩＣ２７は、配線ＶＤＤ１を介して電源回路２１と接続され、配線ＶＤＤ２を介して電源回路２２と接続され、配線ＶＤＤ３を介して電源回路２３と接続され、配線ＶＤＤ４を介して電源回路２４と接続され、配線ＶＤＤ５を介して電源回路２５と接続され、配線ＨＶＤＤを介して電源回路２６と接続されている。なお、電源回路２６は、後述の駆動素子１１１と配線ＶＣＯＭを介して接続されている。配線ＨＶＤＤと配線ＶＣＯＭは、電源回路２６から引き出された配線が、経路の途中で２つの配線に分岐したものである。 The driver IC 27 is connected to the power supply circuit 21 via wiring VDD1, to the power supply circuit 22 via wiring VDD2, to the power supply circuit 23 via wiring VDD3, to the power supply circuit 24 via wiring VDD4, to the power supply circuit 25 via wiring VDD5, and to the power supply circuit 26 via wiring HVDD. The power supply circuit 26 is connected to the drive element 111 (described below) via wiring VCOM. The wiring HVDD and wiring VCOM are wiring drawn from the power supply circuit 26 that branches into two wirings midway along the route.

電源回路２１～２６は、ドライバＩＣ２７の内部に形成された波形生成回路３０（１）～波形生成回路３０（ｎ）（ｎは２以上の自然数であり、本実施形態では、ヘッド１１が有する駆動素子１１１の数、即ち１６８０に等しい）に接続されている。 The power supply circuits 21 to 26 are connected to the waveform generating circuits 30(1) to 30(n) (n is a natural number equal to or greater than 2, and in this embodiment, n is equal to the number of driving elements 111 that the head 11 has, i.e., 1680) formed inside the driver IC 27.

波形生成回路３０（１）～３０（ｎ）は、各ヘッド１１が備えているｎ個の駆動素子１１１にそれぞれ対応して備えられている。つまり、波形生成回路３０（１）～３０（ｎ）は、各ヘッド１１が備えているｎ個のノズル１１ａにそれぞれ対応して備えられている。ドライバＩＣ２７は、ｎ本の信号線３４（１）～３４（ｎ）と接続されている。ドライバＩＣ２７は、ｎ本の信号線３４（１）～３４（ｎ）を介して、ｎ個の駆動素子１１１と接続されている。各信号線３４は、駆動素子１１１の個別電極と接続されている。 The waveform generating circuits 30(1) to 30(n) are provided corresponding to the n driving elements 111 of each head 11. In other words, the waveform generating circuits 30(1) to 30(n) are provided corresponding to the n nozzles 11a of each head 11. The driver IC 27 is connected to n signal lines 34(1) to 34(n). The driver IC 27 is connected to the n driving elements 111 via the n signal lines 34(1) to 34(n). Each signal line 34 is connected to an individual electrode of the driving element 111.

また、ドライバＩＣ２７は、ｎ個の駆動素子１１１に対応して設けられたｎ個のセレクタ９０（１）～９０（ｎ）を備える。各セレクタ９０は、ドライバＩＣ２７の内部に形成された複数のＦＥＴなどから構成されるハードウェアの構成要素である。 The driver IC 27 also includes n selectors 90(1) to 90(n) corresponding to the n drive elements 111. Each selector 90 is a hardware component that is composed of multiple FETs formed inside the driver IC 27.

電源回路２６は、駆動素子１１１のＶＣＯＭ用電源電圧、あるいは後述のＰＭＯＳトランジスタ３１１～３１５のＨＶＤＤ（ハイサイド側バックゲート電圧）として使用することができる。 The power supply circuit 26 can be used as a power supply voltage for VCOM of the driving element 111, or as HVDD (high-side backgate voltage) for the PMOS transistors 311 to 315 described below.

不揮発性メモリ６２には、各ノズル１１ａを識別するノズルＩＤなどが記憶されている。また、不揮発性メモリ５２には、例えば、ｎ個のノズル１１ａと５個の電源回路２１～２５との対応関係などが記憶されている。つまり、複数のノズル１１ａの各々には複数の電源回路２１～２５の何れかが対応付けられている。なお、これらの対応関係は不揮発性メモリ５２ではなく、フレキシブル回路基板６０に設けられた不揮発性メモリ６２に記憶されていてもよい。 The non-volatile memory 62 stores a nozzle ID for identifying each nozzle 11a. The non-volatile memory 52 also stores, for example, the correspondence between the n nozzles 11a and the five power supply circuits 21 to 25. In other words, each of the multiple nozzles 11a is associated with one of the multiple power supply circuits 21 to 25. These correspondences may be stored in the non-volatile memory 62 provided on the flexible circuit board 60, rather than in the non-volatile memory 52.

また、ドライバＩＣ２７は、ｎ本の制御線３３（１）～３３（ｎ）及び制御線４０を介してＦＰＧＡ５１と接続されている。制御線３３（１）～３３（ｎ）は、上述のｎ個の波形生成回路３０（１）～３０（ｎ）に対応して設けられた制御線である。各制御線３３には、各波形生成回路３０に備えられたＦＥＴを制御するための信号が伝播される。この信号に従って、波形生成回路３０は、駆動素子１１１を駆動する駆動信号を生成し、生成した駆動信号を、信号線３４を介して駆動素子１１１に出力する。 The driver IC 27 is also connected to the FPGA 51 via n control lines 33(1) to 33(n) and a control line 40. The control lines 33(1) to 33(n) are provided to correspond to the n waveform generating circuits 30(1) to 30(n) described above. A signal for controlling the FET provided in each waveform generating circuit 30 is transmitted to each control line 33. In response to this signal, the waveform generating circuit 30 generates a drive signal that drives the driving element 111, and outputs the generated drive signal to the driving element 111 via a signal line 34.

また、制御線４０には、ドライバＩＣ２７が有するｎ個のセレクタ９０（１）～９０（ｎ）を制御するための制御信号が伝送される。ＦＰＧＡ５１は、ｎ個のセレクタ９０（１）～９０（ｎ）を制御することで、各信号線３４に出力する駆動信号を生成するための電源回路を選択する。 In addition, a control signal for controlling n selectors 90(1) to 90(n) of the driver IC 27 is transmitted to the control line 40. The FPGA 51 controls the n selectors 90(1) to 90(n) to select a power supply circuit for generating a drive signal to be output to each signal line 34.

次に、ドライバＩＣ２７が備える回路構成の一例を、図４を参照しつつ説明する。図４に示されるように、ドライバＩＣ２７は、ｎ個の波形生成回路３０（１）～３０（ｎ）と、波形生成回路３０（１）～３０（ｎ）にそれぞれ対応して備えられたｎ個のセレクタ９０（１）～９０（ｎ）を備える。 Next, an example of the circuit configuration of the driver IC 27 will be described with reference to FIG. 4. As shown in FIG. 4, the driver IC 27 has n waveform generating circuits 30(1) to 30(n) and n selectors 90(1) to 90(n) that correspond to the waveform generating circuits 30(1) to 30(n), respectively.

ドライバＩＣ２７は、ノズルの数と同じｎ個の回路構成を備えている。ｎ個の回路構成は同様の構成を有するので、以下では、制御線３３（１）と、信号線３４（１）との間に備えられた回路構成について説明する。ドライバＩＣ２７には、制御線３３（１）と信号線３４（１）との間に、セレクタ９０（１）と波形生成回路３０（１）が形成されている。 The driver IC 27 has n circuit configurations, the same number as the number of nozzles. Since the n circuit configurations have the same configuration, the following describes the circuit configuration provided between the control line 33(1) and the signal line 34(1). The driver IC 27 has a selector 90(1) and a waveform generating circuit 30(1) formed between the control line 33(1) and the signal line 34(1).

ＦＰＧＡ５１からの制御線３３（１）は、セレクタ９０（１）と接続されている。制御線３３（１）はＦＰＧＡ５１とセレクタ９０（１）とを結ぶ経路の途中で分岐しており、制御線３３（１）から分岐した制御線ＳＢ（１）は波形生成回路３０（１）と接続されている。 The control line 33(1) from the FPGA 51 is connected to the selector 90(1). The control line 33(1) branches off midway along the path connecting the FPGA 51 and the selector 90(1), and the control line SB(1) branching off from the control line 33(1) is connected to the waveform generating circuit 30(1).

セレクタ９０（１）と波形生成回路３０（１）とは、５本の制御線Ｓ１（１）、Ｓ２（１）、Ｓ３（１）、Ｓ４（１）、及びＳ５（１）で接続されている。セレクタ９０（１）は、ＦＰＧＡ５１からの指示に従って、５本の制御線Ｓ１（１）、Ｓ２（１）、Ｓ３（１）、Ｓ４（１）、及びＳ５（１）の中から選択されるいずれか一つの制御線を、制御線３３（１）と接続する。 The selector 90(1) and the waveform generating circuit 30(1) are connected by five control lines S1(1), S2(1), S3(1), S4(1), and S5(1). The selector 90(1) connects one of the five control lines S1(1), S2(1), S3(1), S4(1), and S5(1) to the control line 33(1) in accordance with an instruction from the FPGA 51.

波形生成回路３０（１）には、上述の配線ＶＤＤ１～ＶＤＤ５と接続される５つの配線と、配線ＨＶＤＤと接続される配線と、配線ＧＮＤと接続される配線とが接続されている。 The waveform generating circuit 30(1) is connected to five wirings connected to the above-mentioned wirings VDD1 to VDD5, a wiring connected to the wiring HVDD, and a wiring connected to the wiring GND.

次に、本実施形態のヘッド１１が備える波形生成回路３０（１）～３０（ｎ）の構成の一例について、図５を参照しつつ説明する。なお、波形生成回路３０（１）～３０（ｎ）は、同様の構成を有するので、以下では、波形生成回路３０（１）について説明する。波形生成回路３０（１）は、５個のＰＭＯＳ(P-type Metal Oxide Semiconductor)トランジスタ３１１～３１５（図５では、２つのみ図示）、１個のＮＭＯＳ(N-type Metal Oxide Semiconductor)トランジスタ３２、抵抗３５などを備える。波形生成回路３０（１）は、信号線３４（１）を介して、駆動素子１１１の個別電極と接続されている。 Next, an example of the configuration of the waveform generating circuits 30(1) to 30(n) included in the head 11 of this embodiment will be described with reference to FIG. 5. Note that the waveform generating circuits 30(1) to 30(n) have the same configuration, so the following describes the waveform generating circuit 30(1). The waveform generating circuit 30(1) includes five PMOS (P-type Metal Oxide Semiconductor) transistors 311 to 315 (only two are shown in FIG. 5), one NMOS (N-type Metal Oxide Semiconductor) transistor 32, a resistor 35, and the like. The waveform generating circuit 30(1) is connected to the individual electrodes of the driving element 111 via a signal line 34(1).

本実施形態の駆動素子１１１は、一つの圧力室に対して、個別電極と第１の定電位電極との間に挟まれる第１活性部と、個別電極と第２の定電位電極との間に挟まれる第２活性部とを備える圧電素子である。このため、駆動素子１１１は、キャパシタ１１１ｂと、キャパシタ１１１ｂ′を備える。 The driving element 111 of this embodiment is a piezoelectric element that has, for one pressure chamber, a first active portion sandwiched between an individual electrode and a first constant potential electrode, and a second active portion sandwiched between the individual electrode and a second constant potential electrode. Therefore, the driving element 111 has a capacitor 111b and a capacitor 111b'.

５つのＰＭＯＳトランジスタ３１１～３１５の５つのソース端子３１１ａ～３１５ａにはそれぞれ、配線ＶＤＤ１～ＶＤＤ５が接続されている。ＮＭＯＳトランジスタ３２のソース端子３２ａは、グランドに接続されている。つまり、ＰＭＯＳトランジスタ３１１は、配線ＶＤＤ１を介して電源回路２１と接続されている。ＰＭＯＳトランジスタ３１２は、配線ＶＤＤ２を介して電源回路２２と接続されている。ＰＭＯＳトランジスタ３１３は、配線ＶＤＤ３を介して電源回路２３と接続されている。ＰＭＯＳトランジスタ３１４は、配線ＶＤＤ４を介して電源回路２４と接続されている。ＰＭＯＳトランジスタ３１５は、配線ＶＤＤ５を介して電源回路２５と接続されている。 The five source terminals 311a to 315a of the five PMOS transistors 311 to 315 are connected to wiring VDD1 to VDD5, respectively. The source terminal 32a of the NMOS transistor 32 is connected to ground. That is, the PMOS transistor 311 is connected to the power supply circuit 21 via wiring VDD1. The PMOS transistor 312 is connected to the power supply circuit 22 via wiring VDD2. The PMOS transistor 313 is connected to the power supply circuit 23 via wiring VDD3. The PMOS transistor 314 is connected to the power supply circuit 24 via wiring VDD4. The PMOS transistor 315 is connected to the power supply circuit 25 via wiring VDD5.

ＰＭＯＳトランジスタ３１１のゲート端子３１１ｃには、制御線Ｓ１（１）が接続されている。ＰＭＯＳトランジスタ３１２のゲート端子３１２ｃには、制御線Ｓ２（１）が接続されている。ＰＭＯＳトランジスタ３１３のゲート端子３１３ｃには、制御線Ｓ３（１）が接続されている。ＰＭＯＳトランジスタ３１４のゲート端子３１４ｃには、制御線Ｓ４（１）が接続されている。ＰＭＯＳトランジスタ３１５のゲート端子３１５ｃには、制御線Ｓ５（１）が接続されている。また、ＮＭＯＳトランジスタ３２のゲート端子３２ｃには、制御線ＳＢ（１）が接続されている。 The control line S1(1) is connected to the gate terminal 311c of the PMOS transistor 311. The control line S2(1) is connected to the gate terminal 312c of the PMOS transistor 312. The control line S3(1) is connected to the gate terminal 313c of the PMOS transistor 313. The control line S4(1) is connected to the gate terminal 314c of the PMOS transistor 314. The control line S5(1) is connected to the gate terminal 315c of the PMOS transistor 315. The control line SB(1) is connected to the gate terminal 32c of the NMOS transistor 32.

また、５つのＰＭＯＳトランジスタ３１１～３１５のドレイン端子３１１ｂ～３１５ｂは、抵抗３５の一端に接続されている。また、ＮＭＯＳトランジスタ３２のドレイン端子３２ｂは、抵抗３５の一端に接続されている。抵抗３５の他端は、駆動素子１１１の個別電極（キャパシタ１１１ｂ′の他端及びキャパシタ１１１ｂの一端）に接続されている。駆動素子１１１の第１の定電位電極（キャパシタ１１１ｂ′の一端）はＶＣＯＭに接続され、駆動素子１１１の第２の定電位電極（キャパシタ１１１ｂの他端）はグラウンドに接続されている。 The drain terminals 311b to 315b of the five PMOS transistors 311 to 315 are connected to one end of a resistor 35. The drain terminal 32b of the NMOS transistor 32 is connected to one end of the resistor 35. The other end of the resistor 35 is connected to the individual electrodes of the driving element 111 (the other end of the capacitor 111b' and one end of the capacitor 111b). The first constant potential electrode of the driving element 111 (one end of the capacitor 111b') is connected to VCOM, and the second constant potential electrode of the driving element 111 (the other end of the capacitor 111b) is connected to ground.

ＦＰＧＡ５１が、制御線３３（１）にローレベル（「Ｌ」）の信号を出力すると、ＰＭＯＳトランジスタ３１１～３１５のうち、上述のセレクタ９０（１）で選択された信号線と接続されたいずれか一つのＰＭＯＳトランジスタはオン状態となる。電源回路２１～２５のいずれか一つから供給される電圧によってキャパシタ１１１ｂが充電され、キャパシタ１１１ｂ′が放電される。一方、ＦＰＧＡ５１が、制御線３３（１）にハイレベル（「Ｈ」）の信号を出力すると、ＮＭＯＳトランジスタ３２はオン状態となり、電源回路２１～２５のうちのいずれか一つから出力される電圧によってキャパシタ１１１ｂ′が充電され、キャパシタ１１１ｂが放電される。キャパシタ１１１ｂ、１１１ｂ′が交互に充電及び放電を行うことによって、駆動素子１１１は変形し、ノズルの吐出口１１ａからインクが吐出される。 When the FPGA 51 outputs a low level ("L") signal to the control line 33(1), one of the PMOS transistors 311-315 connected to the signal line selected by the selector 90(1) is turned on. The capacitor 111b is charged by the voltage supplied from one of the power supply circuits 21-25, and the capacitor 111b' is discharged. On the other hand, when the FPGA 51 outputs a high level ("H") signal to the control line 33(1), the NMOS transistor 32 is turned on, and the capacitor 111b' is charged by the voltage output from one of the power supply circuits 21-25, and the capacitor 111b is discharged. The capacitors 111b and 111b' alternately charge and discharge, causing the drive element 111 to deform, and ink to be ejected from the nozzle outlet 11a.

すなわち、信号線３４（１）には駆動素子１１１を駆動する駆動信号が出力される。セレクタ９０（１）が、５つの制御線Ｓ１（１）～Ｓ５（１）のうちから接続する制御線を一つ選択することで、駆動信号を生成する電源回路を電源回路２１～２５の中から選択することができる。 That is, a drive signal that drives the drive element 111 is output to the signal line 34(1). The selector 90(1) selects one of the five control lines S1(1) to S5(1) to connect, thereby selecting the power supply circuit that generates the drive signal from among the power supply circuits 21 to 25.

次に、本実施形態の印刷装置１を用いた印刷の流れについて図６を参照しつつ説明する。本実施形態では、まず、外部装置９によって印刷データが生成される（ステップＳ１）。そして生成された印刷データが、外部装置９から印刷装置１に送信される（ステップＳ２）。印刷装置１は、外部装置９から送信された印刷データを受信すると（ステップＳ３）、受信した印刷データを解析し（ステップＳ４）、解析した結果に基づいて印刷処理を実行する（ステップＳ５）。そして、印刷処理が終了することにより、一連の印刷の流れが終了する。 Next, the flow of printing using the printing device 1 of this embodiment will be described with reference to FIG. 6. In this embodiment, first, print data is generated by the external device 9 (step S1). The generated print data is then sent from the external device 9 to the printing device 1 (step S2). When the printing device 1 receives the print data sent from the external device 9 (step S3), it analyzes the received print data (step S4) and executes printing processing based on the analysis results (step S5). Then, the printing processing ends, which marks the end of the printing flow.

本実施形態の印刷装置１では、各ノズル１１ａに対し、そのノズル１１ａの吐出特性に応じて、５個の電源回路２１～２５のいずれかが、予め割り当てられている。本実施形態では、１６８０個のノズル１１ａに対して、５つの電源回路２１～２５が設けられている。このため、５つの電源回路２１～２５の各々には、図７に示されるように、複数のノズル１１ａが予め割り当てられている。なお、図７において、ＶＤＤ１～ＶＤＤ５はそれぞれ、電源回路２１～電源回路２５を意味している。つまり、電源回路２１には、１６０個のノズル１１ａが割り当てられており、電源回路２２には、３２０個のノズル１１ａが割り当てられており、電源回路２３には、７２０個のノズル１１ａが割り当てられており、電源回路２４には、３２０個のノズル１１ａが割り当てられており、電源回路２５には、１６０個のノズル１１ａが割り当てられている。そして、これらの対応関係は、例えば、第２基板５０の不揮発性メモリ５２に記憶されている。また、上記の、電源回路２１～２５に割り当てられるノズル１１ａの数は、一例に過ぎず、各ノズル１１ａの吐出特性に応じて適宜変更され得る。 In the printing device 1 of this embodiment, one of the five power supply circuits 21 to 25 is pre-assigned to each nozzle 11a according to the ejection characteristics of the nozzle 11a. In this embodiment, five power supply circuits 21 to 25 are provided for 1680 nozzles 11a. For this reason, as shown in FIG. 7, a plurality of nozzles 11a are pre-assigned to each of the five power supply circuits 21 to 25. In FIG. 7, VDD1 to VDD5 respectively mean the power supply circuits 21 to 25. That is, 160 nozzles 11a are assigned to the power supply circuit 21, 320 nozzles 11a are assigned to the power supply circuit 22, 720 nozzles 11a are assigned to the power supply circuit 23, 320 nozzles 11a are assigned to the power supply circuit 24, and 160 nozzles 11a are assigned to the power supply circuit 25. These correspondences are stored, for example, in the non-volatile memory 52 of the second board 50. Additionally, the number of nozzles 11a assigned to the power supply circuits 21 to 25 described above is merely an example, and can be changed as appropriate depending on the ejection characteristics of each nozzle 11a.

そして、本実施形態の印刷装置１では、５個の電源回路２１～２５の駆動電圧も、図７に示されるように予め設定されている。つまり、電源回路２１の駆動電圧は２３．８Ｖ、電源回路２２の駆動電圧は２３．５Ｖ、電源回路２３の駆動電圧は２３．６Ｖ、電源回路２４の駆動電圧は２３．７Ｖ、電源回路２５の駆動電圧は２３．８Ｖに設定されている。なお、上記の駆動電圧の値は一例に過ぎず、各電源回路の駆動電圧の値は適宜変更され得る。 In the printing device 1 of this embodiment, the drive voltages of the five power supply circuits 21 to 25 are also preset as shown in FIG. 7. That is, the drive voltage of power supply circuit 21 is set to 23.8V, the drive voltage of power supply circuit 22 is set to 23.5V, the drive voltage of power supply circuit 23 is set to 23.6V, the drive voltage of power supply circuit 24 is set to 23.7V, and the drive voltage of power supply circuit 25 is set to 23.8V. Note that the above drive voltage values are merely examples, and the drive voltage values of each power supply circuit can be changed as appropriate.

ここで、本発明の発明者は、駆動電圧を３１Ｖに設定した１個の電源回路を使用して、１個のノズルから１滴のインクを吐出させた場合と、その１個のノズルを含む５６０個のノズルから５６０滴のインクを同時に吐出させた場合とで、電源回路の駆動電圧がどのように変化するかを実測した。その結果、１個のノズルから１滴のインクを吐出させた場合、駆動電圧の電圧降下は０Ｖであったのに対し、５６０個のノズルから５６０滴のインクを同時に吐出させた場合、駆動電圧の電圧降下は約１Ｖであった。ここで、駆動電圧の電圧降下（ｙ）は、駆動電圧の大きさと吐出ノズル数との積（ｘ）に比例することが知られている。このことから、一次方程式ｙ＝ａｘ＋ｂに、（ｘ，ｙ）として、実測によって得られた値（１７３６０（＝３１×５６０），１）及び（３１（＝３１×１），０）をそれぞれ代入することにより、係数ａ、ｂを算出した。この結果、係数ａの値は５．７７１×１０^－５、係数ｂの値は－１．７８９×１０^－３となった。つまり電圧降下を、以下の式（１）によって表すことができた。
５．７７１×１０^－５×（駆動電圧×吐出ノズル数）－１．７８９×１０^－３（１） Here, the inventor of the present invention measured how the driving voltage of the power supply circuit changes when one drop of ink is ejected from one nozzle using one power supply circuit with the driving voltage set to 31V, and when 560 drops of ink are ejected simultaneously from 560 nozzles including the one nozzle. As a result, when one drop of ink is ejected from one nozzle, the voltage drop of the driving voltage is 0V, whereas when 560 drops of ink are ejected simultaneously from 560 nozzles, the voltage drop of the driving voltage is about 1V. Here, it is known that the voltage drop of the driving voltage (y) is proportional to the product (x) of the magnitude of the driving voltage and the number of ejecting nozzles. From this, the coefficients a and b were calculated by substituting the values (17360 (=31×560), 1) and (31 (=31×1), 0) obtained by actual measurement as (x, y) into the linear equation y=ax+b. As a result, the value of coefficient a was 5.771×10 ⁻⁵ , and the value of coefficient b was −1.789×10 ⁻³ . In other words, the voltage drop could be expressed by the following formula (1).
5.771× ¹⁰⁻⁵ ×(driving voltage×number of ejection nozzles)−1.789× ¹⁰⁻³ (1)

そこで、本実施形態では、各吐出タイミングにおいて、電源回路２１～２５の各々について、当該電源回路に設定された駆動電圧と吐出ノズル数を上記の式に代入することにより、電圧降下を算出する。そして、その電圧降下を補うため、電圧降下とほぼ同じ量の電圧を調整電圧として設定する。例えば、図７において、電源回路２１は、駆動電圧が２３．８Ｖに設定されており、１６０個のノズル１１ａが割り当てられている。そして、ある吐出タイミングにおいて１００個のノズル１１ａから吐出する必要がある場合、電源回路２１の電圧降下は、上記式（１）より約０．１Ｖ（５．７７１×１０^－５×（２３．８×１００）－１．７８９×１０^－３）となる。そこで、電源回路２１の電圧降下を補うための調整電圧を０．１Ｖとする。つまり、この吐出タイミングにおいて、電源回路２１の駆動電圧は、２３．８Ｖ＋０．１Ｖ＝２３．９Ｖに調整される。同様の計算により、電源回路２２～２５の調整電圧はそれぞれ、０．１Ｖ、０．５Ｖ、０．３Ｖ、０．０Ｖとなるので、電源回路２２～２５の駆動電圧はそれぞれ、２３．６Ｖ、２４．１Ｖ、２４．０Ｖ、２３．８Ｖに調整される。すなわち、ＦＰＧＡ５１は、液体を吐出すべきノズルである吐出ノズル１１ａの数が多くなるほど、各電源回路２１～２５の駆動電圧を調整するための調整電圧を大きくする。 Therefore, in this embodiment, at each ejection timing, the voltage drop is calculated for each of the power supply circuits 21 to 25 by substituting the drive voltage and the number of ejection nozzles set for the power supply circuit into the above formula. Then, to compensate for the voltage drop, a voltage of approximately the same amount as the voltage drop is set as an adjustment voltage. For example, in FIG. 7, the drive voltage of the power supply circuit 21 is set to 23.8V, and 160 nozzles 11a are assigned. Then, when ejection is required from 100 nozzles 11a at a certain ejection timing, the voltage drop of the power supply circuit 21 is about 0.1V (5.771×10 ⁻⁵ ×(23.8×100)−1.789×10 ⁻³ ) according to the above formula (1). Therefore, the adjustment voltage to compensate for the voltage drop of the power supply circuit 21 is set to 0.1V. That is, at this ejection timing, the drive voltage of the power supply circuit 21 is adjusted to 23.8V+0.1V=23.9V. By similar calculation, the regulated voltages of the power supply circuits 22 to 25 are 0.1 V, 0.5 V, 0.3 V, and 0.0 V, respectively, and therefore the drive voltages of the power supply circuits 22 to 25 are adjusted to 23.6 V, 24.1 V, 24.0 V, and 23.8 V, respectively. That is, the FPGA 51 increases the regulated voltage for adjusting the drive voltage of each of the power supply circuits 21 to 25 as the number of ejection nozzles 11a, which are nozzles that should eject liquid, increases.

なお、上述したように、電源回路における電圧降下（ｙ）は、駆動電圧の大きさと吐出ノズル数との積（ｘ）に比例することから、吐出ノズル数が同じ場合、駆動電圧の電圧降下は、駆動電圧の大きさに比例する。従って、例えば、ある吐出タイミングにおいて、電源回路２１と電源回路２２の吐出ノズル数が同じ場合、駆動電圧が高い電源回路２１の方が、駆動電圧が低い電源回路２２よりも電圧降下は大きくなる。このため、本実施形態によれば、この吐出タイミングにおいて、電源回路２１の調整電圧は電源回路２２の調整電圧よりも大きくなる。 As described above, the voltage drop (y) in the power supply circuit is proportional to the product (x) of the magnitude of the drive voltage and the number of ejection nozzles, so when the number of ejection nozzles is the same, the voltage drop in the drive voltage is proportional to the magnitude of the drive voltage. Therefore, for example, when the number of ejection nozzles in the power supply circuit 21 and the power supply circuit 22 is the same at a certain ejection timing, the voltage drop in the power supply circuit 21, which has a higher drive voltage, is greater than that in the power supply circuit 22, which has a lower drive voltage. Therefore, according to this embodiment, at this ejection timing, the regulated voltage of the power supply circuit 21 is greater than the regulated voltage of the power supply circuit 22.

本実施形態によれば、各吐出タイミングにおいて、電源回路２１～２５の各々は、吐出ノズル数と駆動電圧の積に基づく調整電圧により、駆動電圧が調整される。このため、電圧降下の大きさに応じて駆動電圧を適切に調整することができ、印刷された画像に濃度ムラが生じるのを抑制することができる。 According to this embodiment, at each ejection timing, the drive voltage of each of the power supply circuits 21 to 25 is adjusted by an adjustment voltage based on the product of the number of ejection nozzles and the drive voltage. This makes it possible to appropriately adjust the drive voltage according to the magnitude of the voltage drop, and to prevent density unevenness from occurring in the printed image.

次に、上記実施形態の変形例について説明する。上記実施形態では、各吐出タイミングにおいて電源回路２１～２５の駆動電圧を調整したが、駆動電圧を調整するタイミングは、これに限られない。 Next, a modified example of the above embodiment will be described. In the above embodiment, the drive voltage of the power supply circuits 21 to 25 is adjusted at each ejection timing, but the timing for adjusting the drive voltage is not limited to this.

例えば、図８に示されるように、１６８０個の全ノズル１１ａからインクを吐出するタイミングのみ、電源回路２１～２５の駆動電圧を調整してもよい（変形例１）。この場合、電源回路２１において、吐出ノズル数×駆動電圧の値は２３８０となる。この値を上記式（１）に代入することにより、電源回路２１の電圧降下は約０．２Ｖと算出される。従って、電源回路２１の駆動電圧は、２３．８Ｖ＋０．２Ｖ＝２４．０Ｖに調整される。同様に、電源回路２２～２５の電圧降下はそれぞれ、約０．４Ｖ、約１．０Ｖ、約０．４Ｖ、約０．２Ｖと算出されるので、電源回路２２～２５の駆動電圧はそれぞれ、２３．９Ｖ、２４．６Ｖ、２４．１Ｖ、２４．０Ｖに調整される。つまり、ＦＰＧＡ５１は、複数のノズル１１ａの全てからインクを吐出する吐出タイミングにおいて、電源回路２１～２５の各々に対して、調整電圧を加えることにより駆動電圧を調整する。 For example, as shown in FIG. 8, the drive voltage of the power supply circuits 21 to 25 may be adjusted only at the timing when ink is ejected from all 1,680 nozzles 11a (variant 1). In this case, in the power supply circuit 21, the value of the number of ejection nozzles x drive voltage is 2,380. By substituting this value into the above formula (1), the voltage drop of the power supply circuit 21 is calculated to be approximately 0.2V. Therefore, the drive voltage of the power supply circuit 21 is adjusted to 23.8V + 0.2V = 24.0V. Similarly, the voltage drops of the power supply circuits 22 to 25 are calculated to be approximately 0.4V, approximately 1.0V, approximately 0.4V, and approximately 0.2V, respectively, so the drive voltages of the power supply circuits 22 to 25 are adjusted to 23.9V, 24.6V, 24.1V, and 24.0V, respectively. In other words, the FPGA 51 adjusts the drive voltage by applying an adjustment voltage to each of the power supply circuits 21 to 25 at the ejection timing when ink is ejected from all of the multiple nozzles 11a.

各電源回路における電圧降下は、吐出ノズル数と駆動電圧の積に比例するので、吐出ノズル数が多くなるほど電圧降下は大きくなる。このため、各電源回路に割り当てられた全てのノズルからインクが吐出される吐出タイミングでは、各電源回路における電圧降下が最も大きくなる。変形例１では、ＦＰＧＡ５１は、１６８０個の全ノズル１１ａからインクを吐出するタイミングのみ、電源回路２１～２５の各々に対して、調整電圧を加えることにより駆動電圧を調整する。このため、各電源回路の電圧降下が最も大きくなるタイミングで駆動電圧を適切に調整することができ、印刷された画像に濃度ムラが生じるのを抑制することができる。 The voltage drop in each power supply circuit is proportional to the product of the number of ejection nozzles and the drive voltage, so the greater the number of ejection nozzles, the greater the voltage drop. For this reason, the voltage drop in each power supply circuit is greatest at the ejection timing when ink is ejected from all nozzles assigned to each power supply circuit. In variant 1, the FPGA 51 adjusts the drive voltage by applying an adjustment voltage to each of the power supply circuits 21-25 only at the timing when ink is ejected from all 1,680 nozzles 11a. For this reason, the drive voltage can be appropriately adjusted at the timing when the voltage drop in each power supply circuit is greatest, making it possible to prevent uneven density in the printed image.

あるいは、各吐出タイミングにおいて、上記式（１）で算出された電圧降下の値が所定値以上である電源回路についてのみ、駆動電圧を調整してもよい（変形例２）。例えば、図９に示されるような吐出タイミングでは、電源回路２１～２５の電圧降下はそれぞれ、約０．１Ｖ、約０．４Ｖ、約１．０Ｖ、約０．１Ｖ、約０．０Ｖと算出される。そこで、例えば、電圧降下の値が０．４Ｖ（第１の閾値の一例）以上である電源回路２２と電源回路２３に対してのみ駆動電圧を調整し、電圧降下の値が０．４未満である電源回路２１、電源回路２４、電源回路２５に対しては、駆動電圧をそのまま使用してもよい。この場合、電源回路２２と電源回路２３の駆動電圧はそれぞれ、２３．９Ｖ、２４．６Ｖに調整され、電源回路２１、電源回路２４、電源回路２５の駆動電圧はそれぞれ、２３．８Ｖ、２３．７Ｖ、２３．８Ｖに維持される。つまり、ＦＰＧＡ５１は、電源回路２１～２５の各々について、電圧降下の値が第１の閾値以上となる吐出タイミングにおいて、調整電圧を加えることにより駆動電圧を調整する。 Alternatively, the drive voltage may be adjusted only for the power supply circuits whose voltage drop calculated by the above formula (1) is equal to or greater than a predetermined value at each ejection timing (Modification 2). For example, at the ejection timing as shown in FIG. 9, the voltage drops of the power supply circuits 21 to 25 are calculated to be about 0.1 V, about 0.4 V, about 1.0 V, about 0.1 V, and about 0.0 V, respectively. Therefore, for example, the drive voltage may be adjusted only for the power supply circuits 22 and 23 whose voltage drop is equal to or greater than 0.4 V (an example of the first threshold value), and the drive voltage may be used as is for the power supply circuits 21, 24, and 25 whose voltage drop is less than 0.4. In this case, the drive voltages of the power supply circuits 22 and 23 are adjusted to 23.9 V and 24.6 V, respectively, and the drive voltages of the power supply circuits 21, 24, and 25 are maintained at 23.8 V, 23.7 V, and 23.8 V, respectively. In other words, the FPGA 51 adjusts the drive voltage for each of the power supply circuits 21 to 25 by adding an adjustment voltage at the ejection timing when the voltage drop value is equal to or greater than the first threshold value.

変形例２によれば、電圧降下が顕著となる吐出タイミングにおいて、各電源回路の駆動電圧が調整される。つまり、吐出ノズル数が所定数以上であり、電圧降下による濃度ムラが生じやすいタイミングで、確実に駆動電圧が調整される。このため、印刷された画像に濃度ムラが生じるのを効率よく抑制することができる。 According to variant 2, the drive voltage of each power supply circuit is adjusted at the ejection timing when the voltage drop becomes noticeable. In other words, the drive voltage is reliably adjusted at the timing when the number of ejection nozzles is equal to or greater than a predetermined number and when density unevenness due to voltage drop is likely to occur. This makes it possible to efficiently prevent density unevenness from occurring in the printed image.

あるいは、連続する２つの吐出タイミングにおける電圧降下の差分の絶対値が所定値以上である電源回路についてのみ、駆動電圧を調整してもよい（変形例３）。例えば、図１０（ａ）に示される吐出タイミングでは、電源回路２１～２５の電圧降下はそれぞれ、約０．１Ｖ、約０．４Ｖ、約１．０Ｖ、約０．１Ｖ、約０．０Ｖと算出される。一方、図１０（ａ）の吐出タイミングの後に連続する図１０（ｂ）の吐出タイミングでは、電源回路２１～２５の電圧降下はそれぞれ、約０．２Ｖ、約０．０Ｖ、約０．１Ｖ、約０．４Ｖ、約０．１Ｖと算出される。従って、図１０（ａ）の吐出タイミングと図１０（ｂ）の吐出タイミングにおける電源回路２１～２５の電圧降下の差分はそれぞれ、＋０．１Ｖ、－０．４Ｖ、－０．９Ｖ、＋０．３Ｖ、＋０．１Ｖとなる。そこで、図１０（ｂ）の吐出タイミングでは、例えば、電圧降下の差分の絶対値が０．２Ｖ（第２の閾値の一例）以上である電源回路２２、電源回路２３、電源回路２４の駆動電圧を調整し、電圧降下の差分の絶対値が０．２Ｖ未満である電源回路２１、電源回路２５の駆動電圧は調整しなくてもよい。つまり、ＦＰＧＡ５１は、電源回路２１～２５の各々について、図１０（ａ）に示される吐出タイミングにおける第１の電圧降下と、図１０（ａ）の吐出タイミングの後に連続する図１０（ｂ）の吐出タイミングにおける第２の電圧降下とを算出し、第１の電圧降下と第２の電圧降下との差分の絶対値が第２の閾値以上となる場合、図１０（ｂ）の吐出タイミングにおいて、第２の電圧降下に相当する調整電圧を加えることにより、駆動電圧を調整する。 Alternatively, the drive voltage may be adjusted only for the power supply circuits whose absolute value of the difference in voltage drop at two consecutive ejection timings is equal to or greater than a predetermined value (variation 3). For example, at the ejection timings shown in FIG. 10(a), the voltage drops of the power supply circuits 21 to 25 are calculated to be about 0.1 V, about 0.4 V, about 1.0 V, about 0.1 V, and about 0.0 V, respectively. On the other hand, at the ejection timings shown in FIG. 10(b) that follow the ejection timings shown in FIG. 10(a), the voltage drops of the power supply circuits 21 to 25 are calculated to be about 0.2 V, about 0.0 V, about 0.1 V, about 0.4 V, and about 0.1 V, respectively. Therefore, the differences in voltage drops of the power supply circuits 21 to 25 at the ejection timings shown in FIG. 10(a) and FIG. 10(b) are +0.1 V, -0.4 V, -0.9 V, +0.3 V, and +0.1 V, respectively. Therefore, for example, in the ejection timing of FIG. 10(b), the drive voltages of the power supply circuits 22, 23, and 24, whose absolute value of the voltage drop difference is 0.2 V (an example of the second threshold value) or more, are adjusted, and the drive voltages of the power supply circuits 21 and 25, whose absolute value of the voltage drop difference is less than 0.2 V, do not need to be adjusted. In other words, the FPGA 51 calculates the first voltage drop at the ejection timing shown in FIG. 10(a) for each of the power supply circuits 21 to 25, and the second voltage drop at the ejection timing of FIG. 10(b) that follows the ejection timing of FIG. 10(a), and adjusts the drive voltage by adding an adjustment voltage equivalent to the second voltage drop at the ejection timing of FIG. 10(b) when the absolute value of the difference between the first voltage drop and the second voltage drop is equal to or greater than the second threshold value.

変形例３によれば、電圧降下が大きく変化する吐出タイミング、つまり、吐出ノズル数が大きく変動する吐出タイミングで駆動電圧が調整される。このため、印刷された画像に濃度ムラが生じやすいタイミングで適切に駆動電圧を調整し、印刷された画像に濃度ムラが生じるのを確実に且つ効率よく抑制することができる。 According to variant 3, the drive voltage is adjusted at the ejection timing when the voltage drop changes significantly, that is, at the ejection timing when the number of ejection nozzles changes significantly. This allows the drive voltage to be appropriately adjusted at the timing when density unevenness is likely to occur in the printed image, and makes it possible to reliably and efficiently suppress the occurrence of density unevenness in the printed image.

上記実施形態及び変形例では、印刷処理（図６のステップＳ５）中に各電源回路の駆動電圧を調整していたが、これに限られない。印刷中に行われる駆動電圧の調整に加えて、印刷処理を実行する前にも、駆動電圧を調整してもよい（変形例４）。具体的には、不揮発性メモリ５２又は６２に記憶されている、各電源回路の使用期間（日数）とその使用期間における吐出ノズル数の累計（総吐出数）とに基づいて駆動電圧を調整する。例えば、印刷処理を実行する前の時点で、総吐出数と使用日数の積が、５００００００×１０^６未満の場合、５００００００×１０^６以上１０００００００×１０^６未満の場合、１０００００００×１０^６以上２０００００００×１０^６未満の場合、２０００００００×１０^６以上の場合はそれぞれ、調整電圧を０Ｖ、０．１Ｖ、０．２Ｖ、０．３Ｖと決めておく。図１１に示されるように、１８２５日使用した時点で、電源回路２１～２５の総吐出数がそれぞれ、２６１０×１０^６、４３２０×１０^６、６４８０×１０^６、３２４０×１０^６、１０８０×１０^６であったと仮定すると、総吐出数と使用日数の積はそれぞれ、４７６３２５０×１０^６、７８８４０００×１０^６、１１８２６０００×１０^６、５９１３０００×１０^６、１９７１０００×１０^６となる。そこで、総吐出数と使用日数の積が５００００００×１０^６未満である電源回路２１と電源回路２５については、調整電圧を０Ｖとする。総吐出数と使用日数の積が５００００００×１０^６以上１０００００００×１０^６未満である電源回路２２と電源回路２４については、調整電圧を０．１Ｖとする。そして、総吐出数と使用日数の積が１０００００００×１０^６以上２０００００００×１０^６未満である電源回路２３については、調整電圧を０．２Ｖとする。 In the above embodiment and modified example, the driving voltage of each power supply circuit is adjusted during the printing process (step S5 in FIG. 6), but this is not limited to the above. In addition to adjusting the driving voltage during printing, the driving voltage may also be adjusted before the printing process is executed (modified example 4). Specifically, the driving voltage is adjusted based on the usage period (number of days) of each power supply circuit and the cumulative total number of ejection nozzles during that usage period (total ejection number) stored in the non-volatile memory 52 or 62. For example, before the printing process is executed, the adjustment voltage is determined to be 0V, 0.1V, 0.2V, or 0.3V when the product of the total ejection number and the number of days of use is less than 5,000,000×10 ⁶ , 5,000,000×10 ⁶ or more and less than 10,000,000×10 ⁶ , 10,000,000×10 ⁶ or more and less than 20,000,000×10 ⁶ , or 20,000,000×10 ⁶ or more. 11, assuming that the total discharge numbers of power supply circuits 21 to 25 after 1825 days of use are 2610×10 ⁶ , 4320×10 ⁶ , 6480×10 ⁶ , 3240×10 ⁶ , and 1080×10 ⁶ , respectively, the products of the total discharge numbers and the number of days of use are 4763250×10 ⁶ , 7884000×10 ⁶ , 11826000×10 ⁶ , 5913000×10 ⁶ , and 1971000×10 ⁶ . Therefore, for power supply circuits 21 and 25 whose product of the total discharge numbers and the number of days of use is less than 5000000×10 ⁶ , the regulated voltage is set to 0V. For power supply circuits 22 and 24 in which the product of the total ejection number and the number of days of use is 5,000,000×10 ⁶ or more and less than 10,000,000×10 ⁶ , the regulated voltage is set to 0.1 V. For power supply circuit 23 in which the product of the total ejection number and the number of days of use is 10,000,000×10 ⁶ or more and less than 20,000,000×10 ⁶ , the regulated voltage is set to 0.2 V.

一般に、使用期間が長くなるほど、各電源回路に含まれる電解コンデンサの容量が減るため、負荷変動は大きくなる。変形例４では、使用期間が長くなるほど各電源回路の駆動電圧を大きくするので、印刷処理を実行する前に、各電源回路の使用期間に応じて駆動電圧を適切に設定することができる。 In general, the longer the period of use, the smaller the capacity of the electrolytic capacitors included in each power supply circuit, resulting in greater load fluctuations. In variant 4, the longer the period of use, the higher the drive voltage of each power supply circuit, making it possible to appropriately set the drive voltage according to the period of use of each power supply circuit before executing the print process.

上記実施形態及び上記変形例において、印刷装置１は、印刷装置１に対して固定されたシート幅方向に長いラインヘッド４からインクを吐出する所謂ラインヘッド方式で、シートＰへの印刷を行う。しかし、印刷装置１は、キャリッジによってヘッド１１をシート幅方向に移動させる所謂シリアルヘッド方式で、シートＰへの印刷を行ってもよい。 In the above embodiment and the above modified example, the printing device 1 prints on the sheet P using a so-called line head method in which ink is ejected from a line head 4 that is long in the sheet width direction and is fixed to the printing device 1. However, the printing device 1 may also print on the sheet P using a so-called serial head method in which the head 11 is moved in the sheet width direction by a carriage.

上記実施形態及び変形例では、印刷装置１にラインヘッド４が固定され、シートＰが搬送されていたが、ラインヘッド４に対してシートＰが相対的に移動していればよく、例えば、固定されたシートＰに対してラインヘッド４が移動するように構成してもよい。 In the above embodiment and modified example, the line head 4 is fixed to the printing device 1 and the sheet P is transported, but it is sufficient that the sheet P moves relative to the line head 4, and for example, the line head 4 may be configured to move relative to the fixed sheet P.

１印刷装置
４ラインヘッド
５Ａ，５Ｂ搬送ローラ
７制御装置
１１ヘッド
１１ａノズル
２１～２６電源回路
２７ドライバＩＣ
５０第２基板
５１ＦＰＧＡ
５２不揮発性メモリ
６０フレキシブル回路基板
６２不揮発性メモリ
７１第１基板
７１１ＦＰＧＡ
７１２ＥＥＰＲＯＭ REFERENCE SIGNS LIST 1 Printing device 4 Line head 5A, 5B Conveying roller 7 Control device 11 Head 11a Nozzle 21 to 26 Power supply circuit 27 Driver IC
50 Second board 51 FPGA
52 Non-volatile memory 60 Flexible circuit board 62 Non-volatile memory 71 First board 711 FPGA
712 EEPROM

Claims

A plurality of power supply circuits;
a head having a plurality of nozzles and a plurality of drive elements corresponding to the plurality of nozzles, respectively, for ejecting liquid from the plurality of nozzles ;
A controller .
A drive voltage to be supplied to each of the plurality of drive elements is preset in each of the plurality of power supply circuits,
the drive voltages set in the plurality of power supply circuits are different from one another;
Each of the plurality of nozzles is associated with one of the plurality of power supply circuits that supplies the drive voltage to a drive element corresponding to the nozzle;
A printing device in which the controller increases an adjustment voltage for adjusting the driving voltage set in each of the multiple power supply circuits as the number of ejection nozzles that are associated with the power supply circuit and that are nozzles that should eject the liquid increases.

the plurality of power supply circuits include a first power supply circuit and a second power supply circuit having a drive voltage higher than that of the first power supply circuit;
A printing device as described in claim 1, wherein when the number of ejection nozzles is the same in the first power supply circuit and the second power supply circuit at a certain ejection timing, the controller makes the regulated voltage of the second power supply circuit higher than the regulated voltage of the first power supply circuit.

The printing device according to claim 1 or 2, wherein the controller adjusts the drive voltage by applying the adjustment voltage to each of the plurality of power supply circuits at the ejection timing when the liquid is ejected from all of the plurality of nozzles.

The printing device according to claim 1 or 2, wherein the controller adjusts the drive voltage by applying the adjustment voltage to each of the plurality of power supply circuits at the ejection timing when the voltage drop is equal to or greater than a first threshold value.

The controller, for each of the plurality of power supply circuits,
Calculating a first voltage drop at a first ejection timing and a second voltage drop at a second ejection timing subsequent to the first ejection timing;
3. A printing device as described in claim 1 or 2, wherein when an absolute value of a difference between the first voltage drop and the second voltage drop is equal to or greater than a second threshold value, the driving voltage is adjusted by adding the adjustment voltage at a second ejection timing.

a memory that stores a usage period and a total number of ejections that is a cumulative total of the number of the ejection nozzles during the usage period for each of the plurality of power supply circuits;
A printing device according to any one of claims 1 to 5, wherein the controller further adjusts the driving voltage for each of the plurality of power supply circuits in accordance with the product of the total number of ejections stored in the memory and the period of use.

5. The printing apparatus of claim 4, wherein the regulated voltage is equal to the voltage drop.

The printing apparatus according to claim 7 , wherein the voltage drop is calculated based on the product of the number of the ejection nozzles and the value of the drive voltage.