JP7484079B2 - 発光モジュールの製造方法 - Google Patents

発光モジュールの製造方法 Download PDF

Info

Publication number
JP7484079B2
JP7484079B2 JP2022088670A JP2022088670A JP7484079B2 JP 7484079 B2 JP7484079 B2 JP 7484079B2 JP 2022088670 A JP2022088670 A JP 2022088670A JP 2022088670 A JP2022088670 A JP 2022088670A JP 7484079 B2 JP7484079 B2 JP 7484079B2
Authority
JP
Japan
Prior art keywords
conductive member
light
metal layer
resist layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022088670A
Other languages
English (en)
Other versions
JP2023176405A (ja
Inventor
紘基 富永
紘介 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nichia Corp
Original Assignee
Nichia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nichia Corp filed Critical Nichia Corp
Priority to JP2022088670A priority Critical patent/JP7484079B2/ja
Priority to US18/320,668 priority patent/US20230387373A1/en
Priority to DE102023113383.7A priority patent/DE102023113383A1/de
Priority to CN202310597639.1A priority patent/CN117153807A/zh
Publication of JP2023176405A publication Critical patent/JP2023176405A/ja
Application granted granted Critical
Publication of JP7484079B2 publication Critical patent/JP7484079B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29023—Disposition the whole layer connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
    • H01L2224/3012—Layout
    • H01L2224/3013—Square or rectangular array
    • H01L2224/30131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/8393—Reshaping
    • H01L2224/83931—Reshaping by chemical means, e.g. etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Led Device Packages (AREA)
  • Wire Bonding (AREA)

Description

実施形態は、発光モジュールの製造方法に関する。
1枚の配線基板に多数の半導体素子を搭載した発光モジュールが開示されている。このような発光モジュールにおいては、さらなる生産性の向上が求められている。
特開２０２１－１０３７７４号公報
本発明の実施形態は、生産性を向上できる発光モジュールの製造方法を提供することを目的とする。
本発明の実施形態に係る発光モジュールの製造方法は、上面及び前記上面に配置された金属層を有する配線基板と、前記金属層上に配置され前記金属層に接する第１導電部材と、前記金属層上に配置され前記第１導電部材から離隔し前記金属層に接する第２導電部材と、を備える中間体を準備する工程と、前記中間体上に、第１開口部及び第２開口部を有し、前記第１導電部材を前記第１開口部において露出させ、前記第２導電部材を前記第２開口部において露出させるレジスト層を配置する工程と、下面と、前記下面に相互に離隔して配置された第１電極及び第２電極と、を含む発光素子を準備し、前記第１電極及び前記第２電極が前記第１導電部材及び前記第２導電部材に対向し、かつ、前記下面の外縁の一部が前記第１開口部及び前記第２開口部において前記レジスト層から露出するように前記発光素子を前記レジスト層上に配置する工程と、前記第１導電部材上に、前記第１導電部材及び前記第１電極に接する第１接合部材を形成すると共に、前記第２導電部材上に、前記第１接合部材から離隔し、前記第２導電部材及び前記第２電極に接する第２接合部材を形成する工程と、前記レジスト層を除去する工程と、を備える。
本発明の実施形態に係る発光モジュールは、上面と、前記上面に配置された第１金属層と、前記上面に配置された第２金属層と、を有する配線基板と、前記第１金属層上に配置され、前記第１金属層に接した第１導電部材と、前記第２金属層上に配置され、前記第２金属層に接した第２導電部材と、前記第１導電部材上に配置され、前記第１導電部材に接した第１接合部材と、前記第２導電部材上に配置され、前記第２導電部材に接した第２接合部材と、下面と、前記下面に配置され前記第１接合部材に接した第１電極と、前記下面に配置され前記第２接合部材に接した第２電極と、を有し、前記下面が前記配線基板の上面に対向した発光素子と、を備える。平面視で、前記第１導電部材の端部の一部は前記第１接合部材から露出し、前記第２導電部材の端部の一部は前記第２接合部材から露出する。
本発明の実施形態によれば、生産性を向上できる発光モジュールの製造方法を実現できる。
図１は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図２Ａは、図１に示すIIA－IIA線による端面図である。 図２Ｂは、図１に示すIIB－IIB線による端面図である。 図２Ｃは、図１に示すIIC－IIC線による端面図である。 図２Ｄは、図１に示すIID－IID線による端面図である。 図３は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図４Ａは、図３に示すIVA－IVA線による端面図である。 図４Ｂは、図３に示すIVB－IVB線による端面図である。 図４Ｃは、図３に示すIVC－IVC線による端面図である。 図４Ｄは、図３に示すIVD－IVD線による端面図である。 図５は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図６Ａは、図５に示すVIA－VIA線による端面図である。 図６Ｂは、図５に示すVIB－VIB線による端面図である。 図６Ｃは、図５に示すVIC－VIC線による端面図である。 図６Ｄは、図５に示すVID－VID線による端面図である。 図７は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図８Ａは、図７に示すVIIIA－VIIIA線による端面図である。 図８Ｂは、図７に示すVIIIB－VIIIB線による端面図である。 図８Ｃは、図７に示すVIIIC－VIIIC線による端面図である。 図８Ｄは、図７に示すVIIID－VIIID線による端面図である。 図９は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図１０Ａは、図９に示すXA－XA線による端面図である。 図１０Ｂは、図９に示すXB－XB線による端面図である。 図１０Ｃは、図９に示すXC－XC線による端面図である。 図１０Ｄは、図９に示すXD－XD線による端面図である。 図１１は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図１２Ａは、図１１に示すXIIA－XIIA線による端面図である。 図１２Ｂは、図１１に示すXIIB－XIIB線による端面図である。 図１２Ｃは、図１１に示すXIIC－XIIC線による端面図である。 図１２Ｄは、図１１に示すXIID－XIID線による端面図である。 図１３は、第１の実施形態に係る発光モジュールの製造方法を示す平面図である。 図１４Ａは、図１３に示すXIVA－XIVA線による端面図である。 図１４Ｂは、図１３に示すXIVB－XIVB線による端面図である。 図１４Ｃは、図１３に示すXIVC－XIVC線による端面図である。 図１４Ｄは、図１３に示すXIVD－XIVD線による端面図である。 図１５は、第１の実施形態に係る発光モジュールを示す平面図である。 図１６Ａは、図１５に示すXVIA－XVIA線による端面図である。 図１６Ｂは、図１５に示すXVIB－XVIB線による端面図である。 図１６Ｃは、図１５に示すXVIC－XVIC線による端面図である。 図１６Ｄは、図１５に示すXVID－XVID線による端面図である。 図１７Ａは、第２の実施形態に係る発光モジュールの製造方法を示す端面図である。 図１７Ｂは、第２の実施形態に係る発光モジュールの製造方法を示す端面図である。 図１７Ｃは、第２の実施形態に係る発光モジュールの製造方法を示す端面図である。
（第１の実施形態）
以下、図面を参照して本発明の実施形態について説明する。なお、各図は模式的なものであり、適宜強調又は簡略化されている。また、図間において、各構成要素の寸法比は必ずしも整合していない。
以下、本実施形態に係る発光モジュールの製造方法について説明する。
先ず、概略的に説明する。
本実施形態に係る発光モジュール１の製造方法は、上面１６及び上面１６に配置された金属層１３を有する配線基板１０と、金属層１３上に配置され金属層１３に接する第１導電部材２１と、金属層１３上に配置され第１導電部材２１から離隔し金属層１３に接する第２導電部材２２と、を備える中間体２０を準備する工程と、中間体２０上に、第１開口部３１及び第２開口部３２を有し、第１導電部材２１を第１開口部３１において露出させ、第２導電部材２２を第２開口部３２において露出させるレジスト層３０を配置する工程と、下面４１と、下面４１に相互に離隔して配置された第１電極４６及び第２電極４７と、を含む発光素子４０を準備し、第１電極４６及び第２電極４７が第１導電部材２１及び第２導電部材２２に対向し、かつ、下面４１の外縁４１ａの一部が第１開口部３１及び第２開口部３２においてレジスト層３０から露出するように発光素子４０をレジスト層３０上に配置する工程と、第１導電部材２１上に、第１導電部材２１及び第１電極４６に接する第１接合部材５１を形成すると共に、第２導電部材２２上に、第１接合部材５１から離隔し、第２導電部材２２及び第２電極４７に接する第２接合部材５２を形成する工程と、レジスト層３０を除去する工程と、を備える。以下、詳細に説明する。
＜中間体を準備する工程＞
先ず、中間体２０を準備する。
図１は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図２Ａは、図１に示すIIA－IIA線による端面図である。
図２Ｂは、図１に示すIIB－IIB線による端面図である。
図２Ｃは、図１に示すIIC－IIC線による端面図である。
図２Ｄは、図１に示すIID－IID線による端面図である。
図３は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図４Ａは、図３に示すIVA－IVA線による端面図である。
図４Ｂは、図３に示すIVB－IVB線による端面図である。
図４Ｃは、図３に示すIVC－IVC線による端面図である。
図４Ｄは、図３に示すIVD－IVD線による端面図である。
図１～図２Ｄに示すように、配線基板１０を準備する。配線基板１０は、基材１１、配線１２、及び、金属層１３を有する。配線基板１０は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向け集積回路）基板である。配線基板１０は上面１６を有する。
配線１２は基材１１の内部に多層に配置されている。なお、図２Ａ～図２Ｄにおいては、最上層の配線１２のみを示し、他の配線１２は省略している。後述する他の端面図においても同様である。基材１１の上面には、配線１２を基材１１から露出させるための複数の第１凹部１４が配置されている。平面視で、第１凹部１４は例えば行列状に配置されている。第１凹部１４の底においては、配線１２が基材１１から露出している。第１凹部１４の平面視形状は矩形である。なお、第１凹部１４の平面視形状は、三角形、四角形又は六角形等の多角形、円形、楕円形等の種々の形状であってもよい。また多角形の角部が面取りされたような形状であってもよい。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。第１凹部１４の配列方向を、「Ｘ方向」及び「Ｙ方向」とする。また、配線基板１０の厚さ方向を「Ｚ方向」とする。Ｚ方向のうち、第１凹部１４が設けられている側を「上」ともいい、その反対側を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。本明細書における「平面視で」との表現は、上（Ｚ方向）から見た場合を示している。
金属層１３は、配線基板１０の上面１６に配置されている。金属層１３の材料は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、パラジウム（Ｐｄ）及び白金（Ｐｔ）からなる群より選択された一種以上の金属、又はその合金である。例えば、放熱性の観点から、金属層１３の材料として銅を用いることが好ましい。
金属層１３は、例えば、平面視において格子状であり、Ｙ方向に帯状に延びる複数の第１部分１３ｃ及び複数の第２部分１３ｄと、Ｘ方向に帯状に延びる第３部分１３eを含む。第１部分１３ｃと第２部分１３ｄは、Ｘ方向に沿って交互に且つ相互に離隔して配列されている。各第１部分１３ｃ及び各第２部分１３ｄは、Ｙ方向に沿って一列に配列された複数の第１凹部１４を覆っている。金属層１３は複数の第１凹部１４を被覆し、第１凹部１４の底に露出する配線１２に接続される。
これにより、金属層１３は、後述する第１導電部材２１及び第２導電部材２２、第１接合部材５１及び第２接合部材５２を電解めっき法により形成するためのシード層として用いることができる。なお、本明細書において「接続」とは、特に断りのない限り、電気的な接続をいう。金属層１３の厚さ、すなわち、Ｚ方向の長さは、電解めっき法のシード層として機能することができる厚さを有していればよく、また電解めっき後のシード層のエッチングのしやすさ等を考慮して、例えば１００ｎｍ～５００ｎｍが挙げられる。第1凹部１４を被覆する金属層１３の上面には、第１凹部１４の形状に沿った形状の第２凹部１７が配置されている。平面視において第１凹部１４と第２凹部１７とは重なって配置されている。
次に、図３～図４Ｄに示すように、金属層１３上に第１導電部材２１及び第２導電部材２２を配置する。第１導電部材２１及び第２導電部材２２は、それぞれが１つの第２凹部１７を覆うように配置する。第１導電部材２１は第１部分１３ｃ上に配置され、第１部分１３ｃに接する。第２導電部材２２は第２部分１３ｄ上に配置され、第２部分１３ｄに接する。第１導電部材２１及び第２導電部材２２の材料は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、パラジウム（Ｐｄ）及び白金（Ｐｔ）からなる群より選択された一種以上の金属、又はその合金である。例えば、放熱性の観点から、第１導電部材２１及び第２導電部材２２の材料として銅を用いることが好ましい。
第１導電部材２１及び第２導電部材２２は、めっき法により形成することができる。例えば、電解めっき法若しくは無電解めっき法等の湿式めっき、又は、スパッタ法若しくは蒸着法等の乾式めっきにより形成することができる。なかでも電解めっき法が好ましい。電解めっき法は、めっきの形成速度が速く、量産性を高めることができる。
金属層１３の各第１部分１３ｃ上には複数の第１導電部材２１が、Ｙ方向に沿って一列に配列されている。金属層１３の各第２部分１３ｄ上には複数の第２導電部材２２が、Ｙ方向に沿って一列に配列されている。平面視で、第１導電部材２１のＸ方向両側の外縁は第１部分１３ｃの外縁と略一致しており、第２導電部材２２のＸ方向両側の外縁は第２部分１３ｄの外縁と略一致している。
第１導電部材２１及び第２導電部材２２の厚さは、第２凹部１７の深さよりも大きいことが好ましい。第２凹部１７の深さとは、金属層１３における、第２凹部１７の底から第２凹部１７を囲む上面までの高さ、すなわち、Ｚ方向の長さである。これにより、第１導電部材２１の上端及び第２導電部材２２の上端を、金属層１３の上面よりも上方に配置させることができる。図３～図４Ｄに示す例では、各第１導電部材２１及び各第２導電部材２２の形状は、例えば、下部は第２凹部１７を反映した形状、例えば、四角錐台形であり、上部は中央部が盛り上がった半球状又は半楕円球状である。
第１導電部材２１及び第２導電部材２２の平面視形状は、例えば角部が丸められた略四角形である。さらに、平面視において、第１導電部材２１及び第２導電部材２２は、第２凹部１７を内包することが好ましい。具体的には、平面視における第１導電部材２１及び第２導電部材２２の端部の少なくとも一部、好ましくは全てが、金属層１３の第２凹部１７を囲む上面上に配置されることが好ましい。これにより、金属層１３の第２凹部１７を、第１導電部材２１及び第２導電部材２２によって埋めることができる。
このようにして、中間体２０が準備される。中間体２０は、配線基板１０と、第１導電部材２１と、第２導電部材２２と、を備える。配線基板１０は、上面１６及び上面１６に配置された金属層１３を有する。第１導電部材２１は金属層１３の第１部分１３ｃ上に配置され第１部分１３ｃに接する。第２導電部材２２は金属層１３の第２部分１３ｄ上に配置され第２部分１３ｄに接する。第１導電部材２１と第２導電部材２２とは離隔している。中間体２０は、製造することにより準備してもよく、外部から購入等によって入手することにより準備してもよい。中間体２０を製造する場合は、上述の方法によって製造してもよく、他の方法によって製造してもよい。
＜レジスト層を配置する工程＞
次に、中間体２０上に、レジスト層３０を配置する。
図５は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図６Ａは、図５に示すVIA－VIA線による端面図である。
図６Ｂは、図５に示すVIB－VIB線による端面図である。
図６Ｃは、図５に示すVIC－VIC線による端面図である。
図６Ｄは、図５に示すVID－VID線による端面図である。
レジスト層３０は、例えば、フォトリソグラフィ法により形成する。図５～図６Ｄに示すように、平面視で、レジスト層３０の形状は例えば格子状であり、行列状に配置される複数の第１開口部３１及び第２開口部３２を有する。第１開口部３１及び第２開口部３２は、レジスト層３０をＺ方向において貫通している。レジスト層３０においては、複数の第１開口部３１がＹ方向に沿って一列に配列された列と、複数の第２開口部３２がＹ方向に沿って一列に配列された列が、Ｘ方向に沿って交互に配列されている。
各第１開口部３１及び各第２開口部３２においては、それぞれ１つの第１導電部材２１及び１つの第２導電部材２２が露出している。第１導電部材２１及び第２導電部材２２は、各開口部のＸ方向両端部に近接して配置されている。つまり、レジスト層３０は、平面視において、第１開口部３１及び第２開口部３２それぞれの開口縁が、Ｘ方向に隣接して配置される１つの第１導電部材２１及び１つの第２導電部材２２をまとめて囲むように中間体２０上に配置されている。
これにより、第１導電部材２１及び第２導電部材２２のそれぞれは、三方向（すなわち、Ｘ方向の一方側及びＹ方向の両側）をレジスト層３０に囲まれ、Ｘ方向の他方側はレジスト層３０に囲まれない。ここで、レジスト層３０に囲まれるとは、平面視においてレジスト層３０の開口縁に近接することをいう。例えば、平面視において、第１導電部材２１及び第２導電部材２２とレジスト層３０とが近接する距離は、レジスト層３０の厚さ以下である。レジスト層３０は第１導電部材２１及び第２導電部材２２のレジスト層に近接する三方向において、第１導電部材２１及び第２導電部材２２に接していてもよい。
レジスト層３０の厚さは、第２凹部１７の周囲に配置された金属層１３の上面から第１導電部材２１及び第２導電部材２２の上端までの距離よりも大きいことが好ましい。レジスト層３０の厚さは、第１導電部材２１及び第２導電部材２２の厚さの１．４倍～２．６倍とすることが好ましい。例えば、レジスト層３０の厚さは３．５μｍ～４．０μｍとする。
＜発光素子をレジスト層上に配置する工程＞
次に、発光素子４０をレジスト層３０上に配置する
図７は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図８Ａは、図７に示すVIIIA－VIIIA線による端面図である。
図８Ｂは、図７に示すVIIIB－VIIIB線による端面図である。
図８Ｃは、図７に示すVIIIC－VIIIC線による端面図である。
図８Ｄは、図７に示すVIIID－VIIID線による端面図である。
図７～図８Ｄに示すように、発光素子４０を準備する。発光素子４０は、例えば、発光ダイオード（Light Emitting Diode：ＬＥＤ）である。発光素子４０の形状は、例えば、四角錐台形又は直方体とすることができる。発光素子４０の形状が四角錐台形又は直方体である場合、発光素子４０は、下面４１、下面４１と反対側の上面４２、下面４１と上面４２との間に配置された４つの側面４３を有する。下面４１の外縁形状は矩形である。例えば、発光素子４０は、上面４２が下面４１より大きい四角錐台形である。また、発光素子４０は、半導体積層体４５と、第１電極４６と、第２電極４７と、を含む。第１電極４６及び第２電極４７は、下面４１において相互に離隔して配置されている。
次に、発光素子４０をレジスト層３０上に配置する。発光素子４０は、レジスト層３０の格子状の格子点の少なくとも１つが発光素子４０の下面に接するようにレジスト層３０上に配置される。このとき、発光素子４０の第１電極４６を、第１開口部３１において、レジスト層から露出する第１導電部材２１に対向させると共に、第２電極４７を、第２開口部３２において、レジスト層３０から露出する第２導電部材２２に対向させる。発光素子４０はレジスト層３０によって支持されており、中間体２０とは離れている。つまり、発光素子４０の第１電極４６は中間体２０の第１導電部材２１からＺ方向に離れており、第２電極４７は第２導電部材２２からＺ方向に離れている。
発光素子４０は、発光素子４０の下面４１の外縁４１ａの一部が、レジスト層３０の第１開口部３１及び第２開口部３２においてレジスト層３０から露出するように配置される。具体的には、発光素子４０の下面４１の外縁４１ａの形状が矩形である場合は、この矩形を構成する４辺のうち、互いに対向する２辺（例えばＸ方向に延びる２辺）は、その全体がレジスト層３０に接し、互いに対向する他の２辺（例えばＹ方向に延びる２辺）の一部は、第１開口部３１及び第２開口部３２においてレジスト層３０から露出するようにレジスト層３０上に配置する。
発光素子４０をレジスト層３０上に配置する際、発光素子４０によってレジスト層３０を押圧することが好ましい。これにより、発光素子４０をレジスト層上に、より強固に固定することができる。またこの際、Ｚ方向にレジスト層３０が押圧されることにより、レジスト層３０がＸＹ平面に沿って拡がり、第１開口部３１及び第２開口部３２の面積が小さくなる。この結果、レジスト層３０が第１導電部材２１の端部の一部２１ａ、及び、第２導電部材２２の端部の一部２２ａを覆う。具体的には、第１導電部材２１及び第２導電部材２２のそれぞれは、レジスト層３０によって囲まれていた三方、すなわち、Ｘ方向の一方側及びＹ方向の両側の端部がレジスト層３０によって覆われ、Ｘ方向の他方側の端部はレジスト層３０によって覆われないままである。つまり、第１導電部材２１及び第２導電部材２２のそれぞれは、Ｘ方向の一方側及びＹ方向の両側の端部がレジスト層３０に接しており、Ｘ方向の他方側の端部はレジスト層３０と離隔している。
＜第１接合部材及び第２接合部材を形成する工程＞
次に、第１接合部材５１及び第２接合部材５２を形成する。具体的には、第１導電部材２１上に、第１導電部材２１及び第１電極４６に接する第１接合部材５１を形成すると共に、第２導電部材２２上に、第１接合部材５１から離隔し、第２導電部材２２及び第２電極４７に接する第２接合部材５２を形成する。
図９は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図１０Ａは、図９に示すXA－XA線による端面図である。
図１０Ｂは、図９に示すXB－XB線による端面図である。
図１０Ｃは、図９に示すXC－XC線による端面図である。
図１０Ｄは、図９に示すXD－XD線による端面図である。
図９～図１０Ｄに示すように、第１導電部材２１上に第１接合部材５１を形成すると共に、第２導電部材２２上に第２接合部材５２を形成する。第１接合部材５１及び第２接合部材５２の材料は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、パラジウム（Ｐｄ）及び白金（Ｐｔ）からなる群より選択された一種以上の金属又はその合金とすることができる。第１導電部材２１及び第２導電部材２２と同様に、放熱性の観点からは、第１接合部材５１及び第２接合部材５２の材料として銅を用いることが好ましい。
第１接合部材５１及び第２接合部材５２は、電解めっき法により形成することができる。電解めっき法により第１接合部材５１及び第２接合部材５２を形成する場合は、金属層１３、第１導電部材２１及び第２導電部材２２が、電解めっきのシード層となる。めっき液１０１は、Ｘ方向において隣り合う発光素子４０の隙間からレジスト層３０の第１開口部３１内及び第２開口部３２内に進入し、第１導電部材２１及び第２導電部材２２に接触する。
第１接合部材５１は第１導電部材２１を起点としてめっき成長し、発光素子４０の第１電極４６に到達する。これにより、第１接合部材５１は第１導電部材２１及び第１電極４６に接することができる。また、第２接合部材５２は第２導電部材２２を起点としてめっき成長し、発光素子４０の第２電極４７に到達する。これにより、第２接合部材５２は第２導電部材２２及び第２電極４７に接することができる。
中間体２０の上面における第１導電部材２１と第２導電部材２２とが離隔する領域のうち、一部の領域はレジスト層３０に覆われており、めっき液１０１が浸入しない。また、レジスト層３０から露出する他の領域（つまり第１開口部３１又は第２開口部３２）には、めっき液１０１が浸入する。但し、第１開口部３１及び第２開口部３２における、第１導電部材２１及び第２導電部材２２が離隔する領域には金属層１３が配置されていない。つまり、第１開口部３１及び第２開口部３２における第１導電部材２１と第２導電部材２２とが離隔する領域にはめっきが成長するための起点が配置されていない。このため、第１導電部材２１を起点として成長する第１接合部材５１と、第２導電部材２２を起点として成長する第２接合部材５２とを、離隔して成長させることができる。
また、第１導電部材２１におけるレジスト層３０で覆われた端部の一部２１ａは、レジスト層３０がマスクとなり、めっき液に接触しないため、第１接合部材５１は配置されない。同様に、第２導電部材２２におけるレジスト層３０で覆われた部分２２ａは、第２接合部材５２は配置されない。したがって、平面視で、第１導電部材２１の端部の一部２１ａは第１接合部材５１から露出し、第２導電部材２２の端部の一部２２ａは第２接合部材５２から露出する。
このようにして、配線基板１０と、レジスト層３０と、発光素子４０と、第1接合部材と第２接合部材とを含む中間構造体が得られる。
＜レジスト層を除去する工程＞
次に、レジスト層３０を除去する。
図１１は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図１２Ａは、図１１に示すXIIA－XIIA線による端面図である。
図１２Ｂは、図１１に示すXIIB－XIIB線による端面図である。
図１２Ｃは、図１１に示すXIIC－XIIC線による端面図である。
図１２Ｄは、図１１に示すXIID－XIID線による端面図である。
上述した工程を経て得られた中間構造体を、例えばレジスト剥離液に浸漬することにより、レジスト層３０を除去する。これにより、図１１～図１２Ｄに示すように、第１導電部材２１及び第２導電部材２２、第１接合部材５１及び第２接合部材５２、第１電極４６及び第２電極４７におけるレジスト層３０に接していた表面が露出する。
＜金属層を分離する工程＞
次に、金属層１３を第１金属層１３ａと第２金属層１３ｂに分離する。
図１３は、本実施形態に係る発光モジュールの製造方法を示す平面図である。
図１４Ａは、図１３に示すXIVA－XIVA線による端面図である。
図１４Ｂは、図１３に示すXIVB－XIVB線による端面図である。
図１４Ｃは、図１３に示すXIVC－XIVC線による端面図である。
図１４Ｄは、図１３に示すXIVD－XIVD線による端面図である。
ここでは、金属層１３の一部を除去することで、第１金属層１３ａと第２金属層１３ｂとに分離することができる。具体的には、第１導電部材２１及び第２導電部材２２をマスクとして金属層１３を選択的に除去することにより、金属層１３を、第１導電部材２１に接する第１金属層１３ａと、第２導電部材２２に接する第２金属層１３ｂとに分離する。金属層１３の除去は、エッチングにより行うことができる。エッチングは、例えば、ウェットエッチングとする。これにより、図１３～図１４Ｄに示すように、金属層１３が選択的に除去される。すなわち、金属層１３のうち、第１導電部材２１及び第２導電部材２２に覆われている部分が残留し、それ以外の部分が除去される。この際、第１導電部材２１の一部、第２導電部材２２の一部、第１接合部材５１の一部、及び、第２接合部材５２の一部もエッチングされるが、Ｘ方向及びＹ方向におけるこれらの部材の長さと比較して、金属層１３の厚さは十分に小さいため、金属層１３を選択的に除去することできる。金属層１３の厚さは、例えば、第１接合部材５１及び第２接合部材５２のＸ方向及びＹ方向における部材の長さの３分の１以下である。
このようにして、金属層１３が、第１導電部材２１に接する第１金属層１３ａと、第２導電部材２２に接する第２金属層１３ｂと、に分離される。より具体的には、平面視において格子状の金属層１３は、Ｙ方向に延びる１つの第１部分１３ｃが複数の第１金属層１３ａに分離され、Ｙ方向に延びる１つの第２部分１３ｄが複数の第２金属層１３ｂに分離される。Ｘ方向に延びる第３部分１３ｅは全体が除去される。第１部分１３ｃと第２部分１３ｄはもともと第３部分１３ｅを介して繋がっていたため、第３部分１３eが除去されることにより、第１金属層１３ａと第２金属層１３ｂとは相互に離隔される。これにより、配線基板の上面に、第１金属層１３ａ、第１導電部材２１、第１接合部材５１及び第１電極４６を含む第１通電体と、第２金属層１３ｂ、第２導電部材２２、第２接合部材５２及び第２電極４７を含む第２通電体と、を離隔して配置することができる。
＜金属膜を形成する工程＞
次に、金属膜６０を形成する。
図１５は、本実施形態に係る発光モジュールを示す平面図である。
図１６Ａは、図１５に示すXVIA－XVIA線による端面図である。
図１６Ｂは、図１５に示すXVIB－XVIB線による端面図である。
図１６Ｃは、図１５に示すXVIC－XVIC線による端面図である。
図１６Ｄは、図１５に示すXVID－XVID線による端面図である。
図１５～図１６Ｄに示すように、第１金属層１３ａ、第１導電部材２１、第１接合部材５１及び第１電極４６を含む第１通電体の表面（つまり各部材が他の部材から露出する露出面）、並びに、第２金属層１３ｂ、第２導電部材２２、第２接合部材５２及び第２電極４７を含む第２通電体の表面（つまり各部材が他の部材から露出する露出面）を被覆する金属膜６０を形成する。金属膜６０は、例えば、無電解めっき法により形成することができる。金属膜６０は、貴金属層を有することが好ましく、例えば、最表面に金（Ａｕ）層を有することが好ましい。金属膜６０は、金の単層膜、又は、ニッケル、銀、パラジウム若しくは白金の少なくとも１つからなる層と金からなる層との積層膜であってもよい。貴金属の無電解めっきは、イオン化傾向の差を利用した置換反応や、触媒を用いた還元反応により行うことができる。
第１通電体及び第２通電体を金属膜６０で被覆することにより、第１通電体及び第２通電体を外部環境から保護することができる。具体的には、第１通電体及び第２通電体が銅を含む場合、銅が表面に露出すると銅の硫化等により変色や腐食が生じる虞があるが、貴金属層を有する金属膜６０で被覆されることにより銅が外部環境に晒されることを抑制することができる。金属膜６０は、配線基板１０における絶縁性の基材１１の表面、及び、発光素子４０における第１電極４６及び第２電極４７以外の表面には形成されない。したがって、上述の第１通電体と第２通電体とが金属膜６０によって短絡することはない。このようにして、本実施形態に係る発光モジュール１が製造される。
＜発光モジュール＞
次に、上述の如く製造された発光モジュール１の構成について説明する。
図１５～図１６Ｄに示すように、本実施形態に係る発光モジュール１は、配線基板１０と、第１導電部材２１と、第２導電部材２２と、第１接合部材５１と、第２接合部材５２と、発光素子４０と、を備える。発光モジュール１においては、１枚の配線基板１０上に複数の発光素子４０がＸ方向及びＹ方向に沿って行列状に配列されている。Ｘ方向及びＹ方向において隣り合う発光素子４０間には、隙間が存在する。配線基板１０と発光素子４０とは、Ｚ方向において相互に離隔して配置されており、発光素子４０の下面４１が配線基板１０の上面１６に対向している。
配線基板１０は、基材１１、配線１２、並びに、複数の第１金属層１３ａ及び複数の第２金属層１３ｂを有する。配線１２は基材１１の内部に配置されている。基材１１の上面には複数の第１凹部１４が設けられており、各第１凹部１４の底には配線１２が露出している。第１金属層１３ａ及び第２金属層１３ｂは配線基板１０の上面１６に配置されており、第１凹部１４の底において配線１２と接続されている。第１金属層１３ａ及び第２金属層１３ｂは、上面に、第１凹部１４の形状を反映した第２凹部１７を備える。なお、配線基板１０が上面に絶縁膜を備える場合、第１凹部１４は絶縁膜を貫通する孔であってもよい。
発光素子４０は、例えば、四角錐台形又は直方体形であり、下面４１、下面４１の反対側の上面４２、及び、下面４１と上面４２との間の側面４３を有する。ここでは、下面４１及び上面４２は矩形状であり、発光素子４０は４つの側面４３を有する。また、発光素子４０は、半導体積層体４５、第１電極４６及び第２電極４７を有する。第１電極４６及び第２電極４７は、発光素子４０の下面４１に配置されている。発光素子４０の下面には、例えば、各１つの第１電極４６及び第２電極４７が設けられている。この場合、平面視で、第１電極４６と第２電極４７はＸ方向において相互に離隔しており、それぞれの形状は、例えば、Ｙ方向を長手方向とする長方形である。そして、１つの第１電極４６に対して、Ｙ方向に離隔した２つの第１金属層１３ａが対向している。また、１つの第２電極４７に対して、Ｙ方向に離隔した２つの第２金属層１３ｂが対向している。つまり、１つの第１電極４６と２つの第１金属層１３ａが、１つの第２電極４７と２つの第２金属層１３ｂが、それぞれ平面視において重なるように配置されている。
第１導電部材２１、第２導電部材２２、第１接合部材５１及び第２接合部材５２は、配線基板１０と発光素子４０との間に配置されている。第１導電部材２１は、第１金属層１３ａ上に配置され、第１金属層１３ａに接している。第２導電部材２２は、第２金属層１３ｂ上に配置され、第２金属層１３ｂに接している。第１接合部材５１は、第１導電部材２１上に配置され、第１導電部材２１及び第１電極４６に接している。第２接合部材５２は、第２導電部材２２上に配置され、第２導電部材２２及び第２電極４７に接している。各発光素子４０の第１電極４６には、それぞれ２つの第１接合部材５１、第１導電部材２１及び第１金属層１３ａが接続されている。各発光素子４０の第２電極４７には、それぞれ２つの第２接合部材５２、第２導電部材２２及び第２金属層１３ｂが接続されている。
１つの第１通電体は、２つの第１金属層１３ａ、２つの第１導電部材２１、２つの第１接合部材５１及び１つの第１電極４６を含み、１つの第２通電体は、２つの第２金属層１３ｂ、２つの第２導電部材２２、２つの第２接合部材５２及び１つの第２電極４７を含む。第１通電体の表面及び第２通電体の表面は、貴金属を含む金属膜６０で被覆されている。配線基板１０の上面において、第１通電体と第２通電体とは相互に離隔している。配線基板１０と発光素子４０との間であって、第１通電体と第２通電体とが離隔する領域は、空間１００となっている。空間１００には例えば大気が存在している。
そして、平面視で、第１導電部材２１の端部の一部は第１接合部材５１から露出しており、第２導電部材２２の端部の一部は第２接合部材５２から露出している。図１５～図１６Ｄに示す例では、平面視で、第１導電部材２１における第１接合部材５１から露出した部分２１ａ（つまりレジスト層で覆われていた端部の一部２１ａ）は、第１導電部材２１のＹ方向両側及びＸ方向の一方側に配置されており、第２導電部材２２における第２接合部材５２から露出した部分２２ａ（つまりレジスト層で覆われていた端部の一部２２ａ）は、第２導電部材２２のＹ方向両側及びＸ方向の他方側に配置されている。１つの発光素子４０に接続された第１導電部材２１及び第２導電部材２２に関して、平面視で、部分２１ａ及び部分２２ａは第１接合部材５１と第２接合部材５２との間に配置されている。
＜効果＞
次に、本実施形態の効果について説明する。
本実施形態においては、図５～図６Ｄに示すレジスト層を配置する工程において格子状のレジスト層３０を配置し、図７～図８Ｄに示す発光素子をレジスト層上に配置する工程において、レジスト層３０上に発光素子４０を配置している。これにより、発光素子４０を安定して保持することができる。また、配線基板１０と発光素子４０との距離を保った状態で、発光素子４０を配線基板１０上に容易に位置決めすることができる。
また、図９～図１０Ｄに示す第１接合部材及び第２接合部材を形成する工程において、配線基板１０と発光素子４０との間であって三方をレジスト層３０によって囲まれた空間内で、第１接合部材５１及び第２接合部材５２を形成している。このため、第１接合部材５１及び第２接合部材５２の形状の制御が容易である。一方、レジスト層３０の第１開口部３１及び第２開口部３２において第１導電部材２１及び第２導電部材２２を露出させることにより、めっき液１０１を第１導電部材２１及び第２導電部材２２に到達させることができる。
さらに、この工程においては、第１接合部材５１及び第２接合部材５２をそれぞれ第１導電部材２１及び第２導電部材２２を起点として成長させている。このため、第１金属層１３ａ及び第２金属層１３ｂを起点として成長させる場合と比較して、第１電極４６及び第２電極４７に達するまでの距離（つまりＺ方向における長さ）が短く、第１接合部材５１及び第２接合部材５２を短時間で効率的に形成することができる。
図７～図８Ｄに示す発光素子をレジスト層上に配置する工程において、発光素子４０によってレジスト層３０を押圧することにより、レジスト層３０を変形させ、第１導電部材２１の端部の一部及び第２導電部材２２の端部の一部をレジスト層３０で覆っている。これにより、第１接合部材５１及び第２接合部材５２を形成した後、平面視において、第１導電部材２１の端部の一部が第１接合部材５１から露出し、第２導電部材２２の端部の一部が第２接合部材５２から露出する。
また、図１～図２Ｄに示す中間体を準備する工程において、第１導電部材２１及び第２導電部材２２の平面視形状を、第２凹部１７を内包する形状としている。これにより、第１導電部材２１の端部及び第２導電部材２２の端部から基材１１の第１凹部１４までの距離を長くすることができる。このため、図１３～図１４Ｄに示す金属層を分離する工程において、第１導電部材２１及び第２導電部材２２をマスクとして金属層１３をエッチングする際に、エッチング液が基材１１の内部に浸入することを抑制できる。この結果、基材１１の内部に配置される配線１２の損傷を抑制できる。
また、平面視で、第１接合部材５１及び第２接合部材５２を第１導電部材２１及び第２導電部材２２よりも小さく形成する。すなわち、レジスト層３０の第１開口部３１及び第２開口部３２を小さくすることができる。このため、発光素子４０をレジスト層３０上に配置する際に、平面視で第１開口部３１及び第２開口部３２の外縁を第１電極４６及び第２電極４７に接するように配置することが容易となる。この結果、第１電極４６及び第２電極４７の外縁がレジスト層３０で覆われるため、第１接合部材５１及び第２接合部材５２が第１電極４６及び第２電極４７以外の領域に接触することを抑制できる。これにより、第１接合部材５１及び第２接合部材５２と第１電極４６及び第２電極４７との接続性が向上する。
このようにして、本実施形態によれば、発光モジュール１を生産性よく製造することができる。また、製造された発光モジュール１において、各部の形状のばらつきを抑制できるため、信頼性が高い発光モジュール１を得ることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図１７Ａ～図１７Ｃは、本実施形態に係る発光モジュールの製造方法を示す端面図である。
図１７Ａに示すように、本実施形態においては、金属層１３が、配線基板１０の上面の全体を覆っている点が第１の実施形態と異なっている。本実施形態では、例えば、金属層１３が、上面１６の全体に設けられた配線基板１０を準備する。
次に、図３～図１２Ｄに示す工程を実施する。すなわち、配線基板１０上に第１導電部材２１及び第２導電部材２２を形成して中間体２０を準備し、中間体２０上にレジスト層３０を形成し、レジスト層３０上に発光素子４０を配置し、第１接合部材５１及び第２接合部材５２を形成した後、レジスト層３０を除去する。
これにより、図１７Ｂに示すように、配線基板１０上に発光素子４０が配置された構造体が作製される。但し、金属層１３は配線基板１０の上面１６全体に設けられている。このため、第１接合部材５１及び第２接合部材５２を形成するためのめっき液が、レジスト層３０から露出する金属層１３に接触して、金属層１３の表面に第１接合部材５１及び第２接合部材に連なる第３接合部材５３が形成される。
次に、図１７Ｃに示すように、第１導電部材２１及び第２導電部材２２をマスクとして第３接合部材５３及び金属層１３をエッチングすることにより、第３接合部材５３を除去すると共に、金属層１３を、第１導電部材２１に接する第１金属層１３ａと、第２導電部材２２に接する第２金属層１３ｂと、に分離する。
次に、図１５～図１６Ｄに示す工程を実施する。すなわち、金属膜６０を形成する。
このようにして、本実施形態に係る発光モジュールが製造される。
本実施形態における上記以外の製造方法、構成及び効果は、第１の実施形態と同様である。
（変形例）
前述の各実施形態は、本発明を具現化した例であり、本発明はこれらの実施形態には限定されない。例えば、前述の各実施形態において、いくつかの構成要素又は工程を追加、削除又は変更したものも本発明に含まれる。
例えば、金属膜６０は設けられていなくてもよい。また、配線基板１０と発光素子４０との位置関係は、上述の例には限定されない。例えば、発光素子４０の配列の態様は行列状には限定されず、例えば千鳥状又は六方最密状であってもよい。また、各発光素子４０の第１電極４６は１つの第１接合部材５１に接続されていてもよく、３つ以上の第１接合部材５１に接続されていてもよい。さらに、各発光素子４０には複数の第１電極４６が設けられており、それぞれ異なる第１接合部材５１に接続されていてもよい。第２電極４７及び第２接合部材５２についても、同様である。さらにまた、第１導電部材２１及び第２導電部材２２のそれぞれに対して、複数の第２凹部１７が対応していてもよい。
さらに、発光素子４０としては、任意の波長の光を発することが可能な半導体発光素子を選択することができる。一例として、発光素子４０として青色光を発するものを用いることができるが、これに限定されることなく、発光素子４０としては、青色光以外の他の色の光を発するものを用いてよい。発光モジュール１において、所定の間隔をおいて各々配置された複数の発光素子４０を用いる場合には、同色の光を各々発するものを用いてもよいし、赤色、緑色等、異なる色の光を発するものを用いてもよい。
青色光を発することが可能な発光素子４０の半導体積層体４５として、窒化物系半導体（ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ、０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）を用いることができる。この場合、半導体積層体４５は、発光層と、発光層を挟むように配置されたｎ型半導体層及びｐ型半導体層とを含む。ｎ型半導体層及びｐ型半導体層に、電極であるｎ側電極およびｐ側電極がそれぞれ電気的に接続される。平面視において、発光素子４０の形状は四角形には限定されず、例えば、三角形又は六角形等の多角形であってもよい。
更に、発光素子４０上に、蛍光体を含む波長変換部材を設けてもよい。蛍光体としては、例えば、黄色系の発光をするＹＡＧ蛍光体（例えば（Ｙ，Ｌｕ，Ｇｄ）３（Ａｌ，Ｇａ）５Ｏ１２：Ｃｅ等）、緑色系の発光をするβサイアロン蛍光体（例えば（Ｓｉ，Ａｌ）３（Ｏ，Ｎ）４：Ｅｕ等）、赤色系の発光をするフッ化物系蛍光体（例えばＫ２（Ｓｉ，Ｔｉ，Ｇｅ）Ｆ６：Ｍｎ又はＫ２（Ｓｉ，Ａｌ）Ｆ６：Ｍｎ等）、窒化物系蛍光体（例えば（Ｓｒ，Ｃａ）ＡｌＳｉＮ３：Ｅｕ等）等が挙げられる。波長変換部材は、単一種の蛍光体を含んでいてもよいし、複数の蛍光体を含んでいてもよい。
更に、隣接する発光素子４０間に遮光部材を設けてもよい。遮光部材は、発光素子４０を囲むように設けられ、発光素子４０の側面を被覆する。遮光部材は、隣接する発光素子間における光の伝搬を阻止する。また、遮光部材は、発光素子４０と配線基板１０との間の空間１００にも配置されることが好ましく、具体的には、上述したレジスト層３０が配置されていた領域に配置されることが好ましい。遮光部材は、例えば、光反射性物質を含む樹脂である。光反射性物質としては、例えば、酸化チタン、酸化アルミニウム、酸化マグネシウム、酸化亜鉛、炭酸バリウム、硫酸バリウム、窒化ホウ素、窒化アルミニウム、ガラスフィラーなどを好適に用いることができる。樹脂としては、例えば、シリコーン樹脂を好適に用いることができる。
本発明の実施形態は、以下の態様を含む。
（付記１）
上面及び前記上面に配置された金属層を有する配線基板と、前記金属層上に配置され前記金属層に接する第１導電部材と、前記金属層上に配置され前記第１導電部材から離隔し前記金属層に接する第２導電部材と、を備える中間体を準備する工程と、
前記中間体上に、第１開口部及び第２開口部を有し、前記第１導電部材を前記第１開口部において露出させ、前記第２導電部材を前記第２開口部において露出させるレジスト層を配置する工程と、
下面と、前記下面に相互に離隔して配置された第１電極及び第２電極と、を含む発光素子を準備し、前記第１電極及び前記第２電極が前記第１導電部材及び前記第２導電部材に対向し、かつ、前記下面の外縁の一部が前記第１開口部及び前記第２開口部において前記レジスト層から露出するように前記発光素子を前記レジスト層上に配置する工程と、
前記第１導電部材上に、前記第１導電部材及び前記第１電極に接する第１接合部材を形成すると共に、前記第２導電部材上に、前記第１接合部材から離隔し、前記第２導電部材及び前記第２電極に接する第２接合部材を形成する工程と、
前記レジスト層を除去する工程と、
を備える発光モジュールの製造方法。
（付記２）
前記発光素子を配置する工程において、
前記レジスト層が前記発光素子によって押圧されることにより、前記レジスト層が前記第１導電部材の端部の一部及び前記第２導電部材の端部の一部を覆う付記１に記載の発光モジュールの製造方法。
（付記３）
前記レジスト層を除去する工程の後に、
前記第１導電部材及び前記第２導電部材をマスクとして前記金属層を選択的に除去することにより、前記金属層を、前記第１導電部材に接する第１金属層と、前記第２導電部材に接する第２金属層と、に分離する工程と、
をさらに備える付記１または２に記載の発光モジュールの製造方法。
（付記４）
前記金属層を分離する工程の後に、
前記第１導電部材、前記第１接合部材及び前記第１電極の露出面、並びに、前記第２導電部材、前記第２接合部材及び前記第２電極の露出面に金属膜を形成する工程と、
をさらに備える付記３に記載の発光モジュールの製造方法。
（付記５）
前記第１接合部材及び前記第２接合部材を電解めっき法により形成する付記１～４のいずれか１つに記載の発光モジュールの製造方法。
（付記６）
前記中間体を準備する工程は、
前記配線基板を準備する工程と、
前記金属層上に前記第１導電部材及び前記第２導電部材を配置する工程と、
を有する付記１～５のいずれか１つに記載の発光モジュールの製造方法。
（付記７）
前記第１導電部材及び前記第２導電部材をめっき法により形成する付記６に記載の発光モジュールの製造方法。
（付記８）
前記発光素子の前記下面の外縁形状は矩形であり、
前記発光素子を配置する工程において、前記矩形を構成する４辺のうち互いに対向する２辺の全体が前記レジスト層に接する付記１～７のいずれか１つに記載の発光モジュールの製造方法。
（付記９）
上面と、前記上面に配置された第１金属層と、前記上面に配置された第２金属層と、を有する配線基板と、
前記第１金属層上に配置され、前記第１金属層に接した第１導電部材と、
前記第２金属層上に配置され、前記第２金属層に接した第２導電部材と、
前記第１導電部材上に配置され、前記第１導電部材に接した第１接合部材と、
前記第２導電部材上に配置され、前記第２導電部材に接した第２接合部材と、
下面と、前記下面に配置され前記第１接合部材に接した第１電極と、前記下面に配置され前記第２接合部材に接した第２電極と、を有し、前記下面が前記配線基板の上面に対向した発光素子と、を備え、
平面視で、前記第１導電部材の端部の一部は前記第１接合部材から露出し、前記第２導電部材の端部の一部は前記第２接合部材から露出する発光モジュール。
（付記１０）
平面視で、前記第１導電部材における前記第１接合部材から露出した部分及び前記第２導電部材における前記第２接合部材から露出した部分は、前記第１接合部材と前記第２接合部材との間に配置されている付記９に記載の発光モジュール。
本発明は、例えば、車両の前照灯又は表示装置等に利用することができる。
１：発光モジュール
１０：配線基板
１１：基材
１２：配線
１３：金属層
１３ａ：第１金属層
１３ｂ：第２金属層
１３ｃ：第１部分
１３ｄ：第２部分
１３ｅ：第３部分
１４：第１凹部
１６：上面
１７：第２凹部
２０：中間体
２１：第１導電部材
２１ａ：部分
２２：第２導電部材
２２ａ：部分
３０：レジスト層
３１：第１開口部
３２：第２開口部
４０：発光素子
４１：下面
４１ａ：外縁
４２：上面
４３：側面
４５：半導体積層体
４６：第１電極
４７：第２電極
５１：第１接合部材
５２：第２接合部材
５３：第３接合部材
６０：金属膜
１００：空間
１０１：めっき液

Claims (9)

  1. 上面及び前記上面に配置された金属層を有する配線基板と、前記金属層上に配置され前記金属層に接する第１導電部材と、前記金属層上に配置され前記第１導電部材から離隔し前記金属層に接する第２導電部材と、を備える中間体を準備する工程と、
    前記中間体上に、第１開口部及び第２開口部を有し、前記第１導電部材を前記第１開口部において露出させ、前記第２導電部材を前記第２開口部において露出させるレジスト層を配置する工程と、
    下面と、前記下面に相互に離隔して配置された第１電極及び第２電極と、を含む発光素子を準備し、前記第１電極及び前記第２電極が前記第１導電部材及び前記第２導電部材に対向し、かつ、前記下面の外縁の一部が前記第１開口部及び前記第２開口部において前記レジスト層から露出するように前記発光素子を前記レジスト層上に配置する工程と、
    前記第１導電部材上に、前記第１導電部材及び前記第１電極に接する第１接合部材を形成すると共に、前記第２導電部材上に、前記第１接合部材から離隔し、前記第２導電部材及び前記第２電極に接する第２接合部材を形成する工程と、
    前記レジスト層を除去する工程と、
    を備える発光モジュールの製造方法。
  2. 前記発光素子を配置する工程において、
    前記レジスト層が前記発光素子によって押圧されることにより、前記レジスト層が前記第１導電部材の端部の一部及び前記第２導電部材の端部の一部を覆う請求項１に記載の発光モジュールの製造方法。
  3. 前記レジスト層を除去する工程の後に、
    前記第１導電部材及び前記第２導電部材をマスクとして前記金属層を選択的に除去することにより、前記金属層を、前記第１導電部材に接する第１金属層と、前記第２導電部材に接する第２金属層と、に分離する工程と、
    をさらに備える請求項１に記載の発光モジュールの製造方法。
  4. 前記金属層を分離する工程の後に、
    前記第１導電部材、前記第１接合部材及び前記第１電極の露出面、並びに、前記第２導電部材、前記第２接合部材及び前記第２電極の露出面に金属膜を形成する工程と、
    をさらに備える請求項３に記載の発光モジュールの製造方法。
  5. 前記第１接合部材及び前記第２接合部材を電解めっき法により形成する請求項１に記載の発光モジュールの製造方法。
  6. 前記中間体を準備する工程は、
    前記配線基板を準備する工程と、
    前記金属層上に前記第１導電部材及び前記第２導電部材を配置する工程と、
    を有する請求項１に記載の発光モジュールの製造方法。
  7. 前記第１導電部材及び前記第２導電部材をめっき法により形成する請求項６に記載の発光モジュールの製造方法。
  8. 前記発光素子の前記下面の外縁形状は矩形であり、
    前記発光素子を配置する工程において、前記矩形を構成する４辺のうち互いに対向する２辺の全体が前記レジスト層に接する請求項１に記載の発光モジュールの製造方法。
  9. 前記レジスト層の形状は格子状であり、前記発光素子を前記レジスト層の格子点上に配置する請求項１に記載の発光モジュールの製造方法。
JP2022088670A 2022-05-31 2022-05-31 発光モジュールの製造方法 Active JP7484079B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022088670A JP7484079B2 (ja) 2022-05-31 2022-05-31 発光モジュールの製造方法
US18/320,668 US20230387373A1 (en) 2022-05-31 2023-05-19 Light emitting module and method of manufacturing same
DE102023113383.7A DE102023113383A1 (de) 2022-05-31 2023-05-23 Lichtemittierendes modul und verfahren zur herstellung desselben
CN202310597639.1A CN117153807A (zh) 2022-05-31 2023-05-25 发光模块及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022088670A JP7484079B2 (ja) 2022-05-31 2022-05-31 発光モジュールの製造方法

Publications (2)

Publication Number Publication Date
JP2023176405A JP2023176405A (ja) 2023-12-13
JP7484079B2 true JP7484079B2 (ja) 2024-05-16

Family

ID=88696882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022088670A Active JP7484079B2 (ja) 2022-05-31 2022-05-31 発光モジュールの製造方法

Country Status (4)

Country Link
US (1) US20230387373A1 (ja)
JP (1) JP7484079B2 (ja)
CN (1) CN117153807A (ja)
DE (1) DE102023113383A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147631A (ja) 2004-11-16 2006-06-08 Matsushita Electric Works Ltd 半導体装置およびその評価方法
JP2011100905A (ja) 2009-11-09 2011-05-19 Nichia Corp 発光装置および発光装置の製造方法
JP2017183458A (ja) 2016-03-30 2017-10-05 ソニー株式会社 発光素子組立体及びその製造方法、並びに、表示装置
WO2021132392A1 (ja) 2019-12-24 2021-07-01 日亜化学工業株式会社 発光装置の製造方法および発光装置
JP7183304B2 (ja) 2018-05-25 2022-12-05 ライン プラス コーポレーション 複数のチャネルを利用して動的ビットレートのビデオを配信および再生する方法およびシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147631A (ja) 2004-11-16 2006-06-08 Matsushita Electric Works Ltd 半導体装置およびその評価方法
JP2011100905A (ja) 2009-11-09 2011-05-19 Nichia Corp 発光装置および発光装置の製造方法
JP2017183458A (ja) 2016-03-30 2017-10-05 ソニー株式会社 発光素子組立体及びその製造方法、並びに、表示装置
JP7183304B2 (ja) 2018-05-25 2022-12-05 ライン プラス コーポレーション 複数のチャネルを利用して動的ビットレートのビデオを配信および再生する方法およびシステム
WO2021132392A1 (ja) 2019-12-24 2021-07-01 日亜化学工業株式会社 発光装置の製造方法および発光装置

Also Published As

Publication number Publication date
DE102023113383A1 (de) 2023-11-30
JP2023176405A (ja) 2023-12-13
CN117153807A (zh) 2023-12-01
US20230387373A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US10903397B2 (en) Light emitting device package
US10333035B2 (en) Method of manufacturing light emitting device package
KR102086365B1 (ko) 반도체 발광소자
US9608186B2 (en) Light-emitting diode module having light-emitting diode joined through solder paste and light-emitting diode
JP6074317B2 (ja) 半導体発光装置および光源ユニット
EP2772949B1 (en) Semiconductor light emitting element
JP5202559B2 (ja) 半導体発光装置及びその製造方法
JP5414579B2 (ja) 半導体発光装置
KR102135624B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
JP4297084B2 (ja) 発光装置の製造方法および発光装置
US10629790B2 (en) Light-emitting device
KR20050000197A (ko) 플립-칩 본딩용 질화갈륨계 발광 다이오드 및 그 제조방법
EP3654390B1 (en) Method of manufacturing a solid state lighting device with accessible electrodes
KR20080075368A (ko) 질화물 반도체 발광소자 및 제조방법
JP2013251493A (ja) 素子モジュール
KR20200112369A (ko) 발광 소자 패키지
US20120228651A1 (en) Light-emitting-diode array
US9029902B2 (en) Optoelectronic semiconductor device comprising a semiconductor chip, a carrier substrate and a film
CN205645858U (zh) 发光二极管及具有其的发光模块
JP7484079B2 (ja) 発光モジュールの製造方法
US9589940B2 (en) Light emitting device
US9362718B2 (en) Semiconductor light emitting device
JP7398036B2 (ja) 発光モジュール及びその製造方法
JP2013232504A (ja) 半導体発光装置
KR20110135103A (ko) 반도체 발광 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240401

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240414

R150 Certificate of patent or registration of utility model

Ref document number: 7484079

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150