JP7468266B2 - 電圧検出装置 - Google Patents

Description

本発明は、並列に接続された複数の抵抗素子にかかる電圧を検出する電圧検出装置に関する。

スイッチング電源等に流れる電流が検出されるに際して、最初に電圧を検出し、次に検出した電圧から電流を算出することが行われている。例えば、スイッチング電源等の出力部分に抵抗素子が配置され、当該抵抗素子にかかる電圧が検出されることが行われている。

大きな電流が抵抗素子に流れる場合がある。この場合、抵抗素子にかかる電圧が大きくなる。抵抗素子に大きな電流が流れたり、大きな電圧がかかったりすることは好ましくない。そこで、複数の抵抗素子を並列に接続することが行われる。これにより、電流が各抵抗素子に分かれて流れるため、１個の抵抗素子に流れる電流を小さく抑えることができる。また、並列に接続された複数の抵抗素子の合成抵抗値は小さくなるため、並列に接続された複数の抵抗素子にかかる電圧を小さく抑えることができる。例えば、特許文献１には、複数の抵抗素子が並列に接続された回路にかかる電圧を検出可能な電圧検出装置が開示されている。

特開２０１３－２５５３４０号公報

しかしながら、並列に接続された抵抗素子にかかる電圧が検出される場合、以下の問題が発生するおそれがある。

並列に接続された各抵抗素子が基板に実装される場合、各抵抗素子は、銅等で構成されたパターン配線によって接続される。パターン配線の幅、長さ、経路などの構成は様々である。

各抵抗素子を接続するパターン配線の構成が異なる場合、電流が複数の抵抗素子に均等に流れず、特定の抵抗素子に偏って流れるおそれがある。この場合、パターン配線のいずれの位置において電圧が検出されるかによって、検出される電圧にばらつきが生じる。

また、パターン配線にインピーダンスが発生する。このインピーダンスによって、並列に接続された複数の抵抗素子の合成抵抗値が変化する。これにより、検出される電圧に誤差が発生する。発生するインピーダンスが大きい程、前記の誤差は大きくなる。例えば、２個の抵抗素子を接続するパターン配線が長くなると、当該２個の抵抗素子間に発生するインピーダンスは大きくなる。また、パターン配線のインピーダンスは、温度によって変化する。温度が高い程、発生するインピーダンスは大きくなる。

従って、本発明の目的は、前記課題を解決することにあって、並列に接続された複数の抵抗素子に係る電圧を検出するに際して、パターン配線の構成や温度の影響によって生じる検出電圧のばらつきや誤差を小さくできる電圧検出装置を提供することにある。

前記目的を達成するために、本発明は以下のように構成する。
本発明の一態様に係る電圧検出装置は、
並列に接続された複数の抵抗素子を有する抵抗部と、
差動増幅回路と、
前記抵抗部の一端部における互いに異なる複数の位置と、前記差動増幅回路の第１入力端子とを接続する第１接続部と、
前記抵抗部の他端部における互いに異なる複数の位置と、前記差動増幅回路の第２入力端子とを接続する第２接続部と、を備え、
前記差動増幅回路の出力端子の電圧に基づいて前記抵抗部にかかる電圧を検出可能である。

本発明によれば、並列に接続された複数の抵抗素子に係る電圧を検出するに際して、パターン配線の構成や温度の影響によって生じる検出電圧のばらつきや誤差を小さくできる。

本発明の第１実施形態に係る電圧検出装置の回路図。 シミュレーションに使用された本発明の第１実施形態に係る電圧検出装置の回路図。 シミュレーションに使用された従来の形態に係る電圧検出装置の回路図。 第１実施形態のシミュレーション結果を示す表。 第１実施形態のシミュレーション結果を示すグラフ。 本発明の第２実施形態に係る電圧検出装置の回路図。 第２実施形態のシミュレーション結果を示す表。 第２実施形態のシミュレーション結果を示すグラフ。 本発明の第３実施形態に係る電圧検出装置の回路図。

本発明の一態様に係る電圧検出装置は、
並列に接続された複数の抵抗素子を有する抵抗部と、
差動増幅回路と、
前記抵抗部の一端部における互いに異なる複数の位置と、前記差動増幅回路の第１入力端子とを接続する第１接続部と、
前記抵抗部の他端部における互いに異なる複数の位置と、前記差動増幅回路の第２入力端子とを接続する第２接続部と、を備え、
前記差動増幅回路の出力端子の電圧に基づいて前記抵抗部にかかる電圧を検出可能である。

この構成によれば、抵抗部の一端部と差動増幅回路とが複数の配線によって接続されている。これにより、抵抗部の配線パターンの構成や温度の影響が低く抑えられた電圧を検出することができる。

前記第１接続部は、
前記抵抗部の前記複数の抵抗素子のうち互いに最も離れた位置にある第１抵抗素子及び第２抵抗素子の一方である前記第１抵抗素子の一端と、前記第１入力端子とを接続する第１配線部と、
前記第２抵抗素子の一端と、前記第１入力端子とを接続する第２配線部と、を備え、
前記第２接続部は、
前記第１抵抗素子の他端と、前記第２入力端子とを接続する第３配線部と、
前記第２抵抗素子の他端と、前記第２入力端子とを接続する第４配線部と、を備えていてもよい。

この構成によれば、第１配線部及び第３配線部は、第１抵抗素子から延びており、第２配線部及び第４配線部は、第２抵抗素子から延びている。ここで、第１抵抗素子及び第２抵抗素子は複数の抵抗素子のうちで互いに最も離れた２個の抵抗素子である。このような構成では、配線部が接続されている２個の抵抗素子が互いに近い位置にある構成よりも、配線パターンの影響を低く抑えることができるため、各抵抗素子を接続するパターン配線の構成の違いによる電流の偏りの影響を低減することができる。

前記第１接続部は、前記複数の抵抗素子の各一端と前記第１入力端子とを接続し、
前記第２接続部は、前記複数の抵抗素子の各他端と前記第２入力端子とを接続していてもよい。

この構成によれば、抵抗部の全ての抵抗素子から配線部が延びている。このような構成では、抵抗部が備える複数の抵抗素子のうちの一部の抵抗素子から配線部が延びている構成よりも、抵抗部の配線パターンの構成や温度の影響が低く抑えられた電圧を検出することができる。

前記複数の抵抗素子の各一端は、前記抵抗部の一端部において、第１方向に並んだ状態で接続されており、
前記第１接続部の複数の位置は、前記第１方向に等間隔に位置し、
前記複数の抵抗素子の各他端は、前記抵抗部の他端部において、第２方向に並んだ状態で接続されており、
前記第２接続部の複数の位置は、前記第２方向に等間隔に位置していてもよい。

この構成によっても、抵抗部の一端部及び他端部と差動増幅回路とがそれぞれ複数の配線によって接続されている。これにより、抵抗部の配線パターンの構成や温度の影響が低く抑えられた電圧を検出することができる。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る電圧検出装置の回路図である。

電圧検出装置１０は、外部装置に接続されるものである。第１実施形態の電圧検出装置１０は、外部装置の一例としてのスイッチング電源７０の出力部７１に接続されている。電圧検出装置１０は、電圧検出装置１０が備える抵抗部２０にかかる電圧を検出可能である。抵抗部２０の抵抗値と検出された電圧とに基づいて、オームの法則により、当該出力部に流れる電流が算出可能である。

図１に示すように、電圧検出装置１０は、抵抗部２０と、第１接続部３０と、第２接続部４０と、差動増幅回路５０とを備えている。

抵抗部２０は、７個の抵抗素子Ｒ１～Ｒ７が並列に接続された回路である。各抵抗素子Ｒ１～Ｒ７の抵抗値は３０ｍΩである。なお、各抵抗素子Ｒ１～Ｒ７の抵抗値は３０ｍΩに限らない。また、各抵抗素子Ｒ１～Ｒ７の抵抗値は、前記のように互いに等しくてもよいし、互いに異なる値であってもよい。また、抵抗部２０が備える抵抗素子の数は７個に限らない。

入力配線２１と出力配線２２とが、抵抗部２０に接続されている。

入力配線２１の一端部２１Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ４の一端Ｒ４Ａに接続されている。抵抗部２０の一端部２０Ａは、並列に接続された抵抗素子Ｒ１～Ｒ７の一方側（スイッチング電源側）の端部であり、図１において太い線で示されている部分である。

入力配線２１の他端部２１Ｂは、例えばスイッチング電源７０の出力部７１に接続される。

出力配線２２の一端部２２Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ４の他端Ｒ４Ｂに接続されている。抵抗部２０の他端部２０Ｂは、並列に接続された抵抗素子Ｒ１～Ｒ７の他方側（スイッチング電源とは反対側）の端部であり、図１において太い線で示されている部分である。

出力配線２２の他端部２２Ｂは、例えばスイッチング電源７０によって電力供給される外部装置８０に接続されている。

なお、入力配線２１及び出力配線２２は、抵抗素子Ｒ１～Ｒ７のうち、抵抗素子Ｒ４以外に接続されていてもよい。また、入力配線２１が接続される抵抗素子と、出力配線２２が接続される抵抗素子とは、異なる抵抗素子であってもよい。例えば、入力配線２１の一端部２１Ａが、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ１の一端Ｒ１Ａに接続され、出力配線２２の一端部２２Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ７の他端Ｒ７Ｂに接続されていてもよい。

第１接続部３０は、２本の配線部３１，３２を備えている。配線部３１は、第１配線部の一例である。配線部３２は、第２配線部の一例である。

配線部３１の一端部３１Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ１の一端Ｒ１Ａに接続されている。配線部３１の他端部３１Ｂは、差動増幅回路５０の入力端子５０Ａに接続されている。この場合、入力端子５０Ａは第１入力端子に相当する。

配線部３１に抵抗素子Ｒ３１が配置されている。抵抗素子Ｒ３１の抵抗値は１Ωである。なお、抵抗素子Ｒ３１の抵抗値は１Ωに限らない。

配線部３２の一端部３２Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ７の一端Ｒ７Ａに接続されている。配線部３２の他端部３２Ｂは、差動増幅回路５０の入力端子５０Ａに接続されている。

配線部３２に抵抗素子Ｒ３２が配置されている。抵抗素子Ｒ３２の抵抗値は１Ωである。なお、抵抗素子Ｒ３２の抵抗値は１Ωに限らない。抵抗素子Ｒ３２の抵抗値は、抵抗素子Ｒ３１の抵抗値と同一であってもよいし、異なっていてもよい。

第２接続部４０は、２本の配線部４１，４２を備えている。配線部４１は、第３配線部の一例である。配線部４２は、第４配線部の一例である。

配線部４１の一端部４１Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ１の他端Ｒ１Ｂに接続されている。配線部４１の他端部４１Ｂは、差動増幅回路５０の入力端子５０Ｂに接続されている。この場合、入力端子５０Ｂは第２入力端子に相当する。

配線部４１に抵抗素子Ｒ４１が配置されている。抵抗素子Ｒ４１の抵抗値は１Ωである。なお、抵抗素子Ｒ４１の抵抗値は１Ωに限らない。

配線部４２の一端部４２Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ７の他端Ｒ７Ｂに接続されている。配線部４２の他端部４２Ｂは、差動増幅回路５０の入力端子５０Ｂに接続されている。

配線部４２に抵抗素子Ｒ４２が配置されている。抵抗素子Ｒ４２の抵抗値は１Ωである。なお、抵抗素子Ｒ４２の抵抗値は１Ωに限らない。抵抗素子Ｒ４２の抵抗値は、抵抗素子Ｒ４１の抵抗値と同一であってもよいし、異なっていてもよい。また、抵抗素子Ｒ４１、Ｒ４２の抵抗値は、配線部４１の抵抗素子Ｒ３１，Ｒ３２の抵抗値と同一であってもよいし、異なっていてもよい。

抵抗素子Ｒ１と抵抗素子Ｒ７とは、抵抗部２０が備える７個の抵抗素子Ｒ１～Ｒ７のうち互いに最も離れた位置にある。つまり、第１実施形態では、配線部３１，４１は、抵抗部２０が備える７個の抵抗素子Ｒ１～Ｒ７のうち互いに最も離れた位置にある２個の抵抗素子Ｒ１，Ｒ７の一方（抵抗素子Ｒ１）の一端Ｒ１Ａ及び他端Ｒ１Ｂに接続されている。一方、配線部３２，４２は、抵抗部２０が備える７個の抵抗素子Ｒ１～Ｒ７のうち互いに最も離れた位置にある２個の抵抗素子Ｒ１，Ｒ７の他方（抵抗素子Ｒ７）の一端Ｒ７Ａ及び他端Ｒ７Ｂに接続されている。抵抗素子Ｒ１は第１抵抗素子の一例である。抵抗素子Ｒ２は第２抵抗素子の一例である。

なお、抵抗部２０の一端部２０Ａへの配線部３１，３２の接続位置が互いに異なることを条件として、抵抗部２０の一端部２０Ａへの配線部３１，３２の接続位置は、抵抗素子Ｒ１の一端Ｒ１Ａ、及び抵抗素子Ｒ７の一端Ｒ７Ａに限らない。例えば、配線部３１が抵抗素子Ｒ４の一端Ｒ４Ａに接続され、配線部３２が抵抗素子Ｒ５の一端Ｒ５Ａに接続されてもよい。つまり、配線部３１，３２の各々が接続される２個の抵抗素子は、抵抗部２０が備える７個の抵抗素子Ｒ１～Ｒ７のうち互いに最も離れた位置でなくてもよい。また、例えば、配線部３１，３２は、抵抗部２０の一端部２０Ａのうち、隣り合う２つの抵抗素子の間の位置に接続されていてもよい。つまり、抵抗部２０の一端部２０Ａへの配線部３１，３２の接続位置は、抵抗素子Ｒ１～Ｒ７の各一端に限らない。

同様に、抵抗部２０の他端部２０Ｂへの配線部３１，３２の接続位置が互いに異なることを条件として、抵抗部２０の他端部２０Ｂへの配線部４１，４２の接続位置は、抵抗素子Ｒ１の他端Ｒ１Ｂ、及び抵抗素子Ｒ７の他端Ｒ７Ｂに限らない。

差動増幅回路５０には、公知の構成が採用されている。上述したように、差動増幅回路５０の入力端子５０Ａは、第１接続部３０の配線部３１，３２に接続されており、差動増幅回路５０の入力端子５０Ｂは、第２接続部４０の配線部４１，４２に接続されている。第１実施形態では、差動増幅回路５０の出力端子５０Ｃは、演算部９１に接続されている。演算部９１は、中央演算装置（ＣＰＵ）やメモリなどを備えている。演算部９１は、差動増幅回路５０の出力端子５０Ｃの電圧値から、抵抗部２０に流れる電流値を算出して出力する。演算部９１は、表示部９２と接続されている。第１実施形態では、表示部９２は、ＬＥＤや液晶等複数を備えた公知のディスプレイである。演算部９１から出力された電流値は、表示部９２に入力される。表示部９２は、入力された電流値をユーザが認識可能は形式（例えば数字）で表示する。

なお、上記では、差動増幅回路５０の出力端子５０Ｃの電圧値は演算部９１において電流値に変換され、表示部９２は、当該電流値を表示した。しかし、表示部９２は、差動増幅回路５０の出力端子５０Ｃの電圧値を表示してもよい。この場合、差動増幅回路５０の出力端子５０Ｃは、演算部９１を介することなく表示部９２に接続されてもよい。

差動増幅回路５０は、オペアンプ５１と、抵抗素子Ｒ５１，Ｒ５２，Ｒ５３，Ｒ５４とを備えている。

オペアンプ５１には、公知のものが使用される。

差動増幅回路５０の利得は、入力電圧（入力端子５０Ｂの電圧と入力端子５０Ａの電圧との差）と出力電圧（出力端子５０Ｃの電圧）との比である。差動増幅回路５０では、抵抗素子Ｒ５１と抵抗素子Ｒ５２の抵抗値が等しく、抵抗素子Ｒ５３と抵抗素子Ｒ５４の抵抗値が等しく構成されており、差動増幅回路５０の利得は、Ｒ５４／Ｒ５１である。第１実施形態において、抵抗素子Ｒ５１，Ｒ５２は１ｋΩである。抵抗素子Ｒ５３，Ｒ５４は１００ｋΩである。つまり、第１実施形態において、差動増幅回路５０の利得は１００である。なお、抵抗素子Ｒ５１，Ｒ５２の抵抗値は１ｋΩに限らず、抵抗素子Ｒ５３，Ｒ５４の抵抗値は１００ｋΩに限らない。つまり、差動増幅回路５０の利得は１００に限らない。

抵抗素子Ｒ５１，Ｒ５２の抵抗値は、第１接続部３０の抵抗素子Ｒ３１，Ｒ３２と第２接続部４０の抵抗素子Ｒ４１，Ｒ４２との抵抗値より極端に大きく設定されている。言い換えると、第１接続部３０の抵抗素子Ｒ３１，Ｒ３２と第２接続部４０の抵抗素子Ｒ４１，Ｒ４２との抵抗値は、差動増幅回路５０の動作に影響を与えない程度に、抵抗素子Ｒ５１，Ｒ５２の抵抗値より極端に小さく設定されている。第１実施形態では、抵抗素子Ｒ５１，Ｒ５２の抵抗値（１ｋΩ）は、抵抗素子Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２の抵抗値（１Ω）の１０００倍に設定されている。なお、抵抗素子Ｒ５１，Ｒ５２の抵抗値は、抵抗素子Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２の抵抗値の１０００倍以外の倍率であってもよい。

抵抗素子Ｒ５１は、差動増幅回路５０の入力端子５０Ａとオペアンプ５１の反転入力端子５１Ａとを接続する配線上に配置されている。抵抗素子Ｒ５２は、差動増幅回路５０の入力端子５０Ｂとオペアンプ５１の非反転入力端子５１Ｂとを接続する配線上に配置されている。抵抗素子Ｒ５３は、接続点５２とグランドとを接続する配線上に配置されている。接続点５２は、抵抗素子Ｒ５２とオペアンプ５１の非反転入力端子５１Ｂとの間の配線上に位置する。抵抗素子Ｒ５４は、接続点５３と接続点５４との間に配置されている。接続点５３は、抵抗素子Ｒ５１とオペアンプ５１の反転入力端子５１Ａとの間の配線上に位置する。接続点５４は、オペアンプ５１の出力端子５１Ｃと差動増幅回路５０の出力端子５０Ｃとの間の配線上に位置する。

上記では、電圧検出装置１０の構成の説明は、図１に示す回路図に基づいて行われた。しかし、実際には、電圧検出装置１０は、抵抗素子やオペアンプなどの素子が基板に実装されて構成されている。また、各素子間は、銅等で構成されたパターン配線によって接続される。つまり、図１に示す抵抗部２０の一端部２０Ａ及び他端部２０Ｂ等の各配線は、銅等で構成されたパターン配線である。例えば、上記の説明において「抵抗素子Ｒ１の一端Ｒ１Ａに接続」されているとは、抵抗素子Ｒ１の一端Ｒ１Ａに接続されているのみならず、抵抗素子Ｒ１の一端Ｒ１Ａの近傍に位置するパターン配線に接続されていることも含む。また、例えば、上記の説明において「抵抗部２０の一端部２０Ａのうち、隣り合う２つの抵抗素子の間の位置に接続」されているとは、当該２つの抵抗素子を接続しているパターン配線に接続されているとの意味である。

図２は、シミュレーションに使用された本発明の第１実施形態に係る電圧検出装置の回路図である。図３は、シミュレーションに使用された従来の形態に係る電圧検出装置の回路図である。

以下に、本発明の第１実施形態に係る電圧検出装置１０（図２に示す電圧検出装置）と、従来の形態に係る電圧検出装置１００（図３に示す電圧検出装置）との電圧検出のシミュレーション結果が説明される。

図２に示す電圧検出装置１０は、図１に示す電圧検出装置１０と概ね同構成であるが、以下の点で異なる。

図２に示す電圧検出装置１０において、抵抗部２０が備える抵抗素子は、抵抗素子Ｒ１～Ｒ４の４個である。抵抗部２０において、隣り合う２つの抵抗素子の間には、抵抗素子Ｒｐ１～Ｒｐ６が配置されている。抵抗素子Ｒｐ１～Ｒｐ６は、抵抗部２０を構成するパターン配線（一端部２０Ａ及び他端部２０Ｂ）に発生するインピーダンスを示す。例えば、抵抗素子Ｒｐ１は、一端部２０Ａを構成するパターン配線のうち、隣り合う抵抗素子Ｒ１，Ｒ２の間に存在するパターン配線において発生するインピーダンスを示す。抵抗素子Ｒｐ２，Ｒｐ３についても同様である。また、例えば、抵抗素子Ｒｐ４は、他端部２０Ｂを構成するパターン配線のうち、隣り合う抵抗素子Ｒ１，Ｒ２の間に存在するパターン配線において発生するインピーダンスを示す。抵抗素子Ｒｐ５，Ｒｐ６についても同様である。

図２に示す電圧検出装置１０において、配線部３１の一端部３１Ａは、抵抗素子Ｒ１の一端Ｒ１Ａに接続されている。配線部３２の一端部３２Ａは、抵抗素子Ｒ４の一端Ｒ４Ａに接続されている。配線部３１，３２の他端部３１Ｂ，３２Ｂは、差動増幅回路５０の入力端子５０Ｂに接続されている。この場合、入力端子５０Ｂは第１入力端子に相当する。配線部４１の一端部４１Ａは、抵抗素子Ｒ１の他端Ｒ１Ｂに接続されている。配線部４２の一端部４２Ａは、抵抗素子Ｒ４の他端Ｒ４Ｂに接続されている。配線部４１，４２の他端部４１Ｂ，４２Ｂは、差動増幅回路５０の入力端子５０Ａに接続されている。この場合、入力端子５０Ａは第２入力端子に相当する。

図３に示す電圧検出装置１００は、図２に示す電圧検出装置１０と以下の点において異なる。

図３に示す電圧検出装置１００において、第１接続部３０及び第２接続部４０は、配線部を１つのみ備えている。第１接続部３０は配線部３１を備える一方で、配線部３２を備えておらず、第２接続部４０は配線部４１を備える一方で、配線部４２を備えていない。

図３に示す電圧検出装置１００において、配線部３１の一端部３１Ａは、抵抗素子Ｒ３の一端Ｒ３Ａに接続されている。配線部３１には抵抗素子Ｒ３１が配置されていない。配線部４１の一端部４１Ａは、抵抗素子Ｒ３の他端Ｒ３Ｂに接続されている。配線部４１には抵抗素子Ｒ４１が配置されていない。

図２に示す電圧検出装置１０及び図３に示す電圧検出装置１００において、入力配線２１の他端部２１Ｂは、電源６０に接続されている。電源６０は、スイッチング電源などの外部装置を疑似的に表すものである。電圧検出装置１０の出力配線２２の他端部２２Ｂは、グランドに接続されている。当該グランドは、スイッチング電源とは別の外部装置を疑似的に表すものである。差動増幅回路５０の出力端子５０Ｃは、抵抗素子Ｒ５５を介してグランドに接続されている。

シミュレーションでは、電源６０から各電圧検出装置１０，１００へ１Ａの電流が流され、そのときの各電圧検出装置１０，１００の差動増幅回路５０の出力端子５０Ｃの電圧が測定された。シミュレーションは、各電圧検出装置１０，１００の周囲の温度が０℃、５０℃、及び１００℃のそれぞれの場合について行われた。シミュレーションにおいて、温度の違いは、抵抗素子Ｒｐ１～Ｒｐ６の抵抗値の違いによって表された。つまり、温度が高い程、パターン配線に発生するインピーダンスが大きくなることに基づいて、各温度の抵抗素子Ｒｐ１～Ｒｐ６の抵抗値が設定された。シミュレーションでは、温度が０℃のときの抵抗素子Ｒｐ１～Ｒｐ６の抵抗値が１．５ｍΩに設定され、温度が５０℃のときの抵抗素子Ｒｐ１～Ｒｐ６の抵抗値が１．８９ｍΩに設定され、温度が１００℃のときの抵抗素子Ｒｐ１～Ｒｐ６の抵抗値が２．２３ｍΩに設定された。

シミュレーションの結果が図４及び図５に示される。図４は、第１実施形態のシミュレーション結果を示す表である。図５は、第１実施形態のシミュレーション結果を示すグラフである。

図４及び図５には、図２に示す電圧検出装置１０における差動増幅回路５０の出力端子５０Ｃの電圧値、図３に示す電圧検出装置１００における差動増幅回路５０の出力端子５０Ｃの電圧値、及び差動増幅回路５０の出力端子５０Ｃの理想電圧値が、０℃、５０℃、１００℃の各温度について示されている。理想電圧値は、抵抗素子Ｒｐ１～Ｒｐ６が存在しない場合における差動増幅回路５０の出力端子５０Ｃの電圧値である。

図４及び図５に示すように、温度にかかわらず、理想電圧値は７５０ｍＶである。つまり、図２に示す電圧検出装置１０及び図３に示す電圧検出装置１００のいずれにおいても、抵抗素子Ｒｐ１～Ｒｐ６が存在しない場合には、差動増幅回路５０の出力端子５０Ｃの電圧値は７５０ｍＶとなる。

図３に示す電圧検出装置１００（従来の形態に係る電圧検出装置１００）では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度が０℃のときに８５４ｍＶ、温度が５０℃のときに８７８ｍＶ、温度が１００℃のときに８９９ｍＶである。これらの電圧値は、いずれも理想電圧値７５０ｍＶより高い。

従来の形態に係る電圧検出装置１００では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度が高くなる程大きくなっている。温度が０℃から１００℃へ変化した場合の、差動増幅回路５０の出力端子５０Ｃの電圧値の変化の割合は、８９９から８５４を除算した値で、略１．０５３である。

従来の形態に係る電圧検出装置１００では、差動増幅回路５０の出力端子５０Ｃの電圧値の理想電圧値との差は、１０４ｍＶ～１４９ｍＶである。

一方、図２に示す電圧検出装置１０（第１実施形態に係る電圧検出装置１０）では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度が０℃のときに７１３ｍＶ、温度が５０℃のときに７０５ｍＶ、温度が１００℃のときに６９７ｍＶである。これらの電圧値は、いずれも理想電圧値７５０ｍＶより低い。

第１実施形態に係る電圧検出装置１０では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度が高くなる程小さくなっている。温度が０℃から１００℃へ変化した場合の、差動増幅回路５０の出力端子５０Ｃの電圧値の変化の割合は、６９７から７１３を除算した値で、略０．９７８である。理想は、温度にかかわらず差動増幅回路５０の出力端子５０Ｃの電圧値が変化しないことである。つまり、電圧値の変化の割合の理想値は１である。第１実施形態に係る電圧検出装置１０における電圧値の変化の割合（略０．９７８）は、従来の形態に係る電圧検出装置１００における電圧値の変化委の割合（略１．０５３）よりも小さい。つまり、第１実施形態に係る電圧検出装置１０における電圧値の変化の割合は、従来の形態に係る電圧検出装置１００における電圧値の変化の割合よりも、理想値に近い。このことは、図５において、第１実施形態に係る電圧検出装置１０の電圧値の特性の傾きの絶対値が、従来の形態に係る電圧検出装置１００の電圧値の特性の傾きの絶対値より小さいことからもわかる。

第１実施形態に係る電圧検出装置１０では、差動増幅回路５０の出力端子５０Ｃの電圧値の理想電圧値との差は、３７ｍＶ～５３ｍＶであり、従来の形態に係る電圧検出装置１００における当該差（１０４ｍＶ～１４９ｍＶ）よりも小さくなっている。

第１実施形態によれば、抵抗部２０の一端部２０Ａと差動増幅回路５０とが複数の配線部３１，３２によって接続されている。これにより、抵抗部２０の配線パターンの構成や温度の影響が低く抑えられた電圧を検出することができる。

第１実施形態によれば、配線部３１，４１は、抵抗素子Ｒ１の一端Ｒ１Ａ及び他端Ｒ１Ｂから延びており、配線部３２，４２は、抵抗素子Ｒ７の一端Ｒ７Ａ及び他端Ｒ７Ｂから延びている。ここで、抵抗素子Ｒ１，Ｒ７は複数の抵抗素子Ｒ１～Ｒ７のうちで互いに最も離れた２個の抵抗素子である。第１実施形態では、配線部が接続されている２個の抵抗素子が互いに近い位置にある構成よりも、配線パターンの影響を低く抑えることができるため、各抵抗素子を接続するパターン配線の構成の違いによる電流の偏りの影響を低減することができる。

第１実施形態において、第１接続部３０は２本の配線部３１，３２を備えており、第２接続部４０は２本の配線部４１，４２を備えていた。しかし、第１接続部３０及び第２接続部４０が備える配線部は２本に限らない。例えば、第１接続部３０及び第２接続部４０は、それぞれ３本の配線部を備えていてもよい。この場合、第１接続部３０が備える３本の配線部は、例えば、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ１，Ｒ４，Ｒ７の一端に接続されている。また、この場合、第２接続部４０が備える３本の配線部は、例えば、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ１，Ｒ４，Ｒ７の他端に接続されている。

第１実施形態において、第１接続部３０及び第２接続部４０の配線部は、双方ともに抵抗素子Ｒ１，Ｒ７に接続されていた。つまり、第１接続部３０の配線部と第２接続部４０の配線部とは、同一の抵抗素子に接続されていた。しかし、第１接続部３０の配線部と第２接続部４０の配線部とは、異なる抵抗素子に接続されていてもよい。例えば、第１接続部３０の配線部が抵抗素子Ｒ１，Ｒ７の一端に接続され、第２接続部４０の配線部が抵抗素子Ｒ３，Ｒ４の他端に接続されていてもよい。また、第１接続部３０の配線部と第２接続部４０の配線部との一部が同一の抵抗素子に配置され、第１接続部３０の配線部と第２接続部４０の配線部との残りが異なる抵抗素子に接続されていてもよい。例えば、第１接続部３０の配線部が抵抗素子Ｒ１，Ｒ７の一端に接続され、第２接続部４０の配線部が抵抗素子Ｒ１，Ｒ５の他端に接続されていてもよい。

第１実施形態において、第１接続部３０及び第２接続部４０は、同数の配線部を備えていた。しかし、第１接続部３０及び第２接続部４０は、異なる数の配線部を備えていてもよい。例えば、第１接続部３０が抵抗素子Ｒ２，Ｒ６の一端に接続される２本の配線部を備える一方で、第２接続部４０が抵抗素子Ｒ１，Ｒ４，Ｒ７の他端に接続される３本の配線部を備えていてもよい。また、例えば、第１接続部３０が抵抗素子Ｒ１，Ｒ２，Ｒ６，Ｒ７の一端に接続される４本の配線部を備える一方で、第２接続部４０が抵抗素子Ｒ２，Ｒ３，Ｒ４の他端に接続される３本の配線部を備えていてもよい。

＜第２実施形態＞
図６は、本発明の第２実施形態に係る電圧検出装置の回路図である。第２実施形態に係る電圧検出装置１０が第１実施形態に係る電圧検出装置１０と異なる点は、第１接続部３０及び第２接続部４０の各々が、抵抗部２０の複数の抵抗素子の各々に対応して配線部を有している点である。

図６に示すように、第１接続部３０は４本の配線部３３～３６を備えており、第２接続部４０は４本の配線部４３～４６を備えている。

配線部３３の一端部３３Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ１の一端Ｒ１Ａに接続されている。配線部３４の一端部３４Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ２の一端Ｒ２Ａに接続されている。配線部３５の一端部３５Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ３の一端Ｒ３Ａに接続されている。配線部３６の一端部３６Ａは、抵抗部２０の一端部２０Ａのうち、抵抗素子Ｒ４の一端Ｒ４Ａに接続されている。配線部３３，３４，３５，３６の他端部３３Ｂ，３４Ｂ，３５Ｂ，３６Ｂは、差動増幅回路５０の入力端子５０Ｂに接続されている。この場合、入力端子５０Ｂは第１入力端子に相当する。

配線部３３に抵抗素子Ｒ３３が配置されている。配線部３４に抵抗素子Ｒ３４が配置されている。配線部３５に抵抗素子Ｒ３５が配置されている。配線部３６に抵抗素子Ｒ３６が配置されている。第２実施形態において、各抵抗素子Ｒ３３～Ｒ３６の抵抗値は、第１実施形態の抵抗素子Ｒ３１，Ｒ３２と同様に１Ωであるが、１Ωに限らない。

配線部４３の一端部４３Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ１の他端Ｒ１Ｂに接続されている。配線部４４の一端部４４Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ２の他端Ｒ２Ｂに接続されている。配線部４５の一端部４５Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ３の他端Ｒ３Ｂに接続されている。配線部４６の一端部４６Ａは、抵抗部２０の他端部２０Ｂのうち、抵抗素子Ｒ４の他端Ｒ４Ｂに接続されている。配線部４３，４４，４５，４６の他端部４３Ｂ，４４Ｂ，４５Ｂ，４６Ｂは、差動増幅回路５０の入力端子５０Ａに接続されている。この場合、入力端子５０Ａは第２入力端子に相当する。

配線部４３に抵抗素子Ｒ４３が配置されている。配線部４４に抵抗素子Ｒ４４が配置されている。配線部４５に抵抗素子Ｒ４５が配置されている。配線部４６に抵抗素子Ｒ４６が配置されている。第２実施形態において、各抵抗素子Ｒ４３～Ｒ４６の抵抗値は、第１実施形態の抵抗素子Ｒ４１、Ｒ４２と同様に１Ωであるが、１Ωに限らない。

以上より、第２実施形態において、第１接続部３０の各配線部３３～３６は、抵抗部２０の一端部２０Ａにおける抵抗部２０の複数の抵抗素子Ｒ１～Ｒ４の各一端と、差動増幅回路５０の入力端子５０Ｂとを接続している。また、第２接続部４０の各配線部４３～４６は、抵抗部２０の他端部２０Ｂにおける抵抗部２０の複数の抵抗素子Ｒ１～Ｒ４の各他端と、入力端子５０Ａとを接続している。

以下に、本発明の第２実施形態に係る電圧検出装置１０のシミュレーション結果が説明される。本発明の第２実施形態に係る電圧検出装置１０として、図６に示す電圧検出装置１０が使用される。当該説明において、本発明の第２実施形態に係る電圧検出装置１０のシミュレーション結果が、本発明の第１実施形態に係る電圧検出装置１０（図４参照）、及び従来の形態に係る電圧検出装置１００（図５参照）と比較される。

第２実施形態におけるシミュレーションは、第１実施形態におけるシミュレーションと同様に実行された。つまり、電源６０から電圧検出装置１０へ１Ａの電流が流され、そのときの差動増幅回路５０の出力端子５０Ｃの電圧が測定された。また、電圧検出装置１０の周囲の温度が０℃、５０℃、及び１００℃のそれぞれの場合について、シミュレーションが行われた。また、シミュレーションにおいて、温度の違いは、抵抗素子Ｒｐ１～Ｒｐ６の抵抗値の違いによって表された。

シミュレーションの結果が図７及び図８に示される。図７は、第２実施形態のシミュレーション結果を示す表である。図８は、第２実施形態のシミュレーション結果を示すグラフである。

図７及び図８には、図６に示す電圧検出装置１０における差動増幅回路５０の出力端子５０Ｃの電圧値、及び差動増幅回路５０の出力端子５０Ｃの理想電圧値が、０℃、５０℃、１００℃の各温度について示されている。また、図７及び図８には、図２に示す電圧検出装置１０（本発明の第１実施形態に係る電圧検出装置１０）の電圧値と、図３に示す電圧検出装置１０（従来の形態に係る電圧検出装置１００）の電圧値とが、０℃、５０℃、１００℃の各温度について示されている。

第１実施形態のシミュレーションにおいて説明されたように、温度にかかわらず、理想電圧値は７５０ｍＶである（図４及び図５参照）。

図７及び図８に示すように、図３に示す電圧検出装置１００（従来の形態に係る電圧検出装置１００）では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度が０℃のときに８５４ｍＶ、温度が５０℃のときに８７８ｍＶ、温度が１００℃のときに８９９ｍＶである。

従来の形態に係る電圧検出装置１００では、温度が０℃から１００℃へ変化した場合の、差動増幅回路５０の出力端子５０Ｃの電圧値の変化の割合は、略１．０５３である。

従来の形態に係る電圧検出装置１００では、差動増幅回路５０の出力端子５０Ｃの電圧値の理想電圧値との差は、１０４ｍＶ～１４９ｍＶである。

また、図２に示す電圧検出装置１０（本発明の第１実施形態に係る電圧検出装置１０）では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度が０℃のときに７１３ｍＶ、温度が５０℃のときに７０５ｍＶ、温度が１００℃のときに６９７ｍＶである。

第１実施形態に係る電圧検出装置１０では、温度が０℃から１００℃へ変化した場合の、差動増幅回路５０の出力端子５０Ｃの電圧値の変化の割合は、略０．９７８である。

第１実施形態に係る電圧検出装置１０では、差動増幅回路５０の出力端子５０Ｃの電圧値の理想電圧値との差は、３７ｍＶ～５３ｍＶである。

一方、図６に示す電圧検出装置１０（第２実施形態に係る電圧検出装置１０）では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度にかかわらず７４９．８ｍＶである。これらの電圧値は、いずれも理想電圧値７５０ｍＶより低い。

第２実施形態に係る電圧検出装置１０では、差動増幅回路５０の出力端子５０Ｃの電圧値は、温度にかかわらず同一である。つまり、本シミュレーションにおいて、第２実施形態に係る電圧検出装置１０における差動増幅回路５０の出力端子５０Ｃの電圧値の変化の割合は、理想の電圧値の変化の割合と同様に１である。すなわち、第２実施形態に係る電圧検出装置１０における電圧値の変化の割合は、従来の形態に係る電圧検出装置１００における電圧値の変化の割合（略１．０５３）、及び第１実施形態に係る電圧検出装置１０における電圧値の変化の割合（略０．９７８）よりも、理想の電圧値の変化の割合に近い。

第２実施形態に係る電圧検出装置１０では、差動増幅回路５０の出力端子５０Ｃの電圧値の理想電圧値との差は、０．２ｍＶであり、従来の形態に係る電圧検出装置１００における当該差（１０４ｍＶ～１４９ｍＶ）、及び第１実施形態に係る電圧検出装置１０における当該差（３７ｍＶ～５３ｍＶ）よりも小さくなっている。

第２実施形態によれば、抵抗部２０の全ての抵抗素子Ｒ１～Ｒ４から配線部３１～３４，４１～４４が延びている。第２実施形態では、抵抗部２０の一部の抵抗素子から配線部が延びている構成よりも、抵抗部２０の配線パターンの構成や温度の影響が低く抑えられた電圧を検出することができる。

＜第３実施形態＞
図９は、本発明の第３実施形態に係る電圧検出装置の回路図である。第３実施形態に係る電圧検出装置１０と第１実施形態に係る電圧検出装置１０との相違点は、以下の２点である。第１の相違点は、第１接続部３０の複数の配線部のうち、一部の配線部の一端が抵抗部２０の抵抗素子以外の部分に接続されており、第２接続部４０の複数の配線部のうち、一部の配線部の他端が抵抗部２０の抵抗素子以外の部分に接続されている点である。第２の相違点は、第１接続部３０の複数の配線部の各一端部が、抵抗部２０の一端部２０Ａの延設方向において等間隔に位置し、第２接続部４０の複数の配線部の各一端部が、抵抗部２０の他端部２０Ｂの延設方向に等間隔に位置する点である。

図９に示すように、第１接続部３０は６本の配線部３０ａ～３０ｆを備えており、第２接続部４０は６本の配線部４０ａ～４０ｆを備えている。

配線部３０ａの一端部は、抵抗部２０の一端部２０Ａにおける第１位置２０Ａａに接続されている。配線部３０ｂの一端部は、抵抗部２０の一端部２０Ａにおける第２位置２０Ａｂに接続されている。配線部３０ｃの一端部は、抵抗部２０の一端部２０Ａにおける第３位置２０Ａｃに接続されている。配線部３０ｄの一端部は、抵抗部２０の一端部２０Ａにおける第４位置２０Ａｄに接続されている。配線部３０ｅの一端部は、抵抗部２０の一端部２０Ａにおける第５位置２０Ａｅに接続されている。配線部３０ｆの一端部は、抵抗部２０の一端部２０Ａにおける第６位置２０Ａｆに接続されている。第１位置２０Ａａ～第６位置Ａｆは、第１接続部の複数の位置の一例である。各配線部３０ａ～３０ｆの他端部は、差動増幅回路５０の入力端子５０Ａに接続されている。

配線部４０ａの一端部は、抵抗部２０の他端部２０Ｂにおける第７位置２０Ｂａに接続されている。配線部４０ｂの一端部は、抵抗部２０の他端部２０Ｂにおける第８位置２０Ｂｂに接続されている。配線部４０ｃの一端部は、抵抗部２０の他端部２０Ｂにおける第９位置２０Ｂｃに接続されている。配線部４０ｄの一端部は、抵抗部２０の他端部２０Ｂにおける第１０位置２０Ｂｄに接続されている。配線部４０ｅの一端部は、抵抗部２０の他端部２０Ｂにおける第１１位置２０Ｂｅに接続されている。配線部４０ｆの一端部は、抵抗部２０の他端部２０Ｂにおける第１２位置２０Ｂｆに接続されている。第７位置２０Ｂａ～第１２位置Ｂｆは、第２接続部の複数の位置の一例である。各配線部４０ａ～４０ｆの他端部は、差動増幅回路５０の入力端子５０Ｂに接続されている。

第１実施形態及び第２実施形態と同様に、各配線部３０ａ～３０ｆ、４０ａ～４０ｆには、抵抗素子Ｒが配置されている。第３実施形態において、各抵抗素子Ｒの抵抗値は１Ωである。

抵抗素子Ｒ１～Ｒ７の各一端は、抵抗部２０の一端部２０Ａにおいて、延設方向に並んだ状態で接続されている。また、抵抗素子Ｒ１～Ｒ７の各他端は、抵抗部２０の他端部２０Ｂにおいて、延設方向に並んだ状態で接続されている。つまり、抵抗部２０の一端部２０Ａは延設方向に沿って延びており、抵抗部２０の他端部２０Ｂは延設方向に沿って延びている。延設方向は、抵抗部２０の一端部２０Ａ及び他端部２０Ｂを構成するパターン配線が延びている方向である。抵抗部２０の一端部２０Ａの延設方向は第１方向の一例である。抵抗部２０の他端部２０Ｂの延設方向は第２方向の一例である。第３実施形態では、抵抗部２０の一端部２０Ａの延設方向と、抵抗部２０の他端部２０Ｂの延設方向とは、いずれも図９の紙面における上下方向であるが、これに限らない。例えば、抵抗部２０の一端部２０Ａを構成するパターン配線が曲がっている場合、抵抗部２０の一端部２０Ａの延設方向も曲がった方向である。また、図９では、抵抗部２０の一端部２０Ａの延設方向と、抵抗部２０の他端部２０Ｂの延設方向とは、互いに同一方向であるが、互いに異なる方向であってもよい。

第１位置２０Ａａ～第６位置２０Ａｆは、抵抗部２０の一端部２０Ａの延設方向において等間隔に位置している。詳細には、抵抗部２０の一端部２０Ａの延設方向において、第１位置２０Ａａと第２位置２０Ａｂとの距離Ｄ１、第２位置２０Ａｂと第３位置２０Ａｃとの距離Ｄ２、第３位置２０Ａｃと第４位置２０Ａｄとの距離Ｄ３、第４位置２０Ａｄと第５位置２０Ａｅとの距離Ｄ４、及び第５位置２０Ａｅと第６位置２０Ａｆとの距離Ｄ５は、等距離である。

また、第７位置２０Ｂａ～第１２位置２０Ｂｆは、抵抗部２０の他端部２０Ｂの延設方向において等間隔に位置している。詳細には、抵抗部２０の他端部２０Ｂの延設方向において、第７位置２０Ｂａと第８位置２０Ｂｂとの距離Ｄ６、第８位置２０Ｂｂと第９位置２０Ｂｃとの距離Ｄ７、第９位置２０Ｂｃと第１０位置２０Ｂｄとの距離Ｄ８、第１０位置２０Ｂｄと第１１位置２０Ｂｅとの距離Ｄ９、及び第１１位置２０Ｂｅと第１２位置２０Ｂｆとの距離Ｄ１０は、等距離である。

図９では、第１位置Ａａは抵抗素子Ｒ１の一端に位置し、第６位置Ａｆは抵抗素子Ｒ７の一端に位置している。一方、第２位置Ａｂ～第５位置Ａｅは、抵抗素子の一端に位置していない。第２位置Ａｂ～第５位置Ａｅは、抵抗部２０の一端部２０Ａにおいて、隣り合う２つの抵抗素子の間に位置している。

なお、第１位置２０Ａａ～第６位置Ａｆは、距離Ｄ１～Ｄ５が等距離となることを条件として、上記の位置に限らない。例えば、第１位置２０Ａａ～第６位置Ａｆの全てが、抵抗素子の一端ではなく、抵抗部２０の一端部２０Ａにおける隣り合う２つの抵抗素子の間に位置していてもよい。

また、図９では、第７位置Ｂａは抵抗素子Ｒ１の他端に位置し、第１２位置Ｂｆは抵抗素子Ｒ７の他端に位置している。一方、第８位置Ｂｂ～第１１位置Ｂｅは、抵抗素子の他端に位置していない。第８位置Ｂｂ～第１１位置Ｂｅは、抵抗部２０の他端部２０Ｂにおいて、隣り合う２つの抵抗素子の間に位置している。

なお、第１位置２０Ａａ～第６位置２０Ａｆと同様に、第７位置２０Ｂａ～第１２位置Ｂｆは、距離Ｄ６～Ｄ１０が等距離となることを条件として、上記の位置に限らない。

第３実施形態によれば、第１実施形態及び第２実施形態と同様に、抵抗部２０の一端部２０Ａ及び他端部２０Ｂと差動増幅回路５０とがそれぞれ複数の配線によって接続されている。これにより、抵抗部２０の配線パターンの構成や温度の影響が低く抑えられた電圧を検出することができる。

なお、前記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。

本発明は、適宜図面を参照しながら好ましい実施の形態に関連して充分に記載されているが、この技術に熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。

２０ 抵抗部
２０Ａ 一端部
３０ 第１接続部
３１～３６ 配線部
４０ 第２接続部
４１～４６ 配線部
５０ 差動増幅回路
５０Ａ 入力端子
５０Ｂ 入力端子
Ｒ１～Ｒ７ 抵抗素子
Ｒ３１～Ｒ３６ 抵抗素子
Ｒ４１～Ｒ４６ 抵抗素子

Claims (3)

1. 並列に接続された複数の抵抗素子を有する抵抗部と、
   差動増幅回路と、
   前記抵抗部の一端部における互いに異なる複数の位置と、前記差動増幅回路の第１入力端子とを接続する第１接続部と、
   前記抵抗部の他端部における互いに異なる複数の位置と、前記差動増幅回路の第２入力端子とを接続する第２接続部と、を備え、
   前記複数の抵抗素子の各一端は、前記抵抗部の一端部において、第１方向に並んだ状態で接続されており、
   前記第１接続部の複数の位置は、前記第１方向に等間隔に位置し、
   前記複数の抵抗素子の各他端は、前記抵抗部の他端部において、第２方向に並んだ状態で接続されており、
   前記第２接続部の複数の位置は、前記第２方向に等間隔に位置し、
   前記差動増幅回路の出力端子の電圧に基づいて前記抵抗部にかかる電圧を検出可能な電圧検出装置。
2. 前記第１接続部は、
   前記抵抗部の前記複数の抵抗素子のうち互いに最も離れた位置にある第１抵抗素子及び第２抵抗素子の一方である前記第１抵抗素子の一端と、前記第１入力端子とを接続する第１配線部と、
   前記第２抵抗素子の一端と、前記第１入力端子とを接続する第２配線部と、を備え、
   前記第２接続部は、
   前記第１抵抗素子の他端と、前記第２入力端子とを接続する第３配線部と、
   前記第２抵抗素子の他端と、前記第２入力端子とを接続する第４配線部と、を備える請求項１に記載の電圧検出装置。
3. 前記第１接続部は、前記複数の抵抗素子の各一端と前記第１入力端子とを接続し、
   前記第２接続部は、前記複数の抵抗素子の各他端と前記第２入力端子とを接続する請求項１に記載の電圧検出装置。

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