JP7467760B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP7467760B2
JP7467760B2 JP2023505287A JP2023505287A JP7467760B2 JP 7467760 B2 JP7467760 B2 JP 7467760B2 JP 2023505287 A JP2023505287 A JP 2023505287A JP 2023505287 A JP2023505287 A JP 2023505287A JP 7467760 B2 JP7467760 B2 JP 7467760B2
Authority
JP
Japan
Prior art keywords
gate electrode
light
signal line
gate
protrusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023505287A
Other languages
English (en)
Other versions
JPWO2022190904A1 (ja
Inventor
守 道用
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Publication of JPWO2022190904A1 publication Critical patent/JPWO2022190904A1/ja
Application granted granted Critical
Publication of JP7467760B2 publication Critical patent/JP7467760B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)

Description

本発明の実施形態は、表示装置に関する。
遮光層をバックゲートとして用いる液晶装置が開発されている。
特開２００２－２２１７３８号公報
本実施形態は、信号線スイッチ回路の特性が向上可能な表示装置を提供する。
一実施形態に係る表示装置は、
複数の信号線と、
前記複数の信号線に接続されたスイッチ回路と、
第１方向に沿って延伸し、第２方向に並んで配列する、前記スイッチ回路に接続される複数の選択線と、
を備え、
前記スイッチ回路は、前記複数の信号線に接続される、複数のトランジスタを有し、
前記複数のトランジスタは、複数のゲート電極と、前記複数のゲート電極に重畳する複数の遮光層とを有し、
前記複数の選択線のそれぞれに、前記複数のゲート電極のそれぞれが接続され、
前記複数のゲート電極の少なくとも一つのゲート電極は、前記第２方向に沿って延伸する第１線状部と、前記第１線状部から突出し、前記第１方向に沿って延伸する第１突出部と、を有し、
前記複数の遮光層の少なくとも一つの遮光層は、前記第２方向に沿って延伸する第２線状部と、前記第２線状部から突出し、前記第１方向に沿って延伸する第２突出部と、を有し、
前記第１線状部は、前記第２線状部に重畳し、
前記第１突出部は、前記第２突出部に重畳し、
前記第１突出部及び前記第２突出部は、前記複数の選択線の少なくとも一つの選択線に重畳する。
本実施形態により、信号線スイッチ回路の特性が向上可能な表示装置を提供することができる。
図１は、表示装置の回路図である。 図２Ａは、表示装置に設けられる画素を説明する図である。 図２Ｂは、表示装置に設けられる画素を説明する図である。 図３は、実施形態の信号線スイッチ回路のより詳細な回路図である。 図４は、信号線スイッチ回路の平面図である。 図５は、図４に示すゲート電極の平面図である。 図６は、遮光層の平面図である。 図７は、トランジスタの断面図である。 図８は、図４の一部を拡大した平面図である。 図９は、図４の一部を拡大した平面図である。 図１０は、ゲート電極及び遮光層を示す平面図である。 図１１は、実施形態の他の構成例を示す平面図である。 図１２は、図１１に示す信号線スイッチ回路の回路図である。 図１３は、図１１に示すゲート電極の平面図である。 図１４は、図１１に示す遮光層の平面図である。 図１５は、図１１の一部を拡大した図である。 図１６は、図１１の一部を拡大した図である。 図１７は、比較例の構成例を示す平面図である。 図１８Ａは、図１７の信号線スイッチ回路のうち、ゲート電極を示す平面図である。 図１８Ｂは、図１７の信号線スイッチ回路のうち、遮光層を示す平面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係る表示装置について詳細に説明する。
本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。
また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。
また、第３方向Ｚの矢印の先端側に表示装置を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面における表示装置の断面を見ることを断面視という。
図１は、表示装置の回路図である。図２Ａ及び図２Ｂは、表示装置に設けられる画素を説明する図である。図２Ａは、図１に示す副画素ＳＸの回路図である。図２Ｂは、図１に示す副画素ＳＸを含む表示装置ＤＳＰの断面図である。
図１に示すように、表示装置ＤＳＰの表示領域ＤＡは、複数の画素ＰＸを有する。複数の画素ＰＸの各々は、Ｒ（赤）、Ｇ（緑）及びＢ（青）それぞれの色を表示する副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを含む。なお、副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを区別しない場合は、単に副画素ＳＸという。上述したように、複数の副画素ＳＸのそれぞれは、走査線ＧＬのそれぞれ及び信号線ＳＬのそれぞれの交点に設けられている。換言すると、副画素ＳＸはそれぞれ、隣り合う２本の走査線ＧＬと、隣り合う２本の信号線ＳＬとに囲まれた領域に設けられている。
複数の走査線ＧＬは、第１方向Ｘに延伸し、第２方向Ｙに並んで配列されている。複数の信号線ＳＬは、第２方向Ｙに延伸し、第１方向Ｘに並んで配列されている。副画素ＳＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状（行列状）に配置される。
図２Ａに示すように、副画素ＳＸはそれぞれ、スイッチング素子ＰＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線ＧＬ及び信号線ＳＬと電気的に接続されている。走査線ＧＬは、第１方向Ｘに並んだ副画素ＳＸの各々におけるスイッチング素子ＳＷと接続されている。信号線ＳＬは、第２方向Ｙに並んだ副画素ＳＸの各々におけるスイッチング素子ＰＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＰＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、上述のように画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって、液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
副画素ＳＸのスイッチング素子ＰＳＷのソース電極は、信号線ＳＬと一体形成されている。また、複数の信号線ＳＬの各々は、表示データに対応し、各副画素ＳＸに供給される映像信号が入力される信号線駆動回路ＳＬＣに接続される。すなわち、複数の信号線ＳＬは、複数の副画素ＳＸと信号線駆動回路ＳＬＣとを接続する。
また、副画素ＳＸのゲート電極ＧＥは、走査線ＧＬと一体形成されている。また、各走査線ＧＬは、１水平走査時間、各副画素ＳＸに供給される走査信号を供給する走査線駆動回路ＧＬＣに接続されている。
ここで図１に戻り、信号線ＳＬと信号線スイッチ回路ＡＳＷの接続関係について説明する。図１に示す例では、副画素ＳＸのそれぞれに接続される信号線ＳＬとして、信号線ＳＬＲ、ＳＬＧ及びＳＬＢが設けられている。信号線ＳＬＲ、ＳＬＧ及びＳＬＢは、信号線スイッチ回路ＡＳＷに接続されている。信号線ＳＬＲは、赤（Ｒ）の色を表示する副画素ＳＸＲと接続された信号線である。信号線ＳＬＧは、緑（Ｇ）の色を表示する副画素ＳＸＧと接続された信号線である。信号線ＳＬＢは、青（Ｂ）の色を表示する副画素ＳＸＢと接続された信号線である。
具体的には、信号線ＳＬＲは、第２方向Ｙに配列された複数の副画素ＳＸＲを含む副画素列と接続されている。信号線ＳＬＧは、第２方向Ｙに配列された複数の副画素ＳＸＧを含む副画素列と接続されている。信号線ＳＬＢは、第２方向Ｙに配列された複数の副画素ＳＸＢを含む副画素列と接続されている。
信号線スイッチ回路ＡＳＷは、画素回路としての表示領域ＤＡに画像に関する信号を供給する制御回路である。信号線スイッチ回路ＡＳＷは、スイッチング素子としてのトランジスタＳＴＲ、ＳＴＧ及びＳＴＢ、並びに、選択線ＳＳＲ、ＳＳＧ、及びＳＳＢを有する。トランジスタＳＴＲ、ＳＴＧ及びＳＴＢの各々は、例えば薄膜トランジスタである。なおトランジスタＳＴＲ、ＳＴＧ及びＳＴＢを特に区別する必要がない場合には、単にトランジスタＳＴと呼ぶ。また信号線スイッチ回路ＡＳＷを、単にスイッチ回路と呼ぶこともある。
トランジスタＳＴＲは、信号線ＳＬＲと接続されている。トランジスタＳＴＧは、信号線ＳＬＧと接続されている。トランジスタＳＴＢは、信号線ＳＬＢと接続されている。
図１に示す駆動素子ＤＤは、表示装置の外部から送信されてくる表示データ、クロック信号、及びディスプレイタイミング信号等の表示制御信号に基づいて、信号線駆動回路ＳＬＣ、走査線駆動回路ＧＬＣ、及び信号線スイッチ回路ＡＳＷを制御する。
トランジスタＳＴＲ、ＳＴＧ及びＳＴＢは、それぞれ、駆動素子ＤＤから選択線ＳＳＲ、ＳＳＧ、及びＳＳＢを介して出力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＲは選択線ＳＳＲを介して入力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＧは選択線ＳＳＧを介して入力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＢは選択線ＳＳＢを介して入力されるスイッチ切替信号により、オンオフが制御される。
駆動素子ＤＤは、信号線駆動回路ＳＬＣが赤の映像信号、緑の映像信号、及び青の映像信号を１水平期間内に時分割で出力するように制御するのに合わせ、信号線スイッチ回路ＡＳＷのトランジスタＳＴＲ、トランジスタＳＴＧ、及びトランジスタＳＴＢのオン及びオフを制御する。すなわち、信号線スイッチ回路ＡＳＷに含まれる各トランジスタＳＴ（ＳＴＲ、ＳＴＧ、ＳＴＢ）は、時分割で駆動される関係にある。より詳細には、トランジスタＳＴＲ、ＳＴＧ、及びＳＴＢのうち、オン状態のトランジスタＳＴに接続された信号線ＳＬには、引出配線ＷＬを介して、信号線駆動回路ＳＬＣからの映像信号が入力される。また、駆動素子ＤＤは、各色の映像信号を出力している期間、映像信号が書き込まれる副画素ＳＸのスイッチング素子ＰＳＷのオン状態を維持するように走査線駆動回路ＧＬＣを制御する。
なお、信号線スイッチ回路ＡＳＷは、単にＲＧＢスイッチ、時分割スイッチ、アナログスイッチ、またはセレクタと呼称することもある。また、本実施形態では、赤、緑、及び青の副画素に接続された３本の信号線に信号線スイッチ回路が１つ設けられているが、２つの副画素に接続された２本の信号線に信号線スイッチ回路を設ける構成であってもよい。あるいは、２画素、つまり、６つの副画素に接続された６本の信号線に１つの信号線スイッチ回路を設けてもよい。この場合、信号線駆動回路は１水平期間に映像信号を６回出力することになる。各副画素への映像信号の書き込み状況や信号線駆動回路の処理能力によって時分割数は任意に設定することが可能である。
なお上記水平期間を含む表示期間において、共通電極駆動回路ＣＤからスイッチ回路ＭＵＸに、配線ＶＤＣＬを介して、一定の直流電圧が供給される。スイッチ回路ＭＵＸは、当該一定の直流電圧を、共通配線ＣＭＬを介して、全ての共通電極ＣＥに供給する。これにより、上述のように画素電極ＰＥ及び共通電極ＣＥとの間に、液晶層ＬＣを駆動する電界が発生する。
ここで図２Ｂを用いて、副画素ＳＸを含む表示装置ＤＳＰの断面構造について説明する。第１基板ＳＵＢ１は、基材ＢＡ１、遮光層ＬＳ、絶縁層ＵＣ、走査線ＧＬ、信号線ＳＬ、スイッチング素子ＰＳＷ、絶縁層ＨＲＣ１、絶縁層ＨＲＣ２、共通電極ＣＥ、絶縁層ＰＡＳ、画素電極ＰＥ、配向膜ＡＬ１を備えている。スイッチング素子ＰＳＷは、半導体層ＳＣ、絶縁層ＧＩ、走査線ＧＬと一体形成されているゲート電極ＧＥ、絶縁層ＩＬＩ、信号線ＳＬと一体形成されているソース電極ＳＥ及びドレイン電極ＤＥを有しており、それぞれこの順に積層されている。
基材ＢＡ１は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁層ＵＣは、基材ＢＡ１の上に位置している。絶縁層ＧＩは、絶縁層ＵＣの上に位置している。絶縁層ＩＬＩは、絶縁層ＧＩの上に位置している。
遮光層ＬＳは、基材ＢＡ１及び絶縁層ＵＣとの間に形成されている。遮光層ＬＳは、半導体層ＳＣを挟んで走査線ＧＬ（ゲート電極）に重畳している。遮光層ＬＳの端部は、半導体層ＳＣの端部と概略一致している。これにより、半導体層ＳＣの下方から照射される光を遮光することができ、スイッチング素子ＰＳＷの光リークを防ぐことが可能である。
絶縁層ＵＣは、遮光層ＬＳを覆っている。半導体層ＳＣは、絶縁層ＵＣを挟んで遮光層ＬＳと対向している。
絶縁層ＵＣ、ＧＩ、ＩＬＩ、及びＰＡＳは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁層である。絶縁層ＵＣ、ＧＩ、及びＩＬＩは、当該無機絶縁材料を用いた単層構造を有していてもよいし、当該無機絶縁材料を複数積層した多層構造を有していてもよい。
一方絶縁層ＨＲＣ１及びＨＲＣ２は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁層である。
半導体層ＳＣは、絶縁層ＵＣ上に設けられている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されている。しかし本実施形態の半導体層ＳＣはこれに限定されない。半導体層ＳＣは、アモルファスシリコンや酸化物半導体によって形成されていてもよい。
走査線ＧＬ（ゲート電極ＧＥ）は、半導体層ＳＣ及び絶縁層ＧＩ上に設けられている。走査線ＧＬは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、走査線ＧＬは、モリブデン－タングステン合金によって形成されている。
遮光層ＬＳも、遮光性を有する金属材料で形成されていればよい。より具体的には、走査線ＧＬと同様の材料で形成されていることが好適であるが、走査線ＧＬと異なる金属材料で形成されるものであっても良い。
信号線ＳＬ(ソース電極ＳＥ)及びドレイン電極ＤＥは、絶縁層ＩＬＩの上に位置している。信号線ＳＬは、絶縁層ＧＩ及びＩＬＩに設けられたコンタクトホールを介して、半導体層ＳＣに接続されている。ドレイン電極ＤＥは、絶縁層ＧＩ及びＩＬＩに設けられたコンタクトホールを介して、半導体層ＳＣに接続されている。信号線ＳＬ（ソース電極ＳＥ）及びドレイン電極ＤＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、信号線ＳＬ（ソース電極ＳＥ）及びドレイン電極ＤＥは、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体である。
絶縁層ＨＲＣ１は、信号線ＳＬ、ドレイン電極ＤＥ、絶縁層ＩＬＩを覆っている。引出電極ＴＥは、絶縁層ＨＲＣ１上に設けられており、絶縁層ＨＲＣ１に設けられたコンタクトホールを介して、ドレイン電極ＤＥに接続されている。
引出電極ＴＥは、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、引出電極ＴＥは、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体、あるいは、モリブデン（Ｍｏ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、モリブデン（Ｍｏ）を含む第３層がこの順に積層された積層体である。引出電極ＴＥは、共通配線ＣＭＬと同層の配線層で形成されている。
絶縁層ＨＲＣ１及び引出電極ＴＥを覆って、絶縁層ＨＲＣ２が設けられている。
共通電極ＣＥ及び中継電極ＲＥは、絶縁層ＨＲＣ２の上に位置している。中継電極ＲＥは、引出電極ＴＥと重なる位置において、絶縁層ＨＲＣ１に形成されたコンタクトホールを介して、引出電極ＴＥに接している。共通電極ＣＥ及び中継電極ＲＥは、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。
絶縁層ＰＡＳは、共通電極ＣＥ及び中継電極ＲＥを覆っている。
画素電極ＰＥは、絶縁層ＰＡＳの上に位置し、絶縁層ＰＡＳに形成されたコンタクトホールを介して中継電極ＲＥに接続されている。また画素電極ＰＥは、配向膜ＡＬ１によって覆われている。すなわち画素電極ＰＥは、絶縁層ＰＡＳと配向膜ＡＬ１との間に設けられている。画素電極ＰＥは、共通電極ＣＥと同様、上述の透明な導電材料によって形成された透明電極である。
配向膜ＡＬ１は、絶縁層ＰＡＳも覆っている。
第２基板ＳＵＢ２は、基材ＢＡ２、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２を備えている。
基材ＢＡ２は、基材ＢＡ１と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、基材ＢＡ２の第１基板ＳＵＢ１と対向する側に位置している。
カラーフィルタＣＦは、赤色のカラーフィルタＣＦＲ、緑色のカラーフィルタＣＦＧ、青色のカラーフィルタＣＦＢを有している。
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。
配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシールによって接着されている。液晶層ＬＣは、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
偏光板ＰＬ１は、基材ＢＡ１に接着されている。偏光板ＰＬ２は、基材ＢＡ２に接着されている。なお、偏光板ＰＬ１及びＰＬ２に加えて、位相差板、散乱層、反射防止層などを備えていてもよい。
また表示装置ＤＳＰは、第１基板ＳＵＢ１の下方に、図示しない照明装置を備えている。
図３は、実施形態の信号線スイッチ回路のより詳細な回路図である。図３に示す信号線スイッチ回路ＡＳＷは、選択線ＳＳＲ、ＳＳＧ、及びＳＳＢとして、選択線ＳＳＲ１、ＳＳＧ１、ＳＳＢ１、ＳＳＲ２、ＳＳＧ２、ＳＳＢ２、ｘＳＳＲ１、ｘＳＳＧ１、ｘＳＳＢ１、ｘＳＳＲ２、ｘＳＳＧ２、及びｘＳＳＢ２を有している。選択線ｘＳＳＲ１、ｘＳＳＧ１、ｘＳＳＢ１、ｘＳＳＲ２、ｘＳＳＧ２、及びｘＳＳＢ２には、選択線ＳＳＲ１、ＳＳＧ１、ＳＳＢ１、ＳＳＲ２、ＳＳＧ２、及びＳＳＢ２とは、逆極性の信号が入力される。なお、選択線ＳＳＲ１、ＳＳＧ１、ＳＳＢ１、ＳＳＲ２、ＳＳＧ２、ＳＳＢ２、ｘＳＳＲ１、ｘＳＳＧ１、ｘＳＳＢ１、ｘＳＳＲ２、ｘＳＳＧ２、及びｘＳＳＢ２を特に区別する必要がない場合は、単に選択線ＳＳともいう。選択線ＳＳは、第１方向Ｘに沿って延伸し、第２方向Ｙに並んで配列される。
図３に示す信号線スイッチ回路ＡＳＷは、トランジスタＳＴＲ、ＳＴＧ、及びＳＴＢとして、トランスミッションゲートＴＧＲ１１、ＴＧＧ１１、ＴＧＢ１１、ＴＧＲ１２、ＴＧＧ１２、ＴＧＢ１２、ＴＧＲ２１、ＴＧＧ２１、ＴＧＢ２１、ＴＧＲ２２、ＴＧＧ２２、及びＴＧＢ２２が設けられている。なお上記トランスミッションゲートを個々に区別する必要がない場合は、トランスミッションゲートＴＧと呼ぶ。トランスミッションゲートＴＧそれぞれは、ｎチャネル型トランジスタ及びｐチャネル型トランジスタのソース同士、及びドレイン同士が接続されたＣＭＯＳのトランジスタである。
トランスミッションゲートＴＧＲ１１のドレインは、信号線ＳＬＲ１１のソースとして信号線ＳＬＲ１１に接続されている。トランスミッションゲートＴＧＲ１１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＲ１１のうちｐチャネル型トランジスタのゲート電極ＧＥＲｐ１１は、選択線ｘＳＳＲ１に接続されている。トランスミッションゲートＴＧＲ１１のうちｎチャネル型トランジスタのゲート電極ＧＥＲｎ１１は、選択線ＳＳＲ１に接続されている。
トランスミッションゲートＴＧＧ１１のドレインは、信号線ＳＬＧ１１のソースとして信号線ＳＬＧ１１に接続されている。トランスミッションゲートＴＧＧ１１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＧ１１のうちｐチャネル型トランジスタのゲート電極ＧＥＧｐ１０は、選択線ｘＳＳＧ１に接続されている。トランスミッションゲートＴＧＧ１１のうちｎチャネル型トランジスタのゲート電極ＧＥＧｎ１１は、選択線ＳＳＧ１に接続されている。
トランスミッションゲートＴＧＢ１１のドレインは、信号線ＳＬＢ１１のソースとして信号線ＳＬＢ１１に接続されている。トランスミッションゲートＴＧＢ１１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＢ１１のうちｐチャネル型トランジスタのゲート電極ＧＥＢｐ１１は、選択線ｘＳＳＢ１に接続されている。トランスミッションゲートＴＧＢ１１のうちｎチャネル型トランジスタのゲート電極ＧＥＢｎ１１は、選択線ＳＳＢ１に接続されている。
トランスミッションゲートＴＧＲ２１のドレインは、信号線ＳＬＲ２１のソースとして信号線ＳＬＲ２１に接続されている。トランスミッションゲートＴＧＲ２１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＲ２１のうちｐチャネル型トランジスタのゲート電極ＧＥＲｐ２１は、選択線ｘＳＳＲ２に接続されている。トランスミッションゲートＴＧＲ２１のうちｎチャネル型トランジスタのゲート電極ＧＥＲｎ２１は、選択線ＳＳＲ２に接続されている。
トランスミッションゲートＴＧＧ２１のドレインは、信号線ＳＬＧ２１のソースとして信号線ＳＬＧ２１に接続されている。トランスミッションゲートＴＧＧ２１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＧ２１のうちｐチャネル型トランジスタのゲート電極ＧＥＧｐ２１は、選択線ｘＳＳＧ２に接続されている。トランスミッションゲートＴＧＧ２１のうちｎチャネル型トランジスタのゲート電極ＧＥＧｎ２１は、選択線ＳＳＧ２に接続されている。
トランスミッションゲートＴＧＢ２１のドレインは、信号線ＳＬＢ２１のソースとして信号線ＳＬＢ２１に接続されている。トランスミッションゲートＴＧＢ２１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＢ２１のうちｐチャネル型トランジスタのゲート電極ＧＥＢｐ２１は、選択線ｘＳＳＢ２に接続されている。トランスミッションゲートＴＧＢ２１のうちｎチャネル型トランジスタのゲート電極ＧＥＢｎ２１は、選択線ＳＳＢ２に接続されている。
トランスミッションゲートＴＧＲ１２のドレインは、信号線ＳＬＲ１２のソースとして信号線ＳＬＲ１２に接続されている。トランスミッションゲートＴＧＲ１２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＲ１２のうちｐチャネル型トランジスタのゲート電極ＧＥＲｐ１２は、選択線ｘＳＳＲ１に接続されている。トランスミッションゲートＴＧＲ１２のうちｎチャネル型トランジスタのゲート電極ＧＥＲｎ１２は、選択線ＳＳＲ１に接続されている。
トランスミッションゲートＴＧＧ１２のドレインは、信号線ＳＬＧ１２のソースとして信号線ＳＬＧ１２に接続されている。トランスミッションゲートＴＧＧ１２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＧ１２のうちｐチャネル型トランジスタのゲート電極ＧＥＧｐ１０は、選択線ｘＳＳＧ１に接続されている。トランスミッションゲートＴＧＧ１２のうちｎチャネル型トランジスタのゲート電極ＧＥＧｎ１２は、選択線ＳＳＧ１に接続されている。
トランスミッションゲートＴＧＢ１２のドレインは、信号線ＳＬＢ１２のソースとして信号線ＳＬＢ１２に接続されている。トランスミッションゲートＴＧＢ１２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＢ１２のうちｐチャネル型トランジスタのゲート電極ＧＥＢｐ１２は、選択線ｘＳＳＢ１に接続されている。トランスミッションゲートＴＧＢ１２のうちｎチャネル型トランジスタのゲート電極ＧＥＢｎ１２は、選択線ＳＳＢ１に接続されている。
トランスミッションゲートＴＧＲ２２のドレインは、信号線ＳＬＲ２２のソースとして信号線ＳＬＲ２２に接続されている。トランスミッションゲートＴＧＲ２２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＲ２２のうちｐチャネル型トランジスタのゲート電極ＧＥＲｐ２２は、選択線ｘＳＳＲ２に接続されている。トランスミッションゲートＴＧＲ２２のうちｎチャネル型トランジスタのゲート電極ＧＥＲｎ２２は、選択線ＳＳＲ２に接続されている。
トランスミッションゲートＴＧＧ２２のドレインは、信号線ＳＬＧ２２のソースとして信号線ＳＬＧ２２に接続されている。トランスミッションゲートＴＧＧ２２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＧ２２のうちｐチャネル型トランジスタのゲート電極ＧＥＧｐ２２は、選択線ｘＳＳＧ２に接続されている。トランスミッションゲートＴＧＧ２２のうちｎチャネル型トランジスタのゲート電極ＧＥＧｎ２２は、選択線ＳＳＧ２に接続されている。
トランスミッションゲートＴＧＢ２２のドレインは、信号線ＳＬＢ２２のソースとして信号線ＳＬＢ２２に接続されている。トランスミッションゲートＴＧＢ２２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＢ２２のうちｐチャネル型トランジスタのゲート電極ＧＥＢｐ２２は、選択線ｘＳＳＢ２に接続されている。トランスミッションゲートＴＧＢ２２のうちｎチャネル型トランジスタのゲート電極ＧＥＢｎ２２は、選択線ＳＳＢ２に接続されている。
接続配線ＣＮＷ１は、引出配線ＷＬ１に接続されている。接続配線ＣＮＷ２は、引出配線ＷＬ２に接続されている。なお接続配線ＣＮＷ１及びＣＮＷ２を特に区別する必要がない場合は、単に接続配線ＣＮＷと呼ぶ。また引出配線ＷＬ１及びＷＬ２を特に区別する必要がない場合は、単に引出配線ＷＬと呼ぶ。またなお図３において、上記ゲート電極を区別する必要がない場合は、単にゲート電極ＧＥと呼ぶ。
図３に示す信号線スイッチ回路ＡＳＷでは、１つの引出配線ＷＬに対して、６個のトランスミッションゲートが電気的に接続されている。すなわち、１つの引出配線ＷＬを介して、６本の信号線ＳＬに映像信号が入力される。
図４は、信号線スイッチ回路の平面図である。図４及び図３に示す信号線スイッチ回路ＡＳＷにおいて、トランスミッションゲートＴＧＲ１１及びＴＧＢ１１それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ１を用いて形成される。トランスミッションゲートＴＧＧ２１及びＴＧＲ２１それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ２を用いて形成される。トランスミッションゲートＴＧＢ２１及びＴＧＧ１１それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ３を用いて形成される。
トランスミッションゲートＴＧＧ１２及びＴＧＢ２２それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ４を用いて形成される。トランスミッションゲートＴＧＲ２２及びＴＧＧ２２それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ５を用いて形成される。トランスミッションゲートＴＧＲ１２及びＴＧＢ１２それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ６を用いて形成される。
トランスミッションゲートＴＧＲ１１及びＴＧＢ１１それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ１を用いて形成される。トランスミッションゲートＴＧＧ２１及びＴＧＲ２１それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ２を用いて形成される。トランスミッションゲートＴＧＢ２１及びＴＧＧ１１それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ３を用いて形成される。
トランスミッションゲートＴＧＧ１２及びＴＧＢ２２それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ４を用いて形成される。トランスミッションゲートＴＧＲ２２及びＴＧＧ２２それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ５を用いて形成される。トランスミッションゲートＴＧＲ１２及びＴＧＢ１２それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ６を用いて形成される。
図４に示す信号線スイッチ回路ＡＳＷにおいて、それぞれのゲート電極ＧＥに重畳して、遮光層ＬＳが設けられている。遮光層ＬＳは、対応するゲート電極ＧＥとほぼ同様の形状を有する。図５は、図４に示すゲート電極及び遮光層の平面図である。図５は、ゲート電極ＧＥの平面図であり、図５に示す信号線スイッチ回路ＡＳＷのゲート電極ＧＥは、図２Ｂで示すゲート電極ＧＥと同層の配線層である。図６は、遮光層ＬＳの平面図であり、信号線スイッチ回路ＡＳＷの遮光層ＬＳは、図２Ｂで示す遮光層ＬＳと同層の配線層である。図６の遮光層ＬＳは、それぞれ、図５のゲート電極ＧＥに対応している。一例として、図６の遮光層ＬＳＧｐ２１は、図５のゲート電極ＧＥＧｐ２１と対応している。遮光層ＬＳＧｐ２１は、ゲート電極ＧＥＧｐ２１と同様の形状を有しており、平面視で重畳している。なお他の遮光層ＬＳ及びゲート電極ＧＥについてもそれぞれ同様の形状を有し、それぞれ平面視で重畳している。
ゲート電極ＧＥ及び重畳する遮光層ＬＳを同形状に形成すると、ゲート電極ＧＥに生じる容量と遮光層ＬＳに生じる容量を同じ容量にすることができる。これにより、トランスミッションゲート及びそれを構成するトランジスタの特性を向上させることが可能である。
またトランジスタ（各トランスミッションゲートＴＧ）において、ｎチャネル型トランジスタのゲート電極ＧＥ同士の面積は同じ面積であることが好ましい。またｐチャネル型トランジスタのゲート電極ＧＥ同士の面積は同じ面積であることが好ましい。例えば、トランスミッションゲートＴＧＲ１１のｐチャネル型トランジスタのゲート電極ＧＥＲｐ１１、及び、トランスミッションゲートＴＧＢ２２のｐチャネル型トランジスタのゲート電極ＧＥＢｐ１１の面積は、同じ面積であることが好ましい。ゲート電極ＧＥの面積が異なると、ゲート電極ＧＥに生じる容量が異なってしまい、トランジスタそれぞれの特性が異なる恐れが生じる。ゲート電極ＧＥの面積を同じ面積にすることにより、トランジスタの特性を均一化することが可能である。遮光層ＬＳに関しても、それぞれ同じ面積であることが好ましい。
信号線スイッチ回路ＡＳＷでは、ｐチャネル型トランジスタのゲート電極ＧＥ同士が同じ面積、又は遮光層ＬＳ同士が同じ面積であることが好適である。ｎチャネル型トランジスタのゲート電極ＧＥ及び遮光層ＬＳのそれぞれが全て同じ面積であることが好ましい。ｎチャネル型トランジスタのゲート電極ＧＥ同士が同じ面積、又は遮光層ＬＳ同士が同じ面積であることが好適である。ｐチャネル型トランジスタのゲート電極ＧＥ及び遮光層ＬＳのそれぞれが全て同じ面積であることが好ましい。さらに、ｎチャネル型トランジスタのゲート電極ＧＥ及び遮光層ＬＳのそれぞれ、ｐチャネル型トランジスタのゲート電極ＧＥ及び遮光層ＬＳのそれぞれがすべて同じ面積であると、より好適である。
ただし、ゲート電極ＧＥＧｐ１０及び遮光層ＬＳＧｐ１０のように、２つのトランジスタに共通して形成されている場合は、他のゲート電極ＧＥ及び遮光層ＬＳそれぞれの面積の２倍であればよい。例えば、ゲート電極ＧＥＧｐ１０の面積は、ゲート電極ＧＥＲｐ１１の面積の２倍である。これにより、ゲート電極ＧＥに生じる容量もトランジスタによらず同じ容量にすることが可能である。
なお図４において、図面を分かり易くするために、トランスミッションゲートＴＧのそれぞれのソース電極を信号線ＳＬとして示している。ソース電極ＳＥ及び信号線ＳＬの位置関係の詳細は後述する。
図４において、引出配線ＷＬ１は、第１部分ＷＬ１ｓ及び第２部分ＷＬ１ｇを有している。引出配線ＷＬ２は、第１部分ＷＬ２ｓ及び第２部分ＷＬ２ｇを有している。引出配線ＷＬ１の第１部分ＷＬ１ｓ、及び、引出配線ＷＬ２の第１部分ＷＬ２ｓは、それぞれ、選択線ＳＳ、接続配線ＣＮＷと同層の配線層（図２Ｂに示す信号線ＳＬ及びドレイン電極ＤＥと同層の配線層）で形成されている。引出配線ＷＬ１の第２部分ＷＬ１ｇ、及び、引出配線ＷＬ２の第２部分ＷＬ２ｇは、それぞれ、ゲート電極ＧＥと同層の配線層（図２Ｂに示すゲート電極ＧＥと同層の配線層）で形成されている。なお第１部分ＷＬ１ｓ及びＷＬ２ｓを特に区別する必要がない場合は、第１部分ＷＬｓと呼ぶ。第２部分ＷＬ１ｇ及びＷＬ２ｇを特に区別する必要がない場合は、第２部分ＷＬｇと呼ぶ。
接続配線ＣＮＷ及び引出配線ＷＬの第１部分ＷＬｓとの間には、選択線ｘＳＳ（ｘＳＳＲ１、ｘＳＳＧ１、ｘＳＳＢ１、ｘＳＳＲ２、ｘＳＳＧ２、及びｘＳＳＢ２）が配置されている。接続配線ＣＮＷ及び引出配線ＷＬの第１部分ＷＬｓは、上述のように同層の配線層で形成されている。そのため、接続配線ＣＮＷ及び引出配線ＷＬの第１部分ＷＬｓの間は、別の層の配線層でブリッジする必要が生じる。そのため、接続配線ＣＮＷ及び引出配線ＷＬの第１部分ＷＬｓの間は、ゲート電極ＧＥと同層の第２部分ＷＬｇで接続している。
ここでトランスミッションゲートＴＧを構成するトランジスタについて説明する。トランスミッションゲートＴＧのｎチャネル型トランジスタ及びｐチャネル型トランジスタは、同様な断面構造を有するトランジスタである。当該トランジスタを、トランジスタＴＴとする。図７は、トランジスタＴＴの断面図である。
図７に示すトランジスタＴＴは、図２Ｂに示した副画素ＳＸのスイッチング素子ＰＳＷと同様の断面構造を有している。ただし図７に示すトランジスタＴＴの遮光層ＬＳは、上述のようにゲート電極ＧＥと同様の形状を有している。すなわち、図７に示す例では、遮光層ＬＳの端部とゲート電極ＧＥの端部は一致しており、整合している。
また遮光層ＬＳとゲート電極ＧＥは、物理的には接続されていない。つまり、遮光層ＬＳとゲート電極ＧＥは互いに接触しない。本実施形態において、遮光層ＬＳは、いわゆるバックゲートとして機能するが、ゲート電極ＧＥ（及び走査線ＧＬ）とは物理的に接続されておらず、フローティング状態で駆動される。
トランジスタＴＴにバックゲートである遮光層ＬＳを設けることにより、トランジスタＴＴに流れる電流を高くすることが可能である。これにより、トランジスタの特性を向上させることができる。
バックゲートである遮光層ＬＳをフローティング状態で駆動する場合、ゲート電極ＧＥ、ドレイン電極ＤＥ（接続配線ＣＮＷ）、ソース電極ＳＥ（信号線ＳＬ）の電位を変えることにより、遮光層ＬＳに印加される電位をより容易に制御することが可能である。
またバックゲートとして機能する遮光層ＬＳを、ゲート電極ＧＥや選択線ＳＳと物理的に接触させるコンタクト構造を採用しないため、信号線スイッチ回路ＡＳＷの形成領域を小さくすることが可能となる。
ここで図４に戻って、ゲート電極ＧＥ、選択線ＳＳ、及び接続配線の位置関係について説明する。図４に示すゲート電極ＧＥは、選択線ＳＳに重畳して設けられている。さらにゲート電極ＧＥは、隣り合う選択線ＳＳとの間に設けられている。ゲート電極ＧＥは、隣り合う選択線ＳＳ及び接続配線ＣＮＷとの間にも設けられていてもよい。図８は、図４の一部を拡大した平面図である。
図８において、図面を分かり易くするために、遮光層ＬＳの表示を省略している。しかしながら図４で説明したように、信号線スイッチ回路ＡＳＷには、ゲート電極ＧＥと平面視で重畳し、ゲート電極ＧＥと同形状の遮光層ＬＳが設けられている。図８は、信号線スイッチ回路ＡＳＷのうちのトランスミッションゲートＴＧのうち、ｐチャネル型トランジスタのゲート電極ＧＥ及びそれらに接続される選択線ＳＳを示している。図８においてＴＨは絶縁層ＩＬＩに形成されたコンタクトホールであり、コンタクトホールＴＨを介してゲート電極ＧＥと選択線ＳＳが接続されている。図示はしないがｎチャネル型トランジスタの選択線ＳＳとゲート電極ＧＥも同様にコンタクトホールＴＨにより接続されている。
図８に示すゲート電極ＧＥは、例えば、第２方向Ｙに沿って延伸する線状部、及び、線状部から突出し、第１方向Ｘに沿って延伸する突出部を有している。具体的には、ゲート電極ＧＥＲｐ１１は、線状部ＬＲｐ１１、及び突出部ＢＲｐ１１を有している。線状部ＬＲｐ１１は、上述のように第２方向Ｙに沿って延伸している。突出部ＢＲｐ１１は、線状部ＬＲｐ１１から第１方向Ｘに沿って延伸している。突出部ＢＲｐ１１は、平面視で選択線ｘＳＳＲ１と重畳している。
突出部ＢＲｐ１１の第２方向Ｙにおける長さ（幅）は、線状部ＬＲｐ１１の第１方向Ｘにおける長さ（幅）より長くてもよい。
ゲート電極ＧＥＢｐ１１は、第２方向Ｙに沿って延伸する線状部ＬＢｐ１１、線状部ＬＧｐ１１から第１方向Ｘの逆方向に沿って延伸する突出部ＢＢｐ１１ａ、線状部ＬＧｐ２１から第１方向Ｘの逆方向に沿って延伸する突出部ＢＢｐ１１ｂを有している。突出部ＢＢｐ１１ａは、接続配線ＣＮＷ１及び選択線ｘＳＳＲ１の間に配置されている。突出部ＢＢｐ１１ｂは、選択線ｘＳＳＢ１に重畳している。
突出部ＢＢｐ１１ｂの第２方向Ｙにおける長さ（幅）は、突出部ＢＢｐ１１ａの第２方向Ｙにおける長さ（幅）より長くてもよい。突出部ＢＢｐ１１ｂの第２方向Ｙにおける長さ（幅）は、線状部ＬＢｐ１１の第１方向Ｘにおける長さ（幅）より長くてもよい。
ゲート電極ＧＥＧｐ２１は、第２方向Ｙに沿って延伸する線状部ＬＧｐ２１、線状部ＬＧｐ２１から第１方向Ｘの逆方向に沿って延伸する突出部ＢＧｐ２１ａ、線状部ＬＧｐ２１から第１方向Ｘに沿って延伸する突出部ＢＧｐ２１ｂ、及び線状部ＬＧｐ１の先端から第１方向Ｘに沿って延伸する突出部ＢＧｐ２１ｃを有している。突出部ＢＧｐ２１ａ及びＢＧｐ２１ｂは、接続配線ＣＮＷ１及び選択線ｘＳＳＲ１の間に配置されている。突出部ＢＧｐ２１ｃは、選択線ｘＳＳＧ２に重畳している。
突出部ＢＧｐ２１ｃの第２方向Ｙにおける長さ（幅）は、突出部ＢＧｐ２１ａ及びＢＧｐ２１ｂの第２方向Ｙにおける長さ（幅）より長くてもよい。突出部ＢＧｐ２１ｃの第２方向Ｙにおける長さ（幅）は、線状部ＬＧｐ２１の第１方向Ｘにおける長さ（幅）より長くてもよい。
ゲート電極ＧＥＲｐ２１は、第２方向Ｙに沿って延伸する線状部ＬＲｐ２、及び線状部ＬＲｐ２１の先端から第１方向Ｘに沿って延伸する突出部ＢＲｐ２１を有している。突出部ＢＲｐ２１は、選択線ｘＳＳＲ２と重畳している。
突出部ＢＲｐ２１の第２方向Ｙにおける長さ（幅）は、線状部ＬＲｐ２１の第１方向Ｘにおける長さ（幅）より長くてもよい。
ゲート電極ＧＥＢｐ２１は、第２方向Ｙに沿って延伸する線状部ＬＢｐ２１、線状部ＬＢｐ２１の先端から第１方向Ｘの逆方向に沿って延伸する突出部ＢＢｐ２１ａ、及び線状部ＬＢｐ２１の先端から第１方向Ｘに沿って延伸する突出部ＢＢｐ２１ｂを有している。突出部ＢＢｐ２１ａ及びＢＢｐ２１ｂは、選択線ｘＳＳＢ２と重畳している。
突出部ＢＢｐ２１ａ及びＢＢｐ２１ｂの第２方向Ｙにおける長さ（幅）は、線状部ＬＢｐ２１の第１方向Ｘにおける長さ（幅）より長くてもよい。
ゲート電極ＧＥＧｐ１０は、第２方向Ｙに沿って延伸する線状部ＬＧｐ１０ａ及びＬＧｐ１０ｂ、線状部ＬＧｐ１０ａ及びＬＧｐ１０ｂの端部同士を接続し、第１方向Ｘに平行に延伸する突出部ＢＧｐ１０ａを有している。ゲート電極ＧＥＧ１０は、第２方向Ｙに沿って延伸する線状部ＬＧｐ１０ｃ、線状部ＬＧｐ１０ｃ先端から第１方向Ｘの逆方向に沿って延伸する突出部ＢＧｐ１０ｂ、及び、線状部ＬＧｐ１０ｃの先端から第１方向Ｘに沿って延伸する突出部ＢＧｐ１０ｃを有している。突出部ＢＧｐ１０ｂ及びＢＧｐ１０ｃは、選択線ｘＳＳＧ１と重畳している。
突出部ＢＧｐ１０ｂ及びＢＧｐ１０ｃの第２方向Ｙにおける長さ（幅）は、線状部ＬＧｐ１０ｃの第１方向Ｘにおける長さ（幅）より長くてもよい。
説明は省略するが、ゲート電極ＧＥＲｐ２２、ＧＥＢｐ２、ＧＥＧｐ２２、ＧＥＲｐ１２、及びＧＥＢｐ１２についても、それぞれ、上記と同様に線状部及び突出部を有している。
また図４及び図６にも示されたように、ゲート電極ＧＥ及び遮光層ＬＳは同様の形状を有しているので、遮光層ＬＳＲｐ1１、ＬＳＢｐ１1、ＬＳＧｐ２１、ＬＳＲｐ２１、ＬＳＢｐ２１、ＬＳＧｐ１０、ＬＳＢｐ２２、ＬＳＲｐ２２、ＬＳＧｐ２２、ＬＳＢｐ１２、及びＬＳＢｐ１２についても、それぞれ、図８と同様に線状部及び突出部を有している。
例えば、ゲート電極ＧＥＧｐ２１の線状部ＬＧｐ１０ｃを第１線状部、突出部ＢＧｐ１０ｂ及びＢＧｐ１０ｃを第１突出部とする。遮光層ＬＳＧｐ１０のうち、線状部ＬＧｐ１０ｃに重畳する領域を第２線状部、突出部ＢＧｐ１０ｂ及びＢＧｐ１０ｃに重畳する領域を第２突出部とする。第１突出部及び第２突出部は、少なくとも１つの選択線である選択線ｘＳＳＧに重畳している。
第１線状部である線状部ＬＧｐ１０ｃから第１方向Ｘに平行に延伸する突出部ＢＧｐ１０ａを第３突出部とする。遮光層ＬＳＧｐ１０のうち、突出部ＢＧｐ１０ａと重畳する領域を第４突出部とする。第３突出部及び第４突出部は、接続電極ＣＮＷ１（又は接続電極ＣＮＷ２）、及び、選択線ｘＳＳＢ２との間に配置されている。
図９は、図４の一部を拡大した平面図である。図９は、信号線スイッチ回路ＡＳＷのトランスミッションゲートＴＧのうち、ｎチャネル型トランジスタのゲート電極ＧＥ及びそれらに接続される選択線ＳＳを示している。
図９に示すｎチャネル型トランジスタのゲート電極ＧＥと遮光層ＬＳは、ほぼ同形状を有している。しかし、一部のゲート電極ＧＥと遮光層ＬＳの形状は、異なる部分を有している。図１０は、ゲート電極及び遮光層を示す平面図である。なお図１０において、ゲート電極ＧＥは実線のみ、遮光層ＬＳは点線かつ斜めの斜線で示している。
図１０に示す信号線スイッチ回路ＡＳＷでは、ゲート電極ＧＥＧｎ２１及び遮光層ＬＳＧｎ２１、ゲート電極ＧＥＲｎ２１及び遮光層ＬＳＲｎ２１、ゲート電極ＧＥＢｎ２１及び遮光層ＬＳＢｎ２１、ゲート電極ＧＥＢｎ２２及び遮光層ＬＳＢｎ２２、ゲート電極ＧＥＲｎ２２及び遮光層ＬＳＲｎ２２、並びに、ゲート電極ＧＥＧｎ２２及び遮光層ＬＳＧｎ２２は、それぞれ同じ形状を有している。
一方、ゲート電極ＧＥＲｎ１１及び遮光層ＬＳＲｎ１１、ゲート電極ＧＥＢｎ２１及び遮光層ＬＳＢｎ２１、ゲート電極ＧＥＧｎ１１及び遮光層ＬＳＧｎ1１、ゲート電極ＧＥＲｎ２２及び遮光層ＬＳＲｎ２２、並びに、ゲート電極ＧＥＢｎ１２及び遮光層ＬＳＢｎ１２は、それぞれ、類似形状を有するものの完全な同形状とはなっていない。
しかしながら、例えば図１０のゲート電極ＧＥ及び遮光層ＬＳであっても、ゲート電極ＧＥ及び遮光層ＬＳの面積を、トランジスタＴＴによらず、同じ面積としている。例えば、ゲート電極ＧＥＲｎ１１と遮光層ＬＳＲｎ１１は完全な同形状ではないものの、ゲート電極ＧＲＲｎ１１及び遮光層ＬＳＲｎ１１の線幅などを調整することで、ゲート電極ＧＥＲｎ１１及び遮光層ＬＳＲｎ１１の面積を同じにすることができる。そのため、ゲート電極ＧＥＴｎ１１はゲート電極ＧＥＧｎ１１と同じ面積であり、また遮光層ＬＳＲｎ１１と遮光層ＬＳＧｎ１１は同じ面積であり、ゲート電極ＧＥ及び遮光層ＬＳの面積は、トランジスタＴＴによらず、同じ面積である。
ここで信号線ＳＬについて説明する。図９に示す信号線ＳＬは、第１部分ＳＬｓ、第２部分ＳＬｇ、及びソース電極ＳＥを有している。図４において信号線ＳＬとして記したソース電極は、図９におけるソース電極ＳＥである。
図９において、信号線ＳＬＲ１１は、第１部分ＳＬＲ１１ｓ、第２部分ＳＬＲ１１ｇ、及びトランスミッションゲートＴＧＲ１１のドレインでもあるソース電極ＳＥＲ１１を有している。第１部分ＳＬＲ１１ｓ及びソース電極ＳＥＲ１１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＲ１１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＲ１１の第１部分ＳＬＲ１１ｓ及びソース電極ＳＥＲ１１は、上述のように選択線ＳＳと同層の配線層で形成されている。そのため、選択線ＳＳが配置される領域では、別の配線層によりブリッジする必要が生じる。そのため、選択線ＳＳが配置される領域では、信号線ＳＬＲ１１の第１部分ＳＬＲ１１ｓ及びソース電極ＳＥＲ１１と間に、ゲート電極ＧＥと同層の第２部分ＳＬＲ１１ｇで接続している。なお他の信号線ＳＬについても同様である。
信号線ＳＬＢ１１は、第１部分ＳＬＢ１１ｓ、第２部分ＳＬＢ１１ｇ、及びソース電極ＳＥＢ１１を有している。第１部分ＳＬＢ１１ｓ及びソース電極ＳＥＢ１１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＢ１１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＧ２１は、第１部分ＳＬＧ２１ｓ、第２部分ＳＬＧ２１ｇ、及びソース電極ＳＥＧ２１を有している。第１部分ＳＬＧ２１ｓ及びソース電極ＳＥＧ２１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＧ２１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＲ２１は、第１部分ＳＬＲ２１ｓ、第２部分ＳＲ２１ｇ、及びソース電極ＳＥＲ２１を有している。第１部分ＳＬＲ２１ｓ及びソース電極ＳＥＲ２１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＲ２１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＢ２１は、第１部分ＳＬＢ２１ｓ、第２部分ＳＬＢ２１ｇ、及びソース電極ＳＥＢ２１を有している。第１部分ＳＬＢ２１ｓ及びソース電極ＳＥＢ２１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＢ２１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＧ１１は、第１部分ＳＬＧ１１ｓ、第２部分ＳＬＧ１１ｇ、及びソース電極ＳＥＧ１１を有している。第１部分ＳＬＧ１１ｓ及びソース電極ＳＥＧ１１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＧ１１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＧ１２は、第１部分ＳＬＧ１２ｓ、第２部分ＳＬＧ１２ｇ、及びソース電極ＳＥＧ１２を有している。第１部分ＳＬＧ１２ｓ及びソース電極ＳＥＧ１２は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＧ１２ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＢ２２は、図示しない第１部分、第２部分ＳＬＢ２２ｇ、及びソース電極ＳＥＢ２２を有している。図示しない第１部分及びソース電極ＳＥＢ２２は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＢ２２ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＲ２２は、第１部分ＳＬＲ２２ｓ、第２部分ＳＬＲ２２ｇ、及びソース電極ＳＥＲ２２を有している。第１部分ＳＬＲ２２ｓ及びソース電極ＳＥＲ２２は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＲ２２ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＧ２２は、図示しない第１部分、第２部分ＳＬＧ２２ｇ、及びソース電極ＳＥＧ２２を有している。図示しない第１部分及びソース電極ＳＥＧ２２は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＧ２２ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＲ１２は、第１部分ＳＬＲ１２ｓ、第２部分ＳＬＲ１２ｇ、及びソース電極ＳＥＲ１２を有している。第１部分ＳＬＲ１２ｓ及びソース電極ＳＥＲ１２は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＲ１２ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＢ１２は、第１部分ＳＬＢ１２ｓ、第２部分ＳＬＢ１２ｇ、及びソース電極ＳＥＢ１２を有している。第１部分ＳＬＢ１２ｓ及びソース電極ＳＥＢ１２は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＢ１２ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
以上ゲート電極ＧＥ及び遮光層ＬＳの線状部及び突出部の形状及び配置の例について述べたが、本実施形態はこれに限定されない。ゲート電極ＧＥ及び遮光層ＬＳは、線状部から突出する突出部を有していればよい。突出部は、選択線ＳＳに重なる位置、隣り合う接続配線ＣＮＷ及び選択線ＳＳとの間、又は、隣り合う選択線ＳＳとの間に配置されていることが好ましい。突出部をこのように配置することにより、ゲート電極ＧＥと遮光層ＬＳの容量を大きく取ることが可能となるこれにより、トランジスタ特性の向上を図ることが可能である。
ただし、上述したように、各トランジスタ（各トランスミッションゲートＴＧ）において、ゲート電極ＧＥ同士の面積は同じ面積であることが好ましい。ｐチャネル型トランジスタにおけるゲート電極ＧＥ同士、又は遮光層同士は同じ面積であることが好ましい。またｎチャネル型トランジスタにおけるゲート電極ＧＥ同士、又は遮光層同士は同じ面積であることが好ましい。ｎチャネル型トランジスタ及びｐチャネル型トランジスタそれぞれにおいて、ゲート電極ＧＥ同士、又は遮光層同士は同じ面積であることが好適である。
ゲート電極ＧＥ及び遮光層ＬＳの面積が同じであると、ゲート電極ＧＥ及び遮光層ＬＳに生じる容量も同じとなる。そのためトランジスタそれぞれの特性も均一化される。
以上本実施形態により、ゲート電極ＧＥに生じる容量と遮光層ＬＳに生じる容量を同じ容量にすることができる。ゲート電極ＧＥ及び遮光層ＬＳそれぞれに、線状部及び突出部を設けることにより、遮光層ＬＳをバックゲートとして用いることにより、トランジスタＴＴ（トランスミッションゲートＴＧ）に流れる電流を増やすことが可能である。またトランジスタＴＴそれぞれのゲート電極ＧＥ及び遮光層ＬＳの面積同士を同じ面積にすることにより、トランジスタＴＴのバラツキを抑制可能である。よって信号線スイッチ回路ＡＳＷの特性を向上させることができる。さらに表示装置ＤＳＰの表示品質を向上させることが可能である。
＜構成例＞
図１１は、実施形態の他の構成例を示す平面図である。図１１に示す構成例では、図４に示した構成例と比較して、信号線スイッチ回路に含まれるトランジスタが異なるという点で異なっている。
図１１に示す信号線スイッチ回路ＡＳＷは、１つの引出配線ＷＬに対して、３個のトランスミッションゲートが電気的に接続されている。すなわち、１つの引出配線ＷＬを介して、３本の信号線ＳＬに映像信号が入力される。
図１２は、図１１に示す信号線スイッチ回路の回路図である。図１１及び図１２において、トランスミッションゲートＴＧＲ１のドレインは、信号線ＳＬＲ１のソースとして信号線ＳＬＲ１に接続されている。トランスミッションゲートＴＧＲ１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＲ１のうちｎチャネル型トランジスタのゲート電極ＧＥＲｎ１は、選択線ＳＳＲに接続されている。トランスミッションゲートＴＧＲ１のうちｐチャネル型トランジスタのゲート電極ＧＥＲｐ１は、選択線ｘＳＳＲに接続されている。
トランスミッションゲートＴＧＧ１のドレインは、信号線ＳＬＧ１のソースとして信号線ＳＬＧ１に接続されている。トランスミッションゲートＴＧＧ１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＧ１のうちｎチャネル型トランジスタのゲート電極ＧＥＧｎ１は、選択線ＳＳＧに接続されている。トランスミッションゲートＴＧＧ１のうちｐチャネル型トランジスタのゲート電極ＧＥＧｐ１は、選択線ｘＳＳＧに接続されている。
トランスミッションゲートＴＧＢ１のドレインは、信号線ＳＬＢ１のソースとして信号線ＳＬＢ１に接続されている。トランスミッションゲートＴＧＢ１のソースは、接続配線ＣＮＷ１に接続されている。トランスミッションゲートＴＧＢ１のうちｎチャネル型トランジスタのゲート電極ＧＥＢｎ１は、選択線ＳＳＢに接続されている。トランスミッションゲートＴＧＢ１のうちｐチャネル型トランジスタのゲート電極ＧＥＢｐ１は、選択線ｘＳＳＢに接続されている。
トランスミッションゲートＴＧＲ２のドレインは、信号線ＳＬＲ２のソースとして信号線ＳＬＲ２に接続されている。トランスミッションゲートＴＧＲ２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＲ２のうちｎチャネル型トランジスタのゲート電極ＧＥＲｎ２は、選択線ＳＳＲに接続されている。トランスミッションゲートＴＧＲ２のうちｐチャネル型トランジスタのゲート電極ＧＥＲｐ２は、選択線ｘＳＳＲに接続されている。
トランスミッションゲートＴＧＧ２のドレインは、信号線ＳＬＧ２のソースとして信号線ＳＬＧ２に接続されている。トランスミッションゲートＴＧＧ２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＧ２のうちｎチャネル型トランジスタのゲート電極ＧＥＧｎ２は、選択線ＳＳＧに接続されている。トランスミッションゲートＴＧＧ２のうちｐチャネル型トランジスタのゲート電極ＧＥＧｐ２は、選択線ｘＳＳＧに接続されている。
トランスミッションゲートＴＧＢ２のドレインは、信号線ＳＬＢ２のソースとして信号線ＳＬＢ２に接続されている。トランスミッションゲートＴＧＢ２のソースは、接続配線ＣＮＷ２に接続されている。トランスミッションゲートＴＧＢ２のうちｎチャネル型トランジスタのゲート電極ＧＥＢｎ２は、選択線ＳＳＢに接続されている。トランスミッションゲートＴＧＢ２のうちｐチャネル型トランジスタのゲート電極ＧＥＢｐ２は、選択線ｘＳＳＢに接続されている。
トランスミッションゲートＴＧＲ１及びＴＧＧ１１それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ１を用いて形成される。トランスミッションゲートＴＧＢ１のｎチャネル型トランジスタは、半導体層ＳＣｎ２を用いて形成される。トランスミッションゲートＴＧＲ２及びＴＧＧ２それぞれのｎチャネル型トランジスタは、半導体層ＳＣｎ３を用いて形成される。トランスミッションゲートＴＧＢ２のｎチャネル型トランジスタは、半導体層ＳＣｎ４を用いて形成される。
トランスミッションゲートＴＧＲ１及びＴＧＧ１１それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ１を用いて形成される。トランスミッションゲートＴＧＢ１のｐチャネル型トランジスタは、半導体層ＳＣｐ２を用いて形成される。トランスミッションゲートＴＧＲ２及びＴＧＧ２それぞれのｐチャネル型トランジスタは、半導体層ＳＣｐ３を用いて形成される。トランスミッションゲートＴＧＢ２のｐチャネル型トランジスタは、半導体層ＳＣｐ４を用いて形成される。
図１１に示す信号線スイッチ回路ＡＳＷには、実施形態と同様、ゲート電極ＧＥと重畳して遮光層ＬＳが設けられている。本構成例においても、重畳するゲート電極ＧＥ及び遮光層ＬＳは、同じ形状であることが好ましい。
また、ｎチャネル型トランジスタのゲート電極ＧＥ同士の面積は同じ面積であることが好ましい。またｐチャネル型トランジスタのゲート電極ＧＥ同士の面積は同じ面積であることが好ましい。また遮光層ＬＳに関しても、それぞれ同じ面積であることが好ましい。
図１３は、図１１に示すゲート電極の平面図である。図１４は、図１１に示す遮光層ＬＳの平面図である。ｐチャネル型トランジスタについて、それぞれ重畳するゲート電極ＧＥと遮光層ＬＳは、同じ形状であり、同じ面積を有している。
図１５は、図１１の一部を拡大した図である。より具体的には、図１５はｐチャネル型トランジスタが配置される領域の拡大図である。図１５において、図面を分かり易くするために、遮光層ＬＳの表示を省略している。
図１５に示すように、ゲート電極ＧＥは、例えば、第２方向Ｙに沿って延伸する線状部、及び、線状部から突出し、第１方向Ｘに沿って延伸する突出部を有している。
図１５に示すゲート電極ＧＥＲｐ１は、第２方向Ｙに沿って延伸する線状部ＬＧｐ１、及び線状部ＬＲｐ１に接続する突出部ＢＲｐ１を有している。突出部ＢＲｐ１は、第１方向Ｘと逆方向に沿って延伸している。突出部ＢＲｐ１は、平面視で選択線ｘＳＳＲと重畳している。
ゲート電極ＧＥＧｐ１は、線状部ＬＧｐ１、並びに突出部ＢＧｐ１ａ及びＢＧｐ１ｂを有している。線状部ＬＧｐ１は、第２方向Ｙに沿って延伸している。突出部ＢＧｐ１ａは、線状部ＬＧｐ１から第１方向Ｘの逆方向に沿って延伸している。突出部ＢＧｐ１ｂは、突出部ＢＧｐ１ａに接続され、突出部ＢＧｐ１ａから第１方向Ｘの逆方向に沿って延伸している。突出部ＢＧｐ１ａの第２方向Ｙにおける長さ（幅）は、突出部ＢＧｐ１ｂの第２方向Ｙにおける長さ（幅）よりも長い。突出部ＢＧｐ１ａ及びＢＧｐ１ｂは、平面視で選択線ｘＳＳＲ１と重畳している。
ゲート電極ＧＥＢｐ１は、第２方向Ｙに沿って延伸する線状部ＬＢｐ１、及び線状部ＬＢｐ１に接続する突出部ＢＢｐ１を有している。突出部ＢＢｐ１は、第１方向Ｘと平行に延伸している。突出部ＢＢｐ１は、平面視で選択線ｘＳＳＲと重畳している。
なおゲート電極ＧＥＲｐ２、ＧＥＧｐ２、及びＧＥＢｐ２は、それぞれ、ゲート電極ＧＥＲｐ１、ＧＥＧｐ１、及びＧＥＢｐ１と同様の形状を有しており、同様に配置される。そのため、ゲート電極ＧＥＲｐ２、ＧＥＧｐ２、及びＧＥＢｐ２についての説明は、ゲート電極ＧＥＲｐ１、ＧＥＧｐ１、及びＧＥＢｐ１の説明を援用し、詳細は省略する。
図１６は、図１１の一部を拡大した図である。より具体的には、図１６はｎチャネル型トランジスタが配置される領域の拡大図である。図１６においても、図面を分かり易くするために、遮光層ＬＳの表示を省略している。ただし、図１１、図１３、及び図１４に示したように、遮光層ＬＳは、ゲート電極ＧＥとほぼ同形状を有している。
図１６において、信号線ＳＬＲ１は、図示しない第１部分、第２部分ＳＬＲ１ｇ、及びソース電極ＳＥＲ１を有している。図示しない第１部分は、第２部分ＳＬＲ１ｇに接続されている。第１部分及びソース電極ＳＥＲ１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＲ１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
信号線ＳＬＧ１は、第１部分ＳＬＧ１ｓ、第２部分ＳＬＧ１ｇ１、第３部分ＳＬＧ１ｇ２、及びソース電極ＳＥＧ１を有している。第１部分ＳＬＧ１ｓは、第２部分ＳＬＧ１ｇ１及び第３部分ＳＬＧ１ｇ２を接続している。第１部分ＳＬＧ１ｓ及びソース電極ＳＥＧ１は、択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＧ１ｇ１及び第３部分ＳＬＧ１ｇ２は、ゲート電極ＧＥと同層の配線層で形成されている。なお第３部分ＳＬＧ１ｇ２は、さらに第１部分ＳＬＧ１ｓと同層の配線層である第４部分（非表示）と接続されている。
信号線ＳＬＢ１は、図示しない第１部分、第２部分ＳＬＢ１ｇ、及びソース電極ＳＥＢ１を有している。図示しない第１部分は、第２部分ＳＬＢ１ｇに接続されている。第１部分及びソース電極ＳＥＢ１は、選択線ＳＳ、接続配線ＣＮＷ、及び引出配線ＷＬのうち第１部分ＷＬｓと同層の配線層で形成されている。第２部分ＳＬＢ１ｇは、ゲート電極ＧＥと同層の配線層で形成されている。
なお信号線ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２は、それぞれ、信号線ＳＬＲ１、ＳＬＧ１、及びＳＬＢ１と同様の接続関係を有している。そのため、信号線ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２についての説明は、信号線ＳＬＲ１、ＳＬＧ１、及びＳＬＢ１の説明を援用し、詳細は省略する。
図１６に示す例においても、図９に示す例と同様、信号線ＳＬは、選択線ＳＳをブリッジするために、ゲート電極ＧＥと同層の配線層で置き換える部分を有している。
本構成例においても、実施形態と同様の効果を奏する。
＜比較例＞
図１７は、比較例の構成例を示す平面図である。図１７に示した比較例では、図４に示した構成例と比較して、遮光層がゲート電極と同形状でない点、ゲート電極及び遮光層それぞれにおいてトランジスタごとに面積が異なる点、及びゲート電極及び遮光層それぞれに突出部が設けられていない点で異なっている。
図１７と併せて図１８Ａ及び図１８Ｂを用いて、比較例を説明する。図１８Ａ及び図１８Ｂは、それぞれ、図１７の信号線スイッチ回路のうち、ゲート電極及び遮光層を示す平面図である。図１８Ａは、比較例のゲート電極ＧＥの平面図であり、図１８Ｂは、比較例の遮光層ＬＳの平面図である。図示しないが、遮光層ＬＳは、平面視で対応する半導体層ＳＣ及びゲート電極ＧＥに重畳している。ただし図１７、図１８Ａ、及び図１８Ｂでは、ｐチャネル型トランジスタが配置される領域を説明している。
図１７、図１８Ａ、及び図１８Ｂに示すように、比較例の信号線スイッチ回路ＡＳＷは、遮光層ＬＳがゲート電極ＧＥとは異なる形状を有している。また、図１７、図１８Ａ、及び図１８Ｂに示す信号線スイッチ回路ＡＳＷでは、ゲート電極ＧＥ同士の面積は異なっている。さらに、ゲート電極ＧＥ又は遮光層ＬＳのいずれも、突出部を有していない。
なお図１８Ｂに示すように、ゲート電極ＧＥＧｐ１０に対応する遮光層は、遮光層ＬＳＧｐ１１及びＬＳＧｐ１２である。
図１７、図１８Ａ、及び図１８Ｂに示す比較例と比較して、上述した実施形態では、ゲート電極ＧＥに生じる容量と遮光層ＬＳに生じる容量を同じにすることが可能である。ゲート電極ＧＥ及び遮光層ＬＳそれぞれに、線状部及び突出部を設けることにより、トランジスタＴＴに流れる電流を増やすことができる。またトランジスタＴＴそれぞれのゲート電極ＧＥの面積同士を同じ面積にすることにより、トランジスタＴＴの均一化が可能である。よって信号線スイッチ回路ＡＳＷの特性を向上させることが可能である。さらに実施形態の表示装置ＤＳＰでは、表示品質を向上させることができる。
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＡＳＷ…信号線スイッチ回路、ＢＢｐ１１ａ…突出部、ＢＢｐ１１ｂ…突出部、ＢＢｐ２１ａ…突出部、ＢＢｐ２１ｂ…突出部、ＢＧｐ１０ｂ…突出部、ＢＧｐ１０ｃ…突出部、ＢＧｐ２１ａ…突出部、ＢＧｐ２１ｂ…突出部、ＢＧｐ２１ｃ…突出部、ＢＲｐ１１…突出部、ＢＲｐ２１…突出部、ＣＮＷ…接続配線、ＣＮＷ１…接続配線、ＣＮＷ２…接続配線、ＧＥ…ゲート電極、ＧＥＢｐ１１…ゲート電極、ＧＥＢｐ２１…ゲート電極、ＧＥＧ１０…ゲート電極、ＧＥＧｐ２１…ゲート電極、ＧＥＲｐ１１…ゲート電極、ＧＥＲｐ２１…ゲート電極、ＬＢｐ１１…線状部、ＬＢｐ２１…線状部、ＬＧｐ１０ｃ…線状部、ＬＧｐ１１…線状部、ＬＧｐ２１…線状部、ＬＲｐ１１…線状部、ＬＲｐ２１…線状部、ＬＳ…遮光層、ＳＬ…信号線、ＳＳ…選択線、ＴＧ…トランスミッションゲート、ｘＳＳ…選択線、ｘＳＳＢ１…選択線、ｘＳＳＢ２…選択線、ｘＳＳＧ１…選択線、ｘＳＳＧ２…選択線、ｘＳＳＲ１…選択線、ｘＳＳＲ２…選択線。

Claims (4)

  1. 複数の信号線と、
    前記複数の信号線に接続されたスイッチ回路と、
    第１方向に沿って延伸し、第２方向に並んで配列する、前記スイッチ回路に接続される複数の選択線と、
    を備え、
    前記スイッチ回路は、前記複数の信号線に接続される、複数のトランジスタを有し、
    前記複数のトランジスタは、複数のゲート電極と、前記複数のゲート電極に重畳する複数の遮光層とを有し、
    前記複数の選択線のそれぞれに、前記複数のゲート電極のそれぞれが接続され、
    前記複数のゲート電極の少なくとも一つのゲート電極は、前記第２方向に沿って延伸する第１線状部と、前記第１線状部から突出し、前記第１方向に沿って延伸する第１突出部と、を有し、
    前記複数の遮光層の少なくとも一つの遮光層は、前記第２方向に沿って延伸する第２線状部と、前記第２線状部から突出し、前記第１方向に沿って延伸する第２突出部と、を有し、
    前記第１線状部は、前記第２線状部に重畳し、
    前記第１突出部は、前記第２突出部に重畳し、
    前記第１突出部及び前記第２突出部は、前記複数の選択線の少なくとも一つの選択線に重畳し、
    前記遮光層は、前記トランジスタのバックゲートであり、フローティング状態で駆動される、表示装置。
  2. 前記複数の遮光層のそれぞれは、前記重畳するゲート電極と接触しない、請求項１に記載の表示装置。
  3. 前記複数のトランジスタのソース同士を接続する接続配線と、
    をさらに備え、
    前記複数の選択線のそれぞれに、前記複数のゲート電極のそれぞれが接続され、
    前記第１突出部を備える前記ゲート電極は、前記第１線状部から突出し、前記第１方向に沿って延伸する第３突出部と、を有し、
    前記第２突出部を備える前記遮光層は、前記第２線状部から突出し、前記第１方向に沿って延伸する第４突出部と、を有し、
    前記接続配線及び前記選択線のうち１つとの間において、前記第３突出部と前記第４突出部が重畳する、請求項１に記載の表示装置。
  4. 前記トランジスタは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを含むトランスミッションゲートである、請求項３に記載の表示装置。
JP2023505287A 2021-03-09 2022-02-25 表示装置 Active JP7467760B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021037461 2021-03-09
JP2021037461 2021-03-09
PCT/JP2022/007937 WO2022190904A1 (ja) 2021-03-09 2022-02-25 表示装置

Publications (2)

Publication Number Publication Date
JPWO2022190904A1 JPWO2022190904A1 (ja) 2022-09-15
JP7467760B2 true JP7467760B2 (ja) 2024-04-15

Family

ID=83226792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023505287A Active JP7467760B2 (ja) 2021-03-09 2022-02-25 表示装置

Country Status (3)

Country Link
US (1) US20230418121A1 (ja)
JP (1) JP7467760B2 (ja)
WO (1) WO2022190904A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170033127A1 (en) 2015-07-29 2017-02-02 Wuhan China Star Optoelectronics Technology Co., Ltd. Control circuit of thin film transistor
JP2017120295A (ja) 2015-12-28 2017-07-06 セイコーエプソン株式会社 電気光学装置、電子機器
US20180122827A1 (en) 2016-10-31 2018-05-03 Lg Display Co., Ltd. Display device
JP2019008150A (ja) 2017-06-26 2019-01-17 セイコーエプソン株式会社 電気光学装置及び電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716580B2 (ja) * 1997-02-27 2005-11-16 セイコーエプソン株式会社 液晶装置及びその製造方法、並びに投写型表示装置
JP4285158B2 (ja) * 2003-08-29 2009-06-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2016134388A (ja) * 2015-01-15 2016-07-25 株式会社ジャパンディスプレイ 表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170033127A1 (en) 2015-07-29 2017-02-02 Wuhan China Star Optoelectronics Technology Co., Ltd. Control circuit of thin film transistor
JP2017120295A (ja) 2015-12-28 2017-07-06 セイコーエプソン株式会社 電気光学装置、電子機器
US20180122827A1 (en) 2016-10-31 2018-05-03 Lg Display Co., Ltd. Display device
JP2019008150A (ja) 2017-06-26 2019-01-17 セイコーエプソン株式会社 電気光学装置及び電子機器

Also Published As

Publication number Publication date
WO2022190904A1 (ja) 2022-09-15
JPWO2022190904A1 (ja) 2022-09-15
US20230418121A1 (en) 2023-12-28

Similar Documents

Publication Publication Date Title
US11347123B2 (en) Display device
US10937814B2 (en) Wiring board and display device including metal line with redundant structure and reduced wiring resistance
JP5659708B2 (ja) 液晶表示パネル、及び液晶表示装置
JP2016148751A (ja) 表示装置
WO2015033840A1 (ja) アクティブマトリクス基板及び表示装置
US11740521B2 (en) Display device having common electrodes
JP2018116227A (ja) 表示装置
US10921667B2 (en) Display device
JP2001281696A (ja) アクティブマトリクス型液晶表示装置
JP6779338B2 (ja) 表示装置
WO2014054558A1 (ja) 半導体装置及び表示装置
US11754893B2 (en) Display device
JP7467760B2 (ja) 表示装置
US20220260881A1 (en) Semiconductor substrate and display device
WO2020071019A1 (ja) 表示装置
WO2022149439A1 (ja) 表示装置
KR20080098882A (ko) 액정 표시 장치
JP2023114226A (ja) 表示装置
JP7434005B2 (ja) 半導体基板及び表示装置
JP2019113656A (ja) 液晶パネル
WO2015141739A1 (ja) 液晶表示装置
US20200301217A1 (en) Display device
WO2020144998A1 (ja) 表示装置
JP2017129615A (ja) 表示装置
JP2016109845A (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240318

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240326

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240403

R150 Certificate of patent or registration of utility model

Ref document number: 7467760

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150