JP7462270B2 - デバイス製造装置の検査方法及びデバイス製造装置 - Google Patents
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Description
<デバイス製造装置101の構成>
まず、図1を参照して、本開示の実施の形態1におけるデバイス製造装置101の構成について説明する。図1は本開示の実施の形態1におけるデバイス製造装置101の構成図である。デバイス装置200は、図1に示すチップ105と、チップ電極106と、バンプ108と、基板電極107と、基板103とが超音波接合で一体に構成された装置である。なお、デバイス装置200は、半導体の製造装置、半導体を伴わない電気部品などの製造装置である。本実施の形態では、半導体の製造装置をデバイス装置200として説明する。以下では、デバイス製造装置101を単に「製造装置101」と称する場合がある。
次に図2及び図3を参照して、垂直歪センサ111及び平面歪センサ112の構成について説明する。
接合面Sは、超音波接合工程において、上記の「電極」にバンプ108が接触したときに初めて出現し、最終的に接合面S´になるまで広がる。また、接合面Sに発生する垂直歪は、実装荷重による圧縮歪と、超音波振動による圧縮と引張の繰り返し歪とを含む。
接合面Sで平面歪を発生させる力は、超音波接合工程の初期と、超音波接合工程の中期から後期までとで異なる。
次に、製造装置101の動作を説明する。駆動制御部116が駆動機構100を制御することにより、駆動機構100がマイナスZ軸方向に移動(下降)すると、チップ105がバンプ108を介して基板103に押圧される。この状態で、平面方向(XY平面と並行な方向)に超音波振動が印加されることで、基板103とチップ105の超音波接合工程が行われる。
次に、図4を参照して、垂直歪センサ111によるバンプ形状変化の推定動作と、平面歪センサ112によるバンプ接合界面の状態の推定動作について説明する。図4はデバイス製造装置101における超音波接合工程を説明するための図である。横軸は時間tを表す。垂直方向に伸びる破線は、同じ時刻上のデータ同士の関係性を明示するための線である。
垂直歪εzは、接合面Sの面積によって変化する。まず、接合ヘッド104が降下して、バンプ108とチップ電極106とが接触し、又はバンプ108と基板電極107とが接触した時刻t1から、超音波振動の印加が開始される時刻t2の期間では、実装荷重Pに比例して垂直歪εzが増加する。実装荷重Pによる圧縮力でバンプ108がつぶれる。さらに、この期間では、接合面Sが大きくなり、さらに垂直歪εzが増加する。なお、時刻t2以降、実装荷重Pは一定値となる。
「接合面Sの面積」=「接合面S´の面積×(εz4÷ε´z4)」・・・(1)
「接合面Sの面積」=「接合面S´の面積×(ε´z4÷εz4)」・・・(2)
平面歪センサ112の平面歪εxは、バンプ108とバンプ108が押圧された接合電極との接合面Sの、接合の進行度合いによって変化する。
次に図5を参照して、デバイス製造装置101の検査方法における接合状態の良否判定動作を説明する。図5は本開示の実施の形態1に係るデバイス製造装置101の検査方法を説明するためフローチャートである。
図6は本開示の実施の形態2に係るデバイス製造装置の検査方法における基板電極207の透過図である。図6において、図2に示す構成要素と同じ構成要素については同じ符号を用い、説明を省略する。
n型Si及びp型Siに機械的な歪が加わると、n型Si及びp型Siは、それぞれの抵抗率が変化するピエゾ抵抗効果を有する。n型Si及びp型Siに機械的な歪が加わったとき、ある結晶方位x軸の抵抗変化率ΔR/R0は、xyz方向に加えられた歪に、各軸固有のゲージ率を乗じた値の総和となる。R0は、歪がないときのn型Si又はp型Siの初期抵抗値であり、ΔRは、歪が加わったときの、初期抵抗値からの抵抗値変化である。ゲージ率は、xyzの各軸を、どの結晶方位とするかで変化する。
102 ステージ
103 基板
104 接合ヘッド
105 チップ
106 チップ電極
107,207 基板電極
108 バンプ
109 超音波振動子
110 ロードセル
111 垂直歪センサ
112 平面歪センサ
113 計測部
114 メモリ
115 判定部
116 駆動制御部
117 絶縁膜
118 電気配線
200 半導体装置
211,212 半導体
Claims (20)
- バンプを介して超音波接合されるチップと前記チップに対向する基板とを備えるデバイス製造装置の検査方法であって、
前記基板に配置され前記チップ及び前記基板の対向方向における第1歪量を検出する第1歪検出部と、前記対向方向に直交する方向における第2歪量を検出する第2歪検出部とが配置された前記基板に、前記チップが超音波接合されるとき、前記第1歪量及び前記第2歪量を計測するステップと、
前記第1歪量に基づき、前記バンプの形状変化を推定するステップと、
前記第2歪量に基づき、前記チップ又は前記基板に配置される電極と前記バンプとの接合界面の状態を推定するステップと、
推定された前記バンプの形状変化と前記接合界面の状態とに基づき、前記チップと前記基板との接合状態の良否を判定するステップと、
を含むデバイス製造装置の検査方法。 - 前記第1歪検出部及び前記第2歪検出部は、前記基板に埋設されている請求項1に記載のデバイス製造装置の検査方法。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される前記電極の前記バンプ側とは反対側に配置されている請求項1又は2に記載のデバイス製造装置の検査方法。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される前記電極の直下に配置される請求項3に記載のデバイス製造装置の検査方法。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される1つの前記電極の直下に配置される請求項4に記載のデバイス製造装置の検査方法。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される複数の前記電極の直下に分散して配置される請求項4に記載のデバイス製造装置の検査方法。
- 前記第1歪検出部は、超音波接合工程が開始される前又は開始された直後の前記電極と前記バンプとの接合面の中心付近に埋設される請求項2から6の何れか一項に記載のデバイス製造装置の検査方法。
- 前記第1歪検出部の面積は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の面積よりも狭い請求項1から7の何れか一項に記載のデバイス製造装置の検査方法。
- 前記第2歪検出部は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の外周部に配置される請求項1から8の何れか一項に記載のデバイス製造装置の検査方法。
- n型Siからなる半導体である前記第1歪検出部は、前記バンプの形状変化を推定し
p型Siからなる半導体である前記第2歪検出部は、前記接合界面の状態を推定する請求項1から9の何れか一項に記載のデバイス製造装置の検査方法。 - バンプを介してチップに接合される基板を保持するステージと、
前記チップを前記基板に向けて押圧しながら前記チップに超音波振動を付与する接合ヘッドと、
前記基板に設けられ、かつ、前記ステージと前記接合ヘッドとが対向する方向である第1方向の歪を検出する第1歪検出部の出力、及び、前記基板に埋設され、かつ、前記第1方向と直交する第2方向の歪を検出する第2歪検出部の出力に基づいて、2つの歪を計測する計測部と、
前記計測部の計測結果に基づいて、前記チップと前記基板との接合状態の良否を判定する判定部と、
を備える、デバイス製造装置。 - 前記第1歪検出部及び前記第2歪検出部は、前記基板に埋設されている請求項11に記載のデバイス製造装置。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される電極の前記バンプ側とは反対側に配置されている請求項11に記載のデバイス製造装置。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される電極の直下に配置される請求項13に記載のデバイス製造装置。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される1つの前記電極の直下に配置される請求項13に記載のデバイス製造装置。
- 前記第1歪検出部及び前記第2歪検出部は、前記基板に配置される複数の前記電極の直下に分散して配置される請求項14に記載のデバイス製造装置。
- 前記第1歪検出部は、超音波接合工程が開始される前又は開始された直後の前記電極と前記バンプとの接合面の中心付近に埋設される請求項13から16の何れか一項に記載のデバイス製造装置。
- 前記第1歪検出部の面積は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の面積よりも狭い請求項13から17の何れか一項に記載のデバイス製造装置。
- 前記第2歪検出部は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の外周部に配置される請求項13から18の何れか一項に記載のデバイス製造装置。
- n型Siからなる半導体である前記第1歪検出部は、前記バンプの形状変化を推定し
p型Siからなる半導体である前記第2歪検出部は、前記チップ又は前記基板に配置される電極と前記バンプとの接合界面の状態を推定する請求項11から19の何れか一項に記載のデバイス製造装置。
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