JP2021190527A - デバイス製造装置の検査方法及びデバイス製造装置 - Google Patents

Abstract

【課題】超音波接合によるチップ及び基板の接合状態を検査するデバイス製造装置の検査方法及び製造装置を提供する。【解決手段】デバイス製造装置１０１は、バンプ１０８を介して超音波接合されるチップ１０５と、該チップに対向する基板１０３と、を備える。方法は、基板に配置されチップ及び基板の対向方向における第１歪量を検出する垂直歪センサ１１１と、対向方向に直交する方向における第２歪量を検出する平面歪センサ１１２とが配置された基板に、チップが超音波接合されるとき、第１歪量及び第２歪量を計測し、第１歪量に基づき、バンプ１０８の形状変化を推定し、第２歪量に基づき、チップ又は基板に配置される電極と、バンプと、の接合界面の状態を推定し、推定されたバンプの形状変化と、接合界面の状態と、に基づき、チップと、基板と、の接合状態の良否を判定する。【選択図】図１

Description

本開示は、デバイス製造装置の検査方法及びデバイス製造装置に関する。

バンプを介して基板にチップを実装する方法として、固相接合の一つである超音波接合が知られている。バンプは、基板上の配線リード又はチップに形成された突起状の接続電極である。超音波接合によって基板にチップを実装する際、チップ及び基板の一方の電極に配置されるバンプには、チップ及び基板の他方の電極に押圧された状態で、超音波振動が与えられる。すると、バンプとこれらの電極の塑性変形が促され、バンプ及び当該電極の互いの新生面が緊密に接触し、バンプ及び当該電極の互いの金属原子が拡散する。その結果、バンプとこれらの電極とが接合する。

超音波接合では、チップ及び基板同士の接合に必要とされる実装荷重と超音波出力とを適切な条件にすることで、接合強度が確保される。適切な条件は、例えば、チップ及び基板の材質、チップサイズ、接合点の数、接合点の位置、封止剤の有無など、様々な要素によって異なる。このため、超音波接合を行う場合、様々な条件下で接合した際のバンプ形状や接合強度を、シェアテストなどの破壊試験により比較及び評価するなど、試行錯誤的な条件出し作業が必須であった。このような作業を効率化する方法として、特許文献１には、接合プロセス中のバンプのつぶれ高さを監視し、バンプのつぶれ高さが設定値になるように、超音波を印加しながら接合ヘッドを位置制御して接合する方法が開示される。特許文献１の方法によれば、バンプのつぶれ高さが設定値に達したならば、この高さを維持した状態で超音波振動の印加を継続することで、ボンディングツールがバンプ付きのチップを基板に対して押し付ける実装荷重を、ボンディング条件から排除できる。従って、当該実装荷重を予め求めることなくチップ及び基板同士の接合を実現できる。

特許第４９５７７４２号公報

しかしながら、この種の従来技術では、バンプと電極との接合の進行具合を、バンプと電極との接合部の外観や、接合設備のプロセスモニタリングの値から判定することができないため、バンプと電極との間の接合状態の良否を判定することが困難である。破壊試験以外には商品の接合状態を評価する手段がない現状では、接合品質は、破壊試験のｎ増しによる統計的な保証に依存するため、部材不良や設備異常による接合不良品の流出を防ぐことが困難である。従って、従来技術では、超音波接合によるチップ及び基板の接合状態を検査する上で改善の余地がある。

本開示の非限定的な実施例は、超音波接合によるチップ及び基板の接合状態を検査するデバイス製造装置の検査方法及びデバイス製造装置の提供に資する。

本開示の一実施例に係るデバイス製造装置の検査方法は、バンプを介して超音波接合されるチップと前記チップに対向する基板とを備えるデバイス製造装置の検査方法であって、前記基板に配置され前記チップ及び前記基板の対向方向における第１歪量を検出する第１歪検出部と、前記対向方向に直交する方向における第２歪量を検出する第２歪検出部とが配置された前記基板に、前記チップが超音波接合されるとき、前記第１歪量及び前記第２歪量を計測するステップと、前記第１歪量に基づき、前記バンプの形状変化を推定するステップと、前記第２歪量に基づき、前記チップ又は前記基板に配置される電極と前記バンプとの接合界面の状態を推定するステップと、推定された前記バンプの形状変化と前記接合界面の状態とに基づき、前記チップと前記基板との接合状態の良否を判定するステップと、を含む。

本開示の一実施例に係るデバイス製造装置は、バンプを介してチップに接合される基板を保持するステージと、前記チップを前記基板に向けて押圧しながら前記チップに超音波振動を付与する接合ヘッドと、前記基板に設けられ、かつ、前記ステージと前記接合ヘッドとが対向する方向である第１方向の歪を検出する第１歪検出部の出力、及び、前記基板に埋設され、かつ、前記第１方向と直交する第２方向の歪を検出する第２歪検出部の出力に基づいて、２つの歪を計測する計測部と、前記計測部の計測結果に基づいて、前記チップと前記基板との接合状態の良否を判定する判定部と、を備える。

本開示の一実施例によれば、超音波接合によるチップ及び基板の接合状態を検査することができるデバイス製造装置の検査方法及びデバイス製造装置を構築できる。

本開示の一実施例における更なる利点及び効果は、明細書及び図面から明らかにされる。かかる利点及び／又は効果は、いくつかの実施形態並びに明細書及び図面に記載された特徴によってそれぞれ提供されるが、１つ又はそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。

本開示の実施の形態１におけるデバイス製造装置１０１の構成図 基板電極１０７のマイナスＺ軸方向側（すなわち下側）から見た基板電極１０７及び基板１０３の透過図 図２に示すIII−III線断面図 デバイス製造装置１０１における超音波接合工程を説明するための図 本開示の実施の形態１に係るデバイス製造装置１０１の検査方法を説明するためフローチャート 本開示の実施の形態２に係るデバイス装置２００で検査を行う際の基板電極２０７の透過図

以下に添付図面を参照しながら、本開示の好適な実施形態について詳細に説明する。尚、本明細書及び図面において、実質的に同一の機能を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（実施の形態１）
＜デバイス製造装置１０１の構成＞
まず、図１を参照して、本開示の実施の形態１におけるデバイス製造装置１０１の構成について説明する。図１は本開示の実施の形態１におけるデバイス製造装置１０１の構成図である。デバイス装置２００は、図１に示すチップ１０５と、チップ電極１０６と、バンプ１０８と、基板電極１０７と、基板１０３とが超音波接合で一体に構成された装置である。なお、デバイス装置２００は、半導体の製造装置、半導体を伴わない電気部品などの製造装置である。本実施の形態では、半導体の製造装置をデバイス装置２００として説明する。以下では、デバイス製造装置１０１を単に「製造装置１０１」と称する場合がある。

図１以降において、Ｘ軸方向、Ｙ軸方向、及びＺ軸方向は、それぞれ、Ｘ軸に平行な方向、Ｙ軸に平行な方向、Ｚ軸に平行な方向を表す。Ｘ軸方向とＹ軸方向は、互いに直交する。Ｘ軸方向とＺ軸方向は、互いに直交する。Ｙ軸方向とＺ軸方向は、互いに直交する。ＸＹ平面は、Ｘ軸方向及びＹ軸方向に平行な仮想平面を表す。ＸＺ平面は、Ｘ軸方向及びＺ軸方向に平行な仮想平面を表す。ＹＺ平面は、Ｙ軸方向及びＺ軸方向に平行な仮想平面を表す。また、Ｘ軸方向のうち、矢印で示す方向はプラスＸ軸方向とし、当該方向とは逆の方向はマイナスＸ軸方向とする。Ｙ軸方向のうち、矢印で示す方向はプラスＹ軸方向とし、当該方向とは逆の方向はマイナスＹ軸方向とする。Ｚ軸方向のうち、矢印で示す方向はプラスＺ軸方向とし、当該方向とは逆の方向はマイナスＺ軸方向とする。Ｚ軸方向は、例えば鉛直方向に等しく、Ｘ軸方向及びＹ軸方向は、例えば水平方向に等しい。

製造装置１０１は、基板１０３を設置するステージ１０２と、接合ヘッド１０４と、チップ１０５から基板１０３に向けて加えられるＺ軸方向の荷重を測定するロードセル１１０と、第１歪検出部である垂直歪センサ１１１と、第２歪検出部である平面歪センサ１１２と、計測部１１３と、メモリ１１４と、判定部１１５とを備える。

接合ヘッド１０４は、超音波振動を発生する超音波振動子１０９と、チップ１０５をＺ軸方向に移動させる駆動機構１００と、駆動機構１００の動作を制御する駆動制御部１１６とを備える。

駆動機構１００は、例えば駆動制御部１１６からマイナスＺ軸方向に延伸する。駆動機構１００の先端部には、チップ１０５が固定される。チップ１０５には、複数のチップ電極１０６が配置されている。複数のチップ電極１０６は、Ｘ軸方向に互いに離れて配列されている。チップ電極１０６の材料は、例えば、銅である。なお、チップ電極１０６の材料は、銅に限定されず、バンプ１０８と固相接合が可能な金属であればよく、例えば、金、アルミニウムなどでもよい。

チップ電極１０６のマイナスＺ軸方向の端面１０６ａには、複数の導電性のバンプ１０８が配置される。複数のバンプ１０８の材料は、例えば、銅である。なお、バンプ１０８の材料は、銅に限定されず、金、銀、アルミニウム、白金、クロムなどの導電性材料でもよい。複数のバンプ１０８は、Ｘ軸方向に互いに離れて配列されている。

バンプ１０８のマイナスＺ軸方向の端面１０８ａから一定距離離れた位置に、複数の基板電極１０７が配置される。複数の基板電極１０７は、基板１０３のプラスＺ軸方向の端面１０３ａ（基板面）に配置される。複数の基板電極１０７の材料は、チップ電極１０６の材料と同様に、バンプ１０８と固相接合が可能な金属である。基板電極１０７のプラスＺ軸方向の端面１０７ａは、バンプ１０８のマイナスＺ軸方向の端面１０８ａと対向している。

基板電極１０７のマイナスＺ軸方向の端面１０７ｂは、基板１０３のプラスＺ軸方向の端面１０３ａと対向する。当該端面１０７ｂは、基板電極１０７のバンプ１０８側とは反対側の端面である。

垂直歪センサ１１１及び平面歪センサ１１２は、例えば、基板１０３に埋設された状態で、電気配線１１８を介して計測部１１３と電気的に接続される。垂直歪センサ１１１及び平面歪センサ１１２の詳細については後述する。

なお、図１では、チップ電極１０６にバンプ１０８が固定されているが、バンプ１０８は基板電極１０７に固定されてもよい。この場合、基板電極１０７に固定されたバンプ１０８のプラスＺ軸方向の端面１０８ｂから一定距離離れた位置に、チップ電極１０６がバンプ１０８と対向するように配置される。

接合ヘッド１０４は、その先端部にチップ１０５を固定した状態で、基板１０３に向けてチップ１０５を搬送し、チップ１０５がバンプ１０８を介して基板１０３に接したとき、チップ１０５に超音波振動を与える。これによりチップ１０５が基板１０３に接合される。

メモリ１１４は、電気配線を介して、計測部１１３、超音波振動子１０９、ロードセル１１０及び判定部１１５と電気的に接続される。メモリ１１４は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）などで構成される記憶部である。メモリ１１４には、製造装置１０１の機能を実現するためのプログラムが格納されており、このプログラムを判定部１１５が実行することにより、製造装置１０１が有する複数の機能が実現される。

判定部１１５は、電気配線を介して駆動制御部１１６と電気的に接続される。判定部１１５は、ＣＰＵ（Central Processing Unit）、システムＬＳＩ（Large Scale Integration）、マイクロコンピュータ、ＤＳＰ（Digital Signal Processor）などのプロセッサである。

計測部１１３は、電気配線１１８を介して、垂直歪センサ１１１及び平面歪センサ１１２と電気的に接続される。計測部１１３は、ＣＰＵなどのプロセッサである。

＜垂直歪センサ１１１及び平面歪センサ１１２の構成＞
次に図２及び図３を参照して、垂直歪センサ１１１及び平面歪センサ１１２の構成について説明する。

図２は基板電極１０７のマイナスＺ軸方向側（すなわち下側）から見た基板電極１０７及び基板１０３の透過図であり、図３は図２に示すIII−III線断面図である。

基板電極１０７とＺ軸方向に重なる領域には、垂直歪センサ１１１及び平面歪センサ１１２が配置されている。垂直歪センサ１１１は、Ｚ軸方向における電極（例えば基板電極１０７）の歪量を検出するセンサである。

垂直歪センサ１１１と平面歪センサ１１２は、例えば、基板電極１０７の弾性ないし塑性変形量に対応した抵抗値に基づき電圧を、歪量として出力する歪ゲージなどである。歪ゲージは、例えば、ＣｕＮｉ系、ＮｉＣｒ系、Ｔｉなどの金属で構成されたものでもよいし、ピエゾ抵抗効果を利用したＳｉ、Ｇｅ、ＧａＡｓなどの半導体で構成されたものでもよい。垂直歪センサ１１１と平面歪センサ１１２では、歪量情報がリアルタイムに検出される。

図２に示す振動方向ＤとＤ´は、超音波振動子１０９より印加される超音波振動の方向を示している。振動方向Ｄは、例えばマイナスＸ軸方向に等しく、振動方向Ｄ´はプラスＸ軸方向に等しい。なお、振動方向ＤとＤ´は、Ｘ軸方向に限定されず、ＸＹ平面に平行な方向であればよい。平面歪センサ１１２は、超音波振動子１０９より印加される超音波振動の方向（ＸＹ平面に平行な方向）における振動幅に比例した歪量を検出するセンサである。

垂直歪センサ１１１及び平面歪センサ１１２は、基板１０３に埋設されている。具体的には、基板１０３の表面に絶縁膜１１７が形成され、この絶縁膜１１７に覆われるように、垂直歪センサ１１１及び平面歪センサ１１２が基板１０３に配置されている。

なお、基板１０３への垂直歪センサ１１１及び平面歪センサ１１２の配置方法は、これに限定されず、例えば、基板１０３の表面に窪みを形成し、この窪みに垂直歪センサ１１１及び平面歪センサ１１２の一部を埋め込む形で配置した上で、その上に基板電極１０７を配置してもよい。

ただし、基板１０３の窪みに垂直歪センサ１１１及び平面歪センサ１１２を埋め込んだ場合、基板１０３への垂直歪センサ１１１及び平面歪センサ１１２のそれぞれの接触面積が増加し、基板電極１０７の歪み量が垂直歪センサ１１１及び平面歪センサ１１２のそれぞれに伝わり難くなる。そのため、垂直歪センサ１１１及び平面歪センサ１１２における検出感度が低下する可能性がある。

これに対して、図３に示すように、垂直歪センサ１１１及び平面歪センサ１１２が、絶縁膜１１７に覆われることで基板１０３に埋設された場合、基板１０３への加工が不要になり、レジストなどの絶縁膜１１７を用いるだけで垂直歪センサ１１１及び平面歪センサ１１２を基板電極１０７から容易に絶縁できる。また、基板電極１０７の歪量が垂直歪センサ１１１及び平面歪センサ１１２のそれぞれに伝わり易くなる。このため、基板１０３の構造が簡素化されて信頼頼性が向上し、また基板１０３の製造コストの上昇を抑制でき、さらに、基板電極１０７の歪量の検出感度が向上する。従って、垂直歪センサ１１１及び平面歪センサ１１２は、絶縁膜１１７に覆われることで基板１０３に埋設されることが好ましい。

基板１０３上における垂直歪センサ１１１及び平面歪センサ１１２の配置位置は、例えば、基板電極１０７の直下である。基板電極１０７の直下は、例えば、Ｚ軸方向に基板電極１０７を基板１０３に向けて投影した領域（つまり正射影）内である。基板電極１０７の直下には、基板１０３に投影された基板電極１０７の中心点付近及び基板電極１０７の周縁部付近が含まれる。

なお、垂直歪センサ１１１及び平面歪センサ１１２が配置される位置は、基板電極１０７の直下に限定されず、基板１０３に投影された基板電極１０７の正射影よりも外側の領域でもよい。

ただし、垂直歪センサ１１１及び平面歪センサ１１２を、基板電極１０７の直下に配置することで、基板電極１０７と垂直歪センサ１１１及び平面歪センサ１１２との距離を小さくすることができる。その結果、基板電極１０７の歪量が垂直歪センサ１１１及び平面歪センサ１１２に伝わり易くなり、ひいては、垂直歪センサ１１１及び平面歪センサ１１２による歪量の検出感度が向上する。従って、垂直歪センサ１１１及び平面歪センサ１１２を基板電極１０７の直下に配置することが好ましい。

なお、垂直歪センサ１１１と平面歪センサ１１２は、１つの基板電極１０７の直下に配置されるだけでなく、複数の基板電極１０７の直下に分散して配置してもよい。例えば複数の基板電極１０７の内、第１基板電極（例えば図１の左から１つ目の基板電極１０７）の直下に垂直歪センサ１１１が配置され、第１基板電極以外の第２基板電極（例えば図１の左から２つ目の基板電極１０７）の直下に平面歪センサ１１２が配置されてもよい。

１つの基板電極１０７の直下に垂直歪センサ１１１及び平面歪センサ１１２の組を配置することにより、基板１０３への垂直歪センサ１１１及び平面歪センサ１１２の配置の位置決めが容易化されるため、デバイス装置２００の製造コストの低減が可能である。

複数の基板電極１０７の直下に垂直歪センサ１１１及び平面歪センサ１１２を分散して配置することにより、それぞれの基板電極１０７の位置に対する、垂直歪センサ１１１及び平面歪センサ１１２のそれぞれの配置レイアウトが容易化されるため、垂直歪センサ１１１及び平面歪センサ１１２のそれぞれによる、基板電極１０７の歪量の検出精度が向上し得る。

図２に示す接合面Ｓは、超音波接合工程が開始される前又は開始された直後の電極とバンプ１０８との接合面を、Ｚ軸方向に平面視したものである。この「電極」は、チップ１０５が基板１０３に接合される前にバンプ１０８がチップ１０５に形成されている場合には、基板電極１０７を表し、チップ１０５が基板１０３に接合される前にバンプ１０８が基板電極１０７に形成されている場合には、チップ電極１０６を表す。

図２に示す接合面Ｓ´は、超音波接合工程の結果、超音波接合工程によって最終的に得られる上記の「電極」とバンプ１０８との接合面を表す。接合面Ｓ´は、接合条件出し作業において、所望のシェア強度を達成した接合サンプルの、シェア後のバンプ頭頂径を測定することで得られる。すなわち、接合面Ｓ´の直径は、接合条件出し作業において所望のシェア強度を達成した接合サンプルの、シェア後のバンプ頭頂径に相当する。接合面S´は、シェア後のバンプ頭頂の輪郭によって囲まれた部分である。

＜垂直歪センサ１１１による垂直歪の検出＞
接合面Ｓは、超音波接合工程において、上記の「電極」にバンプ１０８が接触したときに初めて出現し、最終的に接合面Ｓ´になるまで広がる。また、接合面Ｓに発生する垂直歪は、実装荷重による圧縮歪と、超音波振動による圧縮と引張の繰り返し歪とを含む。

実装荷重による圧縮歪は、接合面Ｓの領域内で均一であるのに対して、超音波振動による圧縮と引張の繰り返し歪は、接合面Ｓの中心線Ｌｃを境に、圧縮と引張が反転する。中心線Ｌｃは、例えば、上記の「電極」をＸ軸方向に略二等分する線である。このため、垂直歪センサ１１１は、接合面Ｓの中心Ｃ付近に埋設されることが好ましい。具体的には、接合面Ｓの中心Ｃを通り、かつ、Ｙ軸に平行な仮想平面内、及び、接合面Ｓの中心Ｃを通り、かつ、Ｘ軸に平行な仮想平面内に、垂直歪センサ１１１の中心部が含まれるように、垂直歪センサ１１１は、基板１０３に埋設されることが好ましい。

このように、接合面Ｓの中心Ｃ付近に垂直歪センサ１１１が埋設されることで、超音波接合工程の初期状態から、接合面Ｓ内で分布が異なる繰り返し応力に影響を受けずに、接合面Ｓに発生する垂直歪を計測することが可能となる。

なお、垂直歪センサ１１１のサイズ（垂直歪センサ１１１のＸＹ平面への正射影の面積）は、接合面Ｓ´の面積よりも大きくてもよいし、小さくてもよい。ただし、垂直歪センサ１１１は、センサエリア（歪検出を行う領域）内に発生する垂直歪の平均値を出力する。よって、最終的に接合面Ｓ´となったときでも、垂直歪の平均値を良好に得るようにするには、垂直歪センサ１１１のサイズは、接合面Ｓ´より小さいことが好ましい。これにより、精度良く圧縮歪を計測できる。

＜平面歪センサ１１２による平面歪の検出＞
接合面Ｓで平面歪を発生させる力は、超音波接合工程の初期と、超音波接合工程の中期から後期までとで異なる。

具体的には、超音波接合工程の初期の平面歪は、実装荷重と超音波振動によって接合面Ｓの界面に発生する摩擦力が引き起こす圧縮と引張の繰り返し歪である。これに対して、超音波接合工程の中期から後期までの平面歪は、接合面Ｓの界面が接合した後、その接合箇所が、超音波振動を受けることによって引き起こされる圧縮と引張の繰り返し歪である。

接合面Ｓの接合度合いには、接合面Ｓ内で偏りがあり、接合面Ｓの中心Ｃよりも、接合面Ｓの外周部の振動方向Ｄ側又は振動方向Ｄ´側の方が、接合品質が向上する。これは、超音波振動によって接合面Ｓに発生する摩擦力が、当該部位付近に最も強く働くことにより、接合面Ｓの中心Ｃよりも当該部位に近い箇所ほど、新生面が出やすくなり、金属原子の拡散も進みやすいからである。

このため、平面歪センサ１１２は、基板１０３の全体の内、接合面Ｓの外周部の振動方向Ｄ側又は振動方向Ｄ´側の領域を、基板１０３に向かって投影した箇所に、埋設されることが好ましい。当該外周部付近に平面歪センサ１１２が埋設されることで、接合の進行による平面歪の経時的変化を最も高感度で検出することができる。

なお、平面歪センサ１１２が測定する平面歪の方向は、振動方向Ｄ又は振動方向Ｄ´と等しいことが好ましい。平面歪の方向には、振動方向Ｄ又は振動方向Ｄ´に対して、例えば０°から±１５°の角度を成す線分と平行な方向も含まれる。平面歪センサ１１２が測定する平面歪の方向を、振動方向Ｄ又は振動方向Ｄ´と等しくすることにより、超音波振動が印加されることによって発生する平面歪の変化を最も高い感度で検出することが可能となる。

＜製造装置１０１の動作＞
次に、製造装置１０１の動作を説明する。駆動制御部１１６が駆動機構１００を制御することにより、駆動機構１００がマイナスＺ軸方向に移動（下降）すると、チップ１０５がバンプ１０８を介して基板１０３に押圧される。この状態で、平面方向（ＸＹ平面と並行な方向）に超音波振動が印加されることで、基板１０３とチップ１０５の超音波接合工程が行われる。

このとき、接合ヘッド１０４に配置されるロードセル１１０の出力情報と、接合ヘッド１０４に配置される超音波振動子１０９の電力波形を示す情報とがメモリ１１４に記録される。

また、接合ヘッド１０４がバンプ１０８に対して加える力によって、バンプ１０８に押圧される基板電極１０７の直下に埋設された垂直歪センサ１１１及び平面歪センサ１１２が歪む。垂直歪センサ１１１及び平面歪センサ１１２は、このときの歪量を時系列的に連続して検出し、検出した歪量を示す歪量情報を計測部１１３に入力する。計測部１１３に入力された歪量情報は、歪量が検出された時刻と対応付けてメモリ１１４に記録される。

判定部１１５は、メモリ１１４に記録された歪量情報に基づき、バンプ１０８の形状変化と、バンプ１０８と基板電極１０７との接合界面の状態とを推定する。当該推定方法の詳細は後述する。バンプ１０８の形状変化と、バンプ１０８と基板電極１０７との接合界面の状態とを推定方法については後述する。判定部１１５は、推定したバンプ１０８の形状変化と当該接合界面の状態とに基づき、チップ１０５と基板１０３との接合の良否を判定し、この判定結果を駆動制御部１１６に入力する。当該判定方法の詳細については後述する。判定結果は、例えば生産品（接合されたチップ１０５及び基板１０３）を良品又は不良品に振り分けに利用される。

＜デバイス製造装置１０１の検査方法＞
次に、図４を参照して、垂直歪センサ１１１によるバンプ形状変化の推定動作と、平面歪センサ１１２によるバンプ接合界面の状態の推定動作について説明する。図４はデバイス製造装置１０１における超音波接合工程を説明するための図である。横軸は時間ｔを表す。垂直方向に伸びる破線は、同じ時刻上のデータ同士の関係性を明示するための線である。

図４には上から順に、実装荷重Ｐと、超音波出力ＵＳと、垂直歪センサ１１１で検出された第１歪量である垂直歪εｚと、平面歪センサ１１２で検出された第２歪量である平面歪εｘとが示される。実装荷重Ｐ及び超音波出力ＵＳは、超音波接合工程において、ロードセル１１０の出力値と、超音波振動子１０９に印加されている電力を計測することで得られる。

＜垂直歪センサ１１１によるバンプ形状変化の推定＞
垂直歪εｚは、接合面Ｓの面積によって変化する。まず、接合ヘッド１０４が降下して、バンプ１０８とチップ電極１０６とが接触し、又はバンプ１０８と基板電極１０７とが接触した時刻ｔ１から、超音波振動の印加が開始される時刻ｔ２の期間では、実装荷重Ｐに比例して垂直歪εｚが増加する。実装荷重Ｐによる圧縮力でバンプ１０８がつぶれる。さらに、この期間では、接合面Ｓが大きくなり、さらに垂直歪εｚが増加する。なお、時刻ｔ２以降、実装荷重Ｐは一定値となる。

次に時刻ｔ２において、実装荷重Ｐの増加が停止されるとともに超音波振動の印加が開始されると、バンプ１０８に、上記の圧縮力に加えて、せん断力も作用するため、バンプ１０８のつぶれ変形が大きく進み、接合面Ｓも急速に大きくなる。なお、時刻ｔ２以降、所定時間が経過するまで、超音波出力ＵＳは経過時間に比例するように増加し、所定時間経過後、一定の出力となる。

時刻ｔ３において、接合面Ｓが、垂直歪センサ１１１によって歪みを検出できる領域（以降、センサエリアと記載する）を超える（つまり、センサエリアからはみ出る、あるいは、接合面Ｓの面積がセンサエリアの面積を超える）。時刻ｔ２〜時刻ｔ３の間、接合面Ｓは、垂直歪センサ１１１のセンサエリアの中に収まる。このとき、垂直歪εｚは増加する。

一方、時刻ｔ３以降は、接合面Ｓは、垂直歪センサ１１１のセンサエリアの中に収まらない（つまり、センサエリアからはみ出ない、あるいは、接合面Ｓの面積がセンサエリアの面積以下である）。このとき、垂直歪εｚは、減少する。これは、接合面Ｓが、垂直歪センサ１１１のセンサエリアを越えると、超えた時点から、接合面Ｓが増加する程、単位面積当たりの圧縮力が減るためである。

なお、垂直歪センサ１１１のサイズ（つまり、センサエリアの広さ）によっては、超音波振動を時刻ｔ２で印加する前に、垂直歪εｚが増加から減少に転じることもある。また、垂直歪センサ１１１のセンサエリアが、最終的に得られる接合面Ｓ´より大きく、接合面Ｓ´がセンサエリアを越えない場合、垂直歪εｚが増加から減少に転じることはない。

時刻ｔ４において、バンプ１０８のつぶれ変形が完了する。つまり、時刻ｔ４以降、接合面Ｓは拡大しない。よって、時刻ｔ４において、垂直歪εｚの減少が停止し、それ以降、垂直歪εｚは、一定値εｚ_４となる。すなわち、本実施形態の場合、垂直歪εｚが減少するのは、時刻ｔ２から時刻ｔ４までの間である。

事前の接合条件出し作業において、所望のシェア強度を達成した接合サンプルの接合面Ｓ´の面積と、接合面Ｓ´を得たときの垂直歪の一定値ε´ｚ_４との関係が求められている。当該関係と、垂直歪εｚの一定値εｚ_４とに基づき、判定部１１５は、垂直歪εｚが一定値εｚ_４のときの接合面Ｓの面積を、以下のように推定する。

判定部１１５は、接合面Ｓ´が垂直歪センサ１１１のセンサエリアを越えている（あるいは、「接合面Ｓ´の面積」≧「垂直歪センサ１１１のセンサエリアの面積」）という関係性が成り立つとき、接合面Ｓの面積を（１）式により推定する。
「接合面Ｓの面積」＝「接合面Ｓ´の面積×（εｚ_４÷ε´ｚ_４）」・・・（１）

判定部１１５は、接合面Ｓ´が垂直歪センサ１１１のセンサエリアを越えていない（あるいは「接合面Ｓ´の面積」＜「垂直歪センサ１１１のセンサエリアの面積」）という関係性が成り立つとき、接合面Ｓの面積を（２）式により推定する。
「接合面Ｓの面積」＝「接合面Ｓ´の面積×（ε´ｚ_４÷εｚ_４）」・・・（２）

以上の方法により、垂直歪センサ１１１の垂直歪εｚを用いて、バンプ形状変化の推定を行うことができる。

＜平面歪センサ１１２によるバンプ接合界面の状態の推定＞
平面歪センサ１１２の平面歪εｘは、バンプ１０８とバンプ１０８が押圧された接合電極との接合面Ｓの、接合の進行度合いによって変化する。

時刻ｔ２において、超音波振動が印加されることにより、接合面Ｓに摩擦力が発生する。超音波振動印加の初期では、バンプ１０８は、上記の接合電極上を滑っており、接合面Ｓの界面には、静摩擦力と動摩擦力が繰り返し発生している。このとき、平面歪εｘの振幅Ａｘは、超音波出力ＵＳの変化と同様に変化していく。

上記の接合電極上での滑りを繰り返す中で、バンプ１０８と上記の接合電極との界面では塑性変形が起こることで、新生面が露出して、接合面Ｓが接合され始める（初期接合）。時刻ｔ´３において、初期接合が始まり、バンプ１０８が上記の接合電極に固着し始める。すると、接合ヘッド１０４と、接合ヘッド１０４に保持されたチップ１０５との界面が滑り始める。これにより、バンプ１０８に伝わる超音波振動が減衰する。よって、平面歪εｘの振幅Ａｘは、時刻ｔ´３以降では減少に転じる。

初期接合以降も、接合面Ｓの接合は少しずつ増加していく。従って、超音波振動が接合部に誘起する平面歪εｘの振幅Ａｘは、接合部の増加に伴い、減少していく。そして、超音波振動が印加されてから一定時間経過後のｔ´４において接合面Ｓの接合が完了すると、それ以降、バンプ１０８に伝わる超音波振動の大きさは一定値となり、平面歪εｘの振幅Ａｘは、一定振幅に収束していく。これは、接合面Ｓの接合が完了することにより、平面歪εｘの振幅Ａｘがこれ以上増加しないことを示している。

以上の方法により、平面歪センサ１１２の出力波形から、バンプ１０８とバンプ１０８が押圧された接合電極との接合面Ｓの、接合の進行度合いが推定できる。すなわち、バンプ接合界面の状態を推定できる。

＜接合状態の判定フロー＞
次に図５を参照して、デバイス製造装置１０１の検査方法における接合状態の良否判定動作を説明する。図５は本開示の実施の形態１に係るデバイス製造装置１０１の検査方法を説明するためフローチャートである。

ステップＳ１において前述した超音波接合が行われ、超音波接合の完了後、判定部１１５はステップＳ２の処理を行う。

ステップＳ２において、判定部１１５は、ロードセル１１０の出力値と超音波振動子１０９に印加された電力とが、製造装置１０１に予め設定された実装荷重及び超音波出力による接合条件と同じであるか否かを判定する。

ロードセル１１０の出力値と超音波振動子１０９に印加された電力とが、製造装置１０１に予め設定された実装荷重及び超音波出力による接合条件と同じである場合（ステップＳ２，ＹＥＳ）、判定部１１５は、ステップＳ３の処理を行う。

ステップＳ３において、判定部１１５は、垂直歪センサ１１１の垂直歪εｚに基づき、超音波接合工程で、最終的に得られた接合面Ｓの面積を推定し、その後、ステップＳ４の処理を行う。

ステップＳ４において、判定部１１５は、推定した接合面Ｓの面積（接合面Ｓの推定値）と、事前の接合条件出し作業において所望のシェア強度を達成した接合サンプルの接合面Ｓ´の面積とを比較し、接合面Ｓの推定値が、接合面積のバラつき範囲に入っているか否かを判定する。例えば、接合面Ｓの推定値Ｘｍｍ^２の場合、接合面積のバラつき範囲は、Ｘｍｍ^２−Ｙｍｍ^２（下限値）からＸｍｍ^２＋Ｙｍｍ^２（上限値）までの範囲である。

接合面Ｓの推定値が接合面積のバラつき範囲に入っている場合（ステップＳ４，ＹＥＳ）、判定部１１５は、ステップＳ５の処理を行う。

ステップＳ５において、判定部１１５は、平面歪センサ１１２の出力波形において、超音波接合工程中に、平面歪εｘの振幅Ａｘが経時的に減少し、最終的に一定振幅に収束しているか否かを確認する。

平面歪εｘの振幅Ａｘが一定振幅に収束している場合（ステップＳ５，ＹＥＳ）、判定部１１５は、超音波接合工程における接合は良好であると判定し（ステップＳ６）、その結果を駆動制御部１１６に入力する。

ステップＳ２に戻り、ロードセル１１０の出力値と、超音波振動子１０９に印加された電力値が、予め設定された接合条件と同値でない場合（ステップＳ２，ＮＯ）、設備異常が考えられる。この場合、判定部１１５は、ステップＳ７において、超音波接合工程における接合が不良であると判定し（ステップＳ７）、その結果を駆動制御部１１６に入力する。

ステップＳ４において、接合面Ｓの面積の推定値が、接合面積のバラつき範囲から外れている場合（ステップＳ４，ＮＯ）、コンタミネーション（例えば微細な導体の汚染物質）などにより、チップ１０５が傾いて接合されている可能性や、チップ１０５、基板１０３などにクラックが発生している可能性がある。

この場合、判定部１１５は、超音波接合工程における接合は不良であると判定し（ステップＳ７）、その結果を駆動制御部１１６に入力する。

ステップＳ５において、平面歪εｘの振幅Ａｘが、収束していなかった場合（ステップＳ５，ＮＯ）、部材不良、コンタミネーションなどにより、接合が進行しなかった可能性がある。また、平面歪εｘの振幅Ａｘが、一度収束した後に増加した場合、接合部位が、疲労破壊を起こしている可能性がある。

この場合、判定部１１５は、超音波接合工程における接合は不良であると判定し（ステップＳ７）、その結果を駆動制御部１１６に入力する。

駆動制御部１１６は、接合の判定結果に基づき、生産品（接合されたチップ１０５及び基板１０３）を良品又は不良品に振り分けて搬送する。

なお、ステップＳ２からステップＳ５までの処理の順序は、図４に示す順序である必要はなく、例えば、ステップＳ３及びステップＳ４の処理の順序を維持しながら、ステップＳ４の処理の後に、ステップＳ２、ステップＳ５の順で処理を実施してもよい。

以上に説明したように、実施の形態１に係るデバイス製造装置の検査方法は、バンプを介して超音波接合されるチップとチップに対向する基板とを備えるデバイス製造装置の検査方法であって、基板に配置されチップ及び基板の対向方向における第１歪量を検出する第１歪検出部と、超音波振動子より印加される超音波振動の方向における第２歪量を検出する第２歪検出部とが配置された基板に、チップが超音波接合されるとき、第１歪量及び第２歪量を計測するステップと、第１歪量に基づき、バンプの形状変化を推定するステップと、第２歪量に基づき、チップ又は基板に配置される電極とバンプとの接合界面の状態を推定するステップと、推定されたバンプの形状変化と接合界面の状態とに基づき、チップと基板との接合状態の良否を判定するステップと、を含む。

また、実施の形態１に係るデバイス製造装置１０１は、バンプを介して超音波接合されるチップとチップに対向する基板とを備えるデバイス製造装置１０１であって、基板に配置されチップ及び基板の対向方向における第１歪量を検出する第１歪検出部と、超音波振動子より印加される超音波振動の方向における第２歪量を検出する第２歪検出部とが配置された基板に、チップが超音波接合されるとき、第１歪量及び第２歪量を計測する計測部と、第１歪量に基づきバンプの形状変化を推定し、第２歪量に基づきチップ又は基板に配置される電極とバンプとの接合界面の状態を推定し、推定されたバンプの形状変化と接合界面の状態とに基づき、チップと基板との接合状態の良否を判定する判定部と、を備える。

これにより、超音波接合を行うと同時に、第１歪検出部で検出された第１歪量に基づく推定値（バンプ形状変化量）と、第２歪検出部で検出された第２歪量に基づく推定値（バンプ１０８と電極との接合面Ｓの接合の進行度合い）を推定できるため、推定値を用いることで接合状態の良否を非破壊で判定できる。従って、接合品質が破壊試験のｎ増しによる統計的な保証に依存することなく、部材不良や設備異常による接合不良品の流出を防ぐことが可能になる。その結果、不良品の点検に要するコストが大幅に軽減されるだけでなく、市場に流失した不良品の回収に伴うコストなども大幅に軽減され、製品ブランドの維持を期待できる。

（実施の形態２）
図６は本開示の実施の形態２に係るデバイス製造装置の検査方法における基板電極２０７の透過図である。図６において、図２に示す構成要素と同じ構成要素については同じ符号を用い、説明を省略する。

実施の形態２の製造装置１０１では、基板電極１０７の代わりに基板電極２０７が用いられる。また実施の形態２の製造装置１０１では、垂直歪センサ１１１の代わりに、ｎ型Ｓｉからなる第１歪検出部である半導体２１１が用いられる。さらに実施の形態２の製造装置１０１では、平面歪センサ１１２の代わりに、ｐ型Ｓｉからなる第２歪検出部である半導体２１２が用いられる。

なお、半導体２１１及び半導体２１２は、垂直歪センサ１１１及び平面歪センサ１１２と同様に、例えば、基板電極２０７の直下に埋設される。これにより、垂直歪センサ１１１及び平面歪センサ１１２が基板電極２０７の直下に埋設される場合の効果と同様の効果が得られる。

＜半導体２１１と半導体２１２の結晶方位の説明＞
ｎ型Ｓｉ及びｐ型Ｓｉに機械的な歪が加わると、ｎ型Ｓｉ及びｐ型Ｓｉは、それぞれの抵抗率が変化するピエゾ抵抗効果を有する。ｎ型Ｓｉ及びｐ型Ｓｉに機械的な歪が加わったとき、ある結晶方位ｘ軸の抵抗変化率ΔＲ／Ｒ０は、ｘｙｚ方向に加えられた歪に、各軸固有のゲージ率を乗じた値の総和となる。Ｒ０は、歪がないときのｎ型Ｓｉ又はｐ型Ｓｉの初期抵抗値であり、ΔＲは、歪が加わったときの、初期抵抗値からの抵抗値変化である。ゲージ率は、ｘｙｚの各軸を、どの結晶方位とするかで変化する。

このため、半導体２１１は、実装荷重印加方向の結晶方位が［００１］であり、かつ、振動方向Ｄの結晶方位が［１１０］又は［１１(─)０］のｎ型Ｓｉからなる。実施の形態２の製造装置１０１は、結晶方位が［１１０］又は［１１(─)０］の抵抗値を測定するための電気配線１１８を備えることが好ましい。［］内の値は、結晶の格子中における結晶面や方向を記述するためのミラー指数である。この構成により、半導体２１１は、実装荷重印加方向の歪に対するゲージ率が最大となり、測定される抵抗値変化ΔＲの主成分は、圧縮歪（垂直歪εｚ）に依るものとなる。

また、半導体２１２は、実装荷重印加方向の結晶方位が［００１］であり、振動方向Ｄの結晶方位が［１１０］又は［１１(─)０］のｐ型Ｓｉからなる。実施の形態２の製造装置１０１は、結晶方位が［１１０］又は［１１(─)０］の抵抗値を測定するための電気配線１１８を備えることが好ましい。この構成により、半導体２１２は、振動方向Ｄの平面歪に対するゲージ率が最大となり、測定される抵抗値変化ΔＲの主成分は、振動方向Ｄの平面歪εｘに依るものとなる。

超音波実装工程において、半導体２１１の抵抗値の変化は、圧縮歪（垂直歪εｚ）の変化と略同じ傾向を示す。このため、上記の（１）式又は（２）式において、垂直歪εｚの一定値εｚ_４の代わりに、抵抗値が一定となったときの抵抗変化率ΔＲ／Ｒ０を用い、また垂直歪εｚの一定値ε´ｚ_４の代わりに、接合面Ｓ´を得たときの抵抗値変化量ΔＲ´／Ｒ´０を用いることで、判定部１１５は、上記の超音波実装工程での接合面Ｓを推定することが可能となる。

また、超音波実装工程において、半導体２１２の抵抗値の変化は、振動方向の平面歪εｘの変化と略同じ傾向を示す。このため、判定部１１５は、半導体２１２の抵抗値の振幅Ａ_Ｒの変化に基づき、接合面Ｓの、接合の進行度合いが推定できる。

従って、実施の形態２の製造装置１０１、及びデバイス製造装置の検査方法によれば、実施の形態１と同様に、超音波実装工程における接合状態の良否を非破壊で検査することが可能となる。

また、実施の形態２の製造装置１０１、及びデバイス製造装置の検査方法によれば、半導体２１１及び半導体２１２を用いることにより、例えば非特許文献（「ひずみゲージの結線法」https://www.kyowa-ei.com/jpn/technical/strain_gages/wiring.html；令和２年４月６日検索）に示される一般的な歪ゲージを用いる場合と比べて、電気配線１１８の本数を半分以下に減らすことができ、また歪換算用の回路が不要となるため、計測部１１３を簡素化できる。

本開示の一実施例は、デバイス製造装置の検査方法及びデバイス製造装置に好適である。

１０１ デバイス製造装置
１０２ ステージ
１０３ 基板
１０４ 接合ヘッド
１０５ チップ
１０６ チップ電極
１０７，２０７ 基板電極
１０８ バンプ
１０９ 超音波振動子
１１０ ロードセル
１１１ 垂直歪センサ
１１２ 平面歪センサ
１１３ 計測部
１１４ メモリ
１１５ 判定部
１１６ 駆動制御部
１１７ 絶縁膜
１１８ 電気配線
２００ 半導体装置
２１１，２１２ 半導体

Claims (20)

1. バンプを介して超音波接合されるチップと前記チップに対向する基板とを備えるデバイス製造装置の検査方法であって、
   前記基板に配置され前記チップ及び前記基板の対向方向における第１歪量を検出する第１歪検出部と、前記対向方向に直交する方向における第２歪量を検出する第２歪検出部とが配置された前記基板に、前記チップが超音波接合されるとき、前記第１歪量及び前記第２歪量を計測するステップと、
   前記第１歪量に基づき、前記バンプの形状変化を推定するステップと、
   前記第２歪量に基づき、前記チップ又は前記基板に配置される電極と前記バンプとの接合界面の状態を推定するステップと、
   推定された前記バンプの形状変化と前記接合界面の状態とに基づき、前記チップと前記基板との接合状態の良否を判定するステップと、
   を含むデバイス製造装置の検査方法。
2. 前記第１歪検出部及び前記第２歪検出部は、前記基板に埋設されている請求項１に記載のデバイス製造装置の検査方法。
3. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される前記電極の前記バンプ側とは反対側に配置されている請求項１又は２に記載のデバイス製造装置の検査方法。
4. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される前記電極の直下に配置される請求項３に記載のデバイス製造装置の検査方法。
5. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される１つの前記電極の直下に配置される請求項４に記載のデバイス製造装置の検査方法。
6. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される複数の前記電極の直下に分散して配置される請求項４に記載のデバイス製造装置の検査方法。
7. 前記第１歪検出部は、超音波接合工程が開始される前又は開始された直後の前記電極と前記バンプとの接合面の中心付近に埋設される請求項２から６の何れか一項に記載のデバイス製造装置の検査方法。
8. 前記第１歪検出部の面積は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の面積よりも狭い請求項１から７の何れか一項に記載のデバイス製造装置の検査方法。
9. 前記第２歪検出部は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の外周部に配置される請求項１から８の何れか一項に記載のデバイス製造装置の検査方法。
10. ｎ型Ｓｉからなる半導体である前記第１歪検出部は、前記バンプの形状変化を推定し
    ｐ型Ｓｉからなる半導体である前記第２歪検出部は、前記接合界面の状態を推定する請求項１から９の何れか一項に記載のデバイス製造装置の検査方法。
11. バンプを介してチップに接合される基板を保持するステージと、
    前記チップを前記基板に向けて押圧しながら前記チップに超音波振動を付与する接合ヘッドと、
    前記基板に設けられ、かつ、前記ステージと前記接合ヘッドとが対向する方向である第１方向の歪を検出する第１歪検出部の出力、及び、前記基板に埋設され、かつ、前記第１方向と直交する第２方向の歪を検出する第２歪検出部の出力に基づいて、２つの歪を計測する計測部と、
    前記計測部の計測結果に基づいて、前記チップと前記基板との接合状態の良否を判定する判定部と、
    を備える、デバイス製造装置。
12. 前記第１歪検出部及び前記第２歪検出部は、前記基板に埋設されている請求項１１に記載のデバイス製造装置。
13. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される電極の前記バンプ側とは反対側に配置されている請求項１１に記載のデバイス製造装置。
14. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される電極の直下に配置される請求項１３に記載のデバイス製造装置。
15. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される１つの前記電極の直下に配置される請求項１３に記載のデバイス製造装置。
16. 前記第１歪検出部及び前記第２歪検出部は、前記基板に配置される複数の前記電極の直下に分散して配置される請求項１４に記載のデバイス製造装置。
17. 前記第１歪検出部は、超音波接合工程が開始される前又は開始された直後の前記電極と前記バンプとの接合面の中心付近に埋設される請求項１３から１６の何れか一項に記載のデバイス製造装置。
18. 前記第１歪検出部の面積は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の面積よりも狭い請求項１３から１７の何れか一項に記載のデバイス製造装置。
19. 前記第２歪検出部は、超音波接合工程の結果得られる前記電極と前記バンプとの接合面の外周部に配置される請求項１３から１８の何れか一項に記載のデバイス製造装置。
20. ｎ型Ｓｉからなる半導体である前記第１歪検出部は、前記バンプの形状変化を推定し
    ｐ型Ｓｉからなる半導体である前記第２歪検出部は、前記接合界面の状態を推定する請求項１１から１９の何れか一項に記載のデバイス製造装置。

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