JP7447755B2 - メモリエラー検出・訂正システム、メモリエラー検出・訂正方法 - Google Patents
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Description
本発明は、例えば制御機器などの電子機器に搭載されたメモリに発生する異常を検出・訂正する技術に関する。
近年、メモリ容量の増加や製造プロセスの微細化を背景として、制御機器の通常運用中のソフトエラー、即ちメモリ上のデータの異常なビット反転が問題となっている。ソフトエラーは一時的に生ずる頻度が低い確率的な事象であるため再現試験を行って不具合原因を調査する方法は適用できない。
またソフトエラーは、中性子線などの影響により発生するため、メモリを使用する場合に完全に防ぐことは不可能である。その対策としてＥＣＣメモリ（Error Checking and Correction memory）や、ソフトエラーを起こしにくいタイプのフラッシュメモリなどを利用してソフトエラーを防ぐ手法が採られている。
ただし、価格の問題などでＥＣＣ付きのメモリの使用が難しく、ソフトエラーの発生しやすい安価なメモリを使用せざるを得ない場合がある。この場合には、特許文献１のように、データを多面持ちして多数決でソフトエラーを検出・訂正する手法が知られている。
マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作する、非対称な並列処理システムにおいてＥＣＣ付きメモリを用いたり、メモリの多面持ちによる多数決の手法を用いたりすることは可能である。
しかしながら、使用できるメモリに制約がある場合、例えばＭＰＵ（Micro-Processing Unit）に内蔵された非ＥＣＣメモリ（以降ＣＰＵ内蔵メモリ）のみを各コアまたは各ＣＰＵに固定的に割り当てられた処理に使用する制約などがあり、かつメモリ容量に余裕がない場合には、いずれの方法も使用することができない。
本発明は、このような従来の問題を解決するためになされ、非対称な並列処理システムにおいて効率的にソフトエラーを検出・訂正する技術を提供することを解決課題とする。
（１）本発明の一態様は、マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作する、非対称な並列処理システムにおいて、
各コアまたは各ＣＰＵから前記処理実行のためにアクセスするメモリと、
各コアまたは各ＣＰＵからアクセス可能なＥＣＣメモリであるバックアップメモリと、
を備え、
前記マルチコアまたはマルチＣＰＵのシステムの起動時に前記メモリの指定領域を前記バックアップメモリにコピーし、
前記マルチコアまたはマルチＣＰＵのシステムのアイドル時に前記メモリの前記指定領域と前記バックアップメモリのバックアップ領域とを比較し、
前記比較の結果、データのビット反転が見つかった場合に、前記バックアップメモリの前記バックアップ領域のデータで前記メモリのデータを訂正することを特徴としている。
各コアまたは各ＣＰＵから前記処理実行のためにアクセスするメモリと、
各コアまたは各ＣＰＵからアクセス可能なＥＣＣメモリであるバックアップメモリと、
を備え、
前記マルチコアまたはマルチＣＰＵのシステムの起動時に前記メモリの指定領域を前記バックアップメモリにコピーし、
前記マルチコアまたはマルチＣＰＵのシステムのアイドル時に前記メモリの前記指定領域と前記バックアップメモリのバックアップ領域とを比較し、
前記比較の結果、データのビット反転が見つかった場合に、前記バックアップメモリの前記バックアップ領域のデータで前記メモリのデータを訂正することを特徴としている。
（２）本発明の他の態様は、マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作し、
各コアまたは各ＣＰＵから前記処理実行のためにアクセスするメモリと、
各コアまたは各ＣＰＵからアクセス可能なＥＣＣメモリであるバックアップメモリと、
を備えた非対称な並列処理システムの実行する方法であって、
前記マルチコアまたはマルチＣＰＵのシステムの起動時に前記メモリの指定領域を前記バックアップメモリにコピーするステップと、
前記マルチコアまたはマルチＣＰＵのシステムのアイドル時に前記メモリの前記指定領域と前記バックアップメモリのバックアップ領域とを比較するステップと、
前記比較の結果、データのビット反転が見つかった場合に、前記バックアップメモリの前記バックアップ領域のデータで前記メモリのデータを訂正するステップと、
を有することを特徴としている。
各コアまたは各ＣＰＵから前記処理実行のためにアクセスするメモリと、
各コアまたは各ＣＰＵからアクセス可能なＥＣＣメモリであるバックアップメモリと、
を備えた非対称な並列処理システムの実行する方法であって、
前記マルチコアまたはマルチＣＰＵのシステムの起動時に前記メモリの指定領域を前記バックアップメモリにコピーするステップと、
前記マルチコアまたはマルチＣＰＵのシステムのアイドル時に前記メモリの前記指定領域と前記バックアップメモリのバックアップ領域とを比較するステップと、
前記比較の結果、データのビット反転が見つかった場合に、前記バックアップメモリの前記バックアップ領域のデータで前記メモリのデータを訂正するステップと、
を有することを特徴としている。
本発明によれば、マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作する、非対称な並列処理システムにおいて、効率的にソフトエラーを検出・訂正する技術を提供することができる。
以下、本発明の実施形態に係るメモリエラー検出・訂正システムを説明する。このメモリエラー検出・訂正システムは、マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作する、非対称な並列処理を行う組込みシステムを対象とする。
具体的には、各ＣＰＵに割り当てたＯＳで別々のシステム（例えばＰＬＣ「Programmable Logic Controller」とテレコン「遠隔無線装置」等）を起動し、各システムのソフトエラーを検出・訂正するような場合である。
図１～図４に基づきメモリエラー検出・訂正システムの実施例を説明する。ここではマルチＣＰＵへの適用例を示し、図中の１，２はマルチＣＰＵの各ＣＰＵを示している。
（１）構成例
図１中の１０は、前記メモリエラー検出・訂正システムを示している。ここでは前記メモリエラー検出・訂正システム１０は、ＣＰＵ１，２を実装したコンピュータによって構成されている。このＣＰＵ１，２毎に個別のＯＳ５，６が搭載され、それぞれの処理が並列に実行されている。
図１中の１０は、前記メモリエラー検出・訂正システムを示している。ここでは前記メモリエラー検出・訂正システム１０は、ＣＰＵ１，２を実装したコンピュータによって構成されている。このＣＰＵ１，２毎に個別のＯＳ５，６が搭載され、それぞれの処理が並列に実行されている。
このとき各ＯＳ５，６は、デュアルポートＲＡＭの共有メモリ３を介したＣＰＵ１，２間の通信により相互にデータ交換自在となっている。また、前記コンピュータのメモリのうち、ソフトエラーの発生確率の高いメモリのデータのバックアップが作成されるデュアルポートＲＡＭのバックアップメモリ４を備えている。このバックアップメモリ４は、前記コンピュータに搭載され、データ転送時の誤り訂正符号の付加と検証に対応したＥＣＣメモリを用いる。
ＣＰＵ１内蔵メモリ１ａのコピー４ａはＣＰＵ１内蔵メモリのうちメモリエラーを検出する対象領域のデータをコピーしたもので、同様にＣＰＵ２内蔵メモリ２ａのコピー４ｂはＣＰＵ１内蔵メモリのうちメモリエラーを検出する対象領域のデータをコピーしたものである。
（２）処理内容
図２～図４に基づき前記メモリエラー検出・訂正システムの処理例を説明する。ここで処理例１はそれぞれのＣＰＵ１，２からメモリエラー検出・訂正を行う処理例を示し、処理例２はＣＰＵ１，２のいずれか片方からメモリエラー検出・訂正を行う処理例を示している。
図２～図４に基づき前記メモリエラー検出・訂正システムの処理例を説明する。ここで処理例１はそれぞれのＣＰＵ１，２からメモリエラー検出・訂正を行う処理例を示し、処理例２はＣＰＵ１，２のいずれか片方からメモリエラー検出・訂正を行う処理例を示している。
また、図２～図４中のＳ０１，Ｓ０３，Ｓ０５，Ｓ０７，Ｓ０９，Ｓ１０，Ｓ１１，Ｓ１２は、ＣＰＵ１側のＯＳ５の実行するハンドラまたはタスクの処理ステップを示している。一方、Ｓ０２，Ｓ０４，Ｓ０６，Ｓ０８は、ＣＰＵ２側のＯＳ６の実行するハンドラまたはタスクの処理ステップを示している。
≪処理例１≫
図２および図３に基づき処理例１を説明する。
図２および図３に基づき処理例１を説明する。
Ｓ０１，Ｓ０２：前記コンピュータの電源ＯＮによりＯＳ５が先に起動し、図２に示すように、ＯＳ６の起動処理を実行する（Ｓ０１）。これによりＯＳ６が起動し（Ｓ０２）、Ｓ０３，Ｓ０４以降のメモリエラー検出・訂正の処理が実行される。
Ｓ０３，Ｓ０４：各ＯＳ５，６は、起動時ハンドラを実行し、メモリエラーを検出する対象領域として、前記内蔵メモリ１ａ，２ａのデータを記憶装置４のバックアップ領域４ａ，４ｂにコピーし、それぞれのバックアップを作成する。
Ｓ０５～Ｓ０８：各ＯＳ５，６は、アイドルタスク（最も優先度の低いタスク）を起動し、図３に示す自身の前記内蔵メモリ１ａ，２ａのメモリエラー検出・訂正を行う。
すなわち、アイドルタスク内の処理として、前記ＣＰＵ内蔵メモリ１ａのデータと、前記バックアップ領域４ａのバックアップとを比較する（Ｓ０５）。また、同様に前記内蔵メモリ２ａのデータと、前記バックアップ領域４ｂのバックアップとを比較する（Ｓ０６）。
そして、Ｓ０５，Ｓ０６の比較の結果、前記ＣＰＵ内蔵メモリ１ａ，２ａのデータにピット化けの異常が確認されれば、該データの値を訂正する（Ｓ０７，Ｓ０８）。その後、Ｓ０５，Ｓ０６に戻って処理を繰り返す。このときＳ０５，Ｓ０６の比較の結果、異常が確認されない場合、Ｓ０７，Ｓ０８の訂正をすることなく、Ｓ０５，Ｓ０６に戻って処理を繰り返す。
このように前記メモリエラー検出・訂正システムによれば、Ｓ０７，Ｓ０８で前記ＣＰＵ内蔵メモリ１ａ，２ａのデータ値が訂正される。したがって、ＥＣＣメモリの容量を必要最低限とすることができ、各コアまたはＣＰＵに最適な構成（例えば高速なＭＰＵ内蔵メモリを使用する構成）を使用することを妨げない。
≪処理例２≫
図４に基づき処理例２を説明する。処理例２は、前述のメモリエラー検出・訂正を片方のＣＰＵ上で実行する点で処理例１と異なる。ここでは一例として、メモリエラー検出・訂正をＣＰＵ１上のＯＳ５側で起動したアイドルタスクで実行する処理例を説明する。起動時処理およびアイドルタスクの起動は処理例１と同様であるため説明を省略し、アイドルタスク内のメモリエラー検出・訂正の処理についてのみ説明する。
図４に基づき処理例２を説明する。処理例２は、前述のメモリエラー検出・訂正を片方のＣＰＵ上で実行する点で処理例１と異なる。ここでは一例として、メモリエラー検出・訂正をＣＰＵ１上のＯＳ５側で起動したアイドルタスクで実行する処理例を説明する。起動時処理およびアイドルタスクの起動は処理例１と同様であるため説明を省略し、アイドルタスク内のメモリエラー検出・訂正の処理についてのみ説明する。
Ｓ１１，Ｓ１２：まず、自ＣＰＵ１の内蔵メモリ１ａについて、Ｓ０５，Ｓ０７と同様のメモリエラー検出・訂正を実行する。
Ｓ１３，Ｓ１４： Ｓ１１，Ｓ１２のメモリエラー検出・訂正後に他ＣＰＵ２の内蔵メモリ２ａのメモリエラー検出・訂正が行われる。このとき各ＯＳ５，６は、共有メモリ３を介したＣＰＵ１，２間の通信を行い、ＯＳ５から起動したアイドルタスクがＣＰＵ２内蔵メモリ２ａのデータを取得することを可能とする。
その後、前記ＣＰＵ２内蔵メモリ２ａのデータと前記バックアップ領域４ｂのバックアップとを比較する（Ｓ１３）。Ｓ１３の比較の結果、前記ＣＰＵ２内蔵メモリ２ａのデータにピット化けの異常が確認されれば、ＣＰＵ１，２間の通信を行い、ＣＰＵ２に通知する（Ｓ１４）。これにより通知を受け取った側では、自身の前記内蔵メモリ２ａの異常を知ることができ、該データの値を修復することが可能となる。
その後、Ｓ１１に戻って処理動作を繰り返す。このときＳ１３の比較の結果、異常が確認されない場合、Ｓ１０の通知をすることなく、Ｓ１１に戻って処理動作を繰り返す。
（３）その他
本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えば起動時に作成されるバックアップは、前記内蔵メモリ１ａ，２ａのデータに限定されず、他のメモリでも同様にバックアップを作成して検出・訂正することが可能である。
本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えば起動時に作成されるバックアップは、前記内蔵メモリ１ａ，２ａのデータに限定されず、他のメモリでも同様にバックアップを作成して検出・訂正することが可能である。
また、マルチコアの場合には、共有メモリ３はシングルポートのメモリとし、バックアップ対象のメモリはコア内蔵メモリでなくてもよい点が異なるが、マルチＣＰＵの場合と同様に検出・訂正が可能である。
さらに前記起動時ハンドラおよび前記アイドルタスクはＯＳ５，６から起動されるものとして実装するだけでなく、ＯＳレスの実行環境において、それぞれ割込みベクタテーブルから直接起動されるハンドラと、非割込み時にＣＰＵを占有して処理を行うメインタスク内のルーチンとして実装することも可能である。その場合、メインタスクの処理時間に応じて、メモリエラー検出・訂正の処理を繰り返す回数を制限する必要がある。
１，２…ＣＰＵ
１ａ，２ａ…ＣＰＵ内蔵メモリ
３…共有メモリ
４…バックアップメモリ（ＥＣＣメモリ）
４ａ，４ｂ…バックアップ領域
５,６…ＯＳ
１０…メモリエラー検出・訂正システム
１ａ，２ａ…ＣＰＵ内蔵メモリ
３…共有メモリ
４…バックアップメモリ（ＥＣＣメモリ）
４ａ，４ｂ…バックアップ領域
５,６…ＯＳ
１０…メモリエラー検出・訂正システム
Claims (4)
- マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作する、非対称な並列処理システムにおいて、
各コアまたは各ＣＰＵから前記処理実行のためにアクセスするメモリと、
各コアまたは各ＣＰＵからアクセス可能なＥＣＣメモリであるバックアップメモリと、
を備え、
前記マルチコアまたはマルチＣＰＵのシステムの起動時に前記メモリの指定領域を前記バックアップメモリにコピーし、
前記マルチコアまたはマルチＣＰＵのシステムのアイドル時に前記メモリの前記指定領域と前記バックアップメモリのバックアップ領域とを比較し、
前記比較の結果、データのビット反転が見つかった場合に、前記バックアップメモリの前記バックアップ領域のデータで前記メモリのデータを訂正する
ことを特徴とするメモリエラー検出・訂正システム。 - 前記アイドル時に一方のコアまたはＣＰＵが、
コア間またはＣＰＵ間通信によって他方のコアまたはＣＰＵの前記メモリについて前記指定領域のデータを取得し、
前記取得した前記指定領域のデータと前記バックアップメモリの前記バックアップ領域とを比較し、
前記比較の結果、データのビット反転が見つかった場合に、他方のコアまたはＣＰＵに通知する
ことを特徴とする請求項１記載のメモリエラー検出・訂正システム。 - マルチコアまたはマルチＣＰＵのシステムのうち各コアまたは各ＣＰＵで固定的に割り当てられた処理が動作し、
各コアまたは各ＣＰＵから前記処理実行のためにアクセスするメモリと、
各コアまたは各ＣＰＵからアクセス可能なＥＣＣメモリであるバックアップメモリと、
を備えた非対称な並列処理システムの実行する方法であって、
前記マルチコアまたはマルチＣＰＵのシステムの起動時に前記メモリの指定領域を前記バックアップメモリにコピーするステップと、
前記マルチコアまたはマルチＣＰＵのシステムのアイドル時に前記メモリの前記指定領域と前記バックアップメモリのバックアップ領域とを比較するステップと、
前記比較の結果、データのビット反転が見つかった場合に、前記バックアップメモリの前記バックアップ領域のデータで前記メモリのデータを訂正するステップと、
を有することを特徴とするメモリエラー検出・訂正方法。 - 前記アイドル時に一方のコアまたはＣＰＵが、
コア間またはＣＰＵ間通信によって他方のコアまたはＣＰＵの前記メモリについて前記指定領域のデータを取得するステップと、
前記取得した前記指定領域のデータと前記バックアップメモリの前記バックアップ領域とを比較するステップと、
前記比較の結果、データのビット反転が見つかった場合に、他方のコアまたはＣＰＵに通知するステップと、
をさらに有することを特徴とする請求項３記載のメモリエラー検出・訂正方法。
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| JP2020165011A JP7447755B2 (ja) | 2020-09-30 | 2020-09-30 | メモリエラー検出・訂正システム、メモリエラー検出・訂正方法 |
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| JP2007018414A (ja) | 2005-07-11 | 2007-01-25 | Hitachi Ltd | メモリビットエラーの訂正機能を有する制御装置 |
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| JP2012198805A (ja) | 2011-03-22 | 2012-10-18 | Denso Corp | 制御装置 |
| JP2014232420A (ja) | 2013-05-29 | 2014-12-11 | スパンション エルエルシー | マイクロコントローラ及び誤り検出方法 |
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