JP7446123B2 - 制御装置 - Google Patents

Description

本願は、制御装置に関するものである。

近年、共通要因故障の可能性があるソフトウエアベースのマイクロプロセッサシステムではなく、高信頼性、かつ高機能を実現できる（プログラム可能な論理素子）ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いて、システム構築した制御システムが注目されている。

原子力発電所向け高信頼性制御システムに適用することを目的として、ＦＰＧＡを用いてシステム構築した高機能ロジックシステムが開示されている（例えば、特許文献１）。

また、大規模集積回路の検証のために、ＦＰＧＡを用いて検証用回路を構成する際、プログラム作成工数を低減するため、基板上にＦＰＧＡと接続切替回路とを備え、コネクタとＦＰＧＡおよびＦＰＧＡ間の接続を切り替える機能を持たせた論理モジュールが開示されている（例えば、特許文献２）。

米国特許第７８７０２９９号明細書 特許第４１５３９５５号公報

しかし、特許文献１のＦＰＧＡ使用ロジックシステムでは、アプリケーションに応じて、ＦＰＧＡ上に演算ロジックを新たに作成する必要があり、アプリケーション作成段階でＦＰＧＡの検証が必要である。また、特許文献２の論理モジュールでは、構成変更可能な組み合わせが限られており、論理モジュールが設計通り動作するかを確認するため、ＦＰＧＡレベルでのロジックの再検証が必要である。

本願は、上記のような課題を解決するための技術を開示するものであり、プログラム可能な論理素子を用いてコントローラを製作するにあたり、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要とすることができる制御装置を提供することを目的とする。

本願に開示される制御装置は、プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと演算モジュール間の接続を任意に切替ることができるマーシャリングモジュールを備え、マーシャリングモジュールから演算モジュールへ複数の出力信号を出力する場合、マーシャリングモジュールに、出力信号を順次出力するとともに出力信号に対応するセレクタ信号を出力する順序化器を備え、演算モジュールに、マーシャリングモジュールからの出力信号をセレクタ信号に対応して処理する入力分配器を備えたものである。
本願に開示される制御装置は、プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと、演算モジュール間の接続を切替ることができるマーシャリングモジュールとを備え、演算モジュールからマーシャリングモジュールへ複数の出力信号を出力する場合、演算モジュールに、出力信号を順次出力するとともに出力信号に対応するセレクタ信号を出力する順序化器を備え、マーシャリングモジュールに、演算モジュールからの出力信号を前記セレクタ信号に対応して処理する入力分配器を備えたものである。
本願に開示される制御装置は、プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと、演算モジュール間の接続を切替ることができるマーシャリングモジュールとを備え、マーシャリングモジュールは、１信号を複数信号に分配する出力分配器、および複数信号から１信号を選択する入力選択器と、を備え、入力選択器は、どの出力分配器からの信号を選択するかの情報を出力分配器に通知し、選択された出力分配器のみが入力選択器に対して信号を出力するものである。

本願に開示される制御装置によれば、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる制御装置が得られる。

実施の形態１による制御装置の構成図である。 実施の形態１による制御装置における演算モジュールの構成図である。 実施の形態１による制御装置における演算モジュールの構成図である。 実施の形態１による制御装置におけるマーシャリングモジュールの機能概念図である。 実施の形態１による制御装置における演算モジュールとマーシャリングモジュール間の接続説明図である。 実施の形態１による制御装置におけるマーシャリングモジュールの構成図である。 実施の形態１による制御装置におけるマーシャリングモジュールの出力分配器の機能説明図である。 実施の形態１による制御装置におけるマーシャリングモジュールの入力選択器の内部構成と機能説明図である。 実施の形態２による制御装置における演算モジュールの内部構成図である。 実施の形態２による制御装置における演算モジュールの構成図である。 実施の形態３による制御装置における演算モジュールの内部構成図である。 実施の形態３による制御装置における演算モジュールの構成図である。 実施の形態４による制御装置における演算モジュールの内部構成図である。 実施の形態４による制御装置におけるマーシャリングモジュールの構成図である。 実施の形態５による制御装置におけるマーシャリングモジュールの出力分配器の内部構成と機能説明図である。 実施の形態６による制御装置におけるマーシャリングモジュールの出力分配器と入力選択器の機能説明図である。

実施の形態１．
実施の形態１は、プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと演算モジュール間の接続を任意に切替ることができるマーシャリングモジュールを備え、マーシャリングモジュールは、１信号を複数信号に分配する出力分配器、および複数信号から１信号を選択する入力選択器を備えた制御装置に関するものである。

以下、実施の形態１に係る制御装置の構成および動作について、制御装置の構成図である図１、演算モジュールの構成図である図２、図３、マーシャリングモジュールの機能概念図である図４、演算モジュールとマーシャリングモジュール間の接続説明図である図５、マーシャリングモジュールの構成図である図６、マーシャリングモジュールの出力分配器の機能説明図である図７、およびマーシャリングモジュールの入力選択器の内部構成と機能説明図である図８に基づいて説明する。
なお、各図において、同一部分もしくは相当部分は、同一符号で示し、重複する説明は、省略する。

まず、実施の形態１の制御装置１の全体構成図である図１に基づいて説明する。
図１は例えば、火力発電所で使用される制御装置を想定している。
制御装置１は、プラントの運転状態をセンサ２で検出して、制御装置１でセンサ２からの各種信号を演算処理して、プラントの各種のアクチュエータ３を操作する。

制御装置１は、第１の演算モジュール１０、第２の演算モジュール２０、第３の演算モジュール３０、マーシャリングモジュール４０、入出力モジュール５０、入出力モジュール６０を備える。
図１では、記載を簡素化するために第１の演算モジュールを演算モジュール１、第２の演算モジュールを演算モジュール２、第３の演算モジュールを演算モジュール３と記載している。
なお、説明を分かり易くするために、共通の説明で特に区別する必要がない場合は、第１、第２、第３の演算モジュール１０、２０、３０を演算モジュールと記載する。入出力モジュール５０、６０も同様に、特に区別する必要がない場合は入出力モジュールと記載する。

まず、演算モジュールの構成、機能について、第１の演算モジュール１０を代表として図２、図３に基づいて説明する。
図２は演算モジュールの機能を中心に記載し、図３はマーシャリングモジュール４０との接続を中心に記載している。
演算モジュール１０は、プログラム可能な論理素子であるＦＰＧＡ１１を備える。
通常、演算モジュールは複数のＦＰＧＡ１１を備えているが、図２では、分かり易くするために、ＦＰＧＡ１１は１個としている。

ＦＰＧＡ１１は、内部に標準演算部１２、演算入力部１３、１４、および演算結果出力部１５を備えている。
演算入力部１３、１４、および演算結果出力部１５は、他の演算モジュール２０、３０および入出力モジュール５０、６０とのインターフェイス機能を有し、例えば、信号分離、インピーダンスマッチングを行う。

標準演算部１２は、標準ロジックの中心部であり、各種標準的ロジック、例えば、加減算、微分、積分、関数発生器、バイステーブル、最大値選択、中間値選択、遅延回路等の機能を果たす。
図２では、記載していないが、ＦＰＧＡの内部に機能設定部があり、ＦＰＧＡ１１が果たす機能は設定されている。この設定された機能は検証済みであり、固定である。
したがって、１個のＦＰＧＡを備えた演算モジュールは、１つの標準ロジックを果たす。

ＦＰＧＡのロジックをいくつかの標準ロジックに限定し、それらをあらかじめ検証して、演算モジュールに実装している。
したがって、アプリケーションに必要な標準ロジックを選択して、この標準ロジックを備える演算モジュールを組み合わせることで、目的のアプリケーションに特化した制御装置を構成できる。

なお、プログラム可能な論理素子の代表としてＦＰＧＡを想定して説明したが、他のプログラム可能な論理素子、例えば、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、検証済みのμプロセッサ、およびアナログ演算器を用いることもできる。

図３に示しているように、演算モジュール１０は、マーシャリングモジュール４０との接続用に図２の演算入力部１３、１４に対応したコネクタＯ１－ＩＮ１、Ｏ１－ＩＮ２、および演算結果出力部１５に対応したコネクタＯ１－ＯＵＴを備えている。

入出力モジュール５０、６０は、制御装置１とプラントとのインターフェイスを果たすものである。通常アナログ演算器を中心に構成することが多いが、ＦＰＧＡ、ＰＬＤＣ、およびＣＰＬＤを用いて構成することもできる。

次に、マーシャリングモジュール４０の概念を図４に基づいて説明する。
マーシャリングモジュール４０は、マーシャリング機構４１とマーシャリング設定部４２を備えている。
図４では入力信号のラインＩＬ１、ＩＬ２、ＩＬ３と出力信号のラインＯＬ１、ＯＬ２、ＯＬ３とが接続される。この接続情報をマーシャリング設定部４２に設定する。
図４では、入力信号ラインＩＬ１は出力ラインＯＬ２に接続され、入力信号ラインＩＬ２は出力ラインＯＬ１に接続され、入力信号ラインＩＬ３は出力ラインＯＬ３に接続されている。

次に、演算モジュールとマーシャリングモジュール４０との接続関係を図５に基づいて説明する。
図３で説明したように、第１の演算モジュール１０はコネクタＯ１－ＩＮ１、Ｏ１－ＩＮ２、およびコネクタＯ１－ＯＵＴを備えている。
また、第２の演算モジュール２０はコネクタＯ２－ＩＮ１、Ｏ２－ＩＮ２、およびコネクタＯ２－ＯＵＴを備えており、第３の演算モジュール３０はコネクタＯ３－ＩＮ１、Ｏ３－ＩＮ２、およびコネクタＯ３－ＯＵＴを備えている。

マーシャリングモジュール４０は、第１の演算モジュール１０に対応して、コネクタＭ－ＯＵＴ１１、Ｍ－ＯＵＴ１２、およびコネクタＭ－ＩＮ１０を備えている。
マーシャリングモジュール４０は、第２の演算モジュール２０に対応して、コネクタＭ－ＯＵＴ２１、Ｍ－ＯＵＴ２２、およびコネクタＭ－ＩＮ２０を備えている。
マーシャリングモジュール４０は、第３の演算モジュール３０に対応して、コネクタＭ－ＯＵＴ３１、Ｍ－ＯＵＴ３２、およびコネクタＭ－ＩＮ３０を備えている。
なお、マーシャリングモジュール４０は、入出力モジュール５０、６０に対応するコネクタも備えているが、図を簡素化するために省略している。

次にマーシャリングモジュール４０の具体的な構成を図６～図８に基づいて説明する。
マーシャリングモジュール４０は、第１の出力分配器４１ＯＤ１、第２の出力分配器４１ＯＤ２、および第３の出力分配器４１ＯＤ３を備える。
さらに、マーシャリングモジュール４０は、第１の入力選択器４２ＩＳ１、第２の入力選択器４２ＩＳ２、第３の入力選択器４２ＩＳ３、第４の入力選択器４２ＩＳ４、第５の入力選択器４２ＩＳ５、および第６の入力選択器４２ＩＳ６を備える。
なお、総称する場合は、出力分配器４１ＯＤ、および入力選択器４２ＩＳと記載する。

図６では、記載を簡素化するために、第１の出力分配器を出力分配器１、第２の出力分配器を出力分配器２、および第３の出力分配器を出力分配器３と記載している。
また、第１の入力選択器を入力選択器１、第２の入力選択器を入力選択器２、第３の入力選択器を入力選択器３、第４の入力選択器を入力選択器４、第５の入力選択器を入力選択器５、および第６の入力選択器を入力選択器６と記載している。

次に例として、第１の出力分配器４１ＯＤ１と第１の入力選択器４２ＩＳ１の機能を説明する。
第１の出力分配器４１ＯＤ１は、第１の演算モジュール１０からの出力信号をコネクタＭ－ＩＮ１０で受け取り、第１の入力選択器４２ＩＳ１～第６の入力選択器４２ＩＳ６に分配する。
第１の入力選択器４２ＩＳ１は、第１の出力分配器４１ＯＤ１～第３の出力分配器４３ＯＤ３から受け取った信号のいずれか１つをコネクタＭ－ＯＵＴ１１を経由して、第１の演算モジュール１０へ出力する。

マーシャリングモジュール４０の出力分配器４１ＯＤの機能を図７に基づいて説明する。
出力分配器４１ＯＤは、１つの入力信号を受けて、これを出力１、出力２、出力３、・・・、出力ｎに分配する。ただし、ｎは入力選択器の個数である。

マーシャリングモジュール４０の入力選択器４２ＩＳの内部構成と機能を図８に基づいて説明する。
入力選択器４２ＩＳは、入力選択判断器４３ＩＳと入力選択設定部４４ＩＳを備える。
入力選択設定部４４ＩＳでは、入力信号として受け取った入力１、入力２、入力３、・・・、入力ｎの内どの入力を選択するかの情報を設定する。
入力選択判断器４３ＩＳは、入力選択設定部４４ＩＳに設定された情報に基づいて、入力１、入力２、入力３、・・・、入力ｎのいずれか１つを出力する。ただし、ｎは出力分配器の個数である。

マーシャリングモジュール４０は、演算モジュールと入出力モジュールとの間の接続のみを行い、複雑な信号処理を行うものではない。したがって、マーシャリングモジュール４０は、制御装置１の性能上のボトルネックにはならない。

次に、制御装置１を起動した場合の演算モジュールおよびマーシャリングモジュール４０の動作について、説明する。
電源を投入して、制御装置１を起動した場合、各演算モジュールは、ＦＰＧＡで予め設定された情報に基づいて固定で、かつ検証済みの機能を果たす。
マーシャリングモジュール４０では、各入力選択器４２ＩＳは入力選択設定部４４ＩＳで予め設定された情報に基づいて、選択された入力を出力する。

実施の形態１では、３台の演算モジュールを使用した構成例を説明したが、適用するシステムに対応して任意の台数を使用できる。
また、実施の形態１では、演算モジュールの演算入力部の数を２つとして説明したが、０、１、または３つ以上にしてもよい。

上記説明のように、実施の形態１の制御装置は、プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと、演算モジュール間の接続を任意に切替ることができるマーシャリングモジュールとを備え、マーシャリングモジュールは、１信号を複数信号に分配する出力分配器、および複数信号から１信号を選択する入力選択器を備えたものである。
このため、実施の形態１の制御装置は、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる。

実施の形態２．
実施の形態２の制御装置は、演算モジュールに標準ロジックのパラメータを設定可能としたものである。

実施の形態２の制御装置について、演算モジュールの内部構成図である図９、および演算モジュールの構成図である図１０に基づいて、実施の形態１との差異を中心に説明する。
実施の形態２の構成図において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１の第１の演算モジュール１０と区別するために、第１の演算モジュール２１０としている。

実施の形態２の制御装置の第１の演算モジュール２１０の構成と機能を図９、図１０に基づいて説明する。
実施の形態１では、演算モジュールの機能については、予め設定されており、固定でかつ検証されていた。
機能の種類によっては、例えば、関数発生器がランプ関数発生器の場合、ランプ信号の傾きを演算モジュール毎に固定とすると、予め準備する演算モジュールの種類が増加する。
この場合、演算モジュール単位でランプ関数の傾きをパラメータとして設定できるようにすることで、演算モジュールの種類を削減することができる。

なお、第１の演算モジュール２１０については、ランプ関数を発生する関数発生器としての機能とともに、ランプ関数の傾きのパラメータについても、どの値が設定されても正常に機能するように検証されている。

図９において、第１の演算モジュール２１０は、標準演算部１２、演算入力部１３、１４、および演算結果出力部１５を備えるＦＰＧＡ１１と、パラメータ設定部１６を備える。
ここでパラメータ設定部１６は、先に説明したように、例えばランプ信号の傾きをパラメータとして設定する。
図１０に示しているように、第１の演算モジュール２１０は、マーシャリングモジュール４０との接続用に演算入力部１３、１４に対応したコネクタＯ１－ＩＮ１、Ｏ１－ＩＮ２、および演算結果出力部１５に対応したコネクタＯ１－ＯＵＴを備えている。

以上説明したように、実施の形態２の制御装置は、演算モジュールに標準ロジックのパラメータを設定可能としたものである。
したがって、実施の形態２の制御装置は、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる。さらに演算モジュールの種類を削減することができる。

実施の形態３．
実施の形態３の制御装置は、演算モジュールに標準ロジックの機能を選択可能としたものである。

実施の形態３の制御装置について、演算モジュールの内部構成図である図１１、および演算モジュールの構成図である図１２に基づいて、実施の形態１との差異を中心に説明する。
実施の形態３の構成図において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１の第１の演算モジュール１０と区別するために、第１の演算モジュール３１０としている。

実施の形態３の制御装置の第１の演算モジュール３１０の機能と構成を図１１、図１２に基づいて説明する。
実施の形態１では、演算モジュールの機能については、予め設定されており、固定でかつ検証されていた。
機能毎に１種類の演算モジュールを準備すると、必要な演算モジュールの種類が増加する。そこで、１つの演算モジュールで、複数種類の機能を持たせることが有効である。

例えば、微分機能と積分機能を選択により切り替えることができる。また、最大値選択機能と中間値選択機能を選択により切り替えることができる。

なお、第１の演算モジュール３１０については、選択できる機能のすべてについても、どの機能が選択されても正常に機能するように検証されている。

図１１において、第１の演算モジュール３１０は、標準演算部１２、演算入力部１３、１４、および演算結果出力部１５を備えるＦＰＧＡ１１と、機能選択部１７を備える。
ここで機能選択部１７は、先に説明したように、例えば微分機能と積分機能を選択により切り替える。
図１２に示しているように、第１の演算モジュール３１０は、マーシャリングモジュール４０との接続用に演算入力部１３、１４に対応したコネクタＯ１－ＩＮ１、Ｏ１－ＩＮ２、および演算結果出力部１５に対応したコネクタＯ１－ＯＵＴを備えている。

なお、実施の形態３の制御装置において、演算モジュールの機能を２種類切り替える例を説明したが、２種類に限定されず、３種類以上とすることで、演算モジュールの種類をさらに削減することができる。

以上説明したように、実施の形態３の制御装置は、演算モジュールに標準ロジックの機能を選択可能としたものである。
したがって、実施の形態３の制御装置は、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる。さらに演算モジュールの種類を削減することができる。

実施の形態４．
実施の形態４の制御装置は、演算モジュールに入力分配器を追加し、マーシャリングモジュールに順序化器を追加したものである。

実施の形態４の制御装置について、演算モジュールの内部構成図である図１３、およびマーシャリングモジュール４４０の構成図である図１４に基づいて、実施の形態１との差異を中心に説明する。
実施の形態４の構成図において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１と区別するために第１の演算モジュール４１０、マーシャリングモジュール４４０としている。

まず、実施の形態４の制御装置の構成上の特徴を説明する。
演算モジュールとマーシャリングモジュール間のコネクタに、本来の信号に加えてセレクタ信号を追加し、セレクタ信号に合わせて、複数の出力を１つの出力コネクタに順番に出力する。このため、演算モジュールとマーシャリングモジュールとの間のコネクタのピン数を減らしたり、コネクタのサイズを小さくしたりすることができる。

実施の形態４の制御装置の第１の演算モジュール４１０の構成を図１３に基づいて説明する。
第１の演算モジュール４１０は、入力分配器１８を備えるとともに、選択信号用のコネクタＯ１－ＳＥＬ、入力用のコネクタＯ１－ＩＮ、出力用コネクタＯ１－ＯＵＴを備えている。

実施の形態４の制御装置のマーシャリングモジュール４４０の構成を図１４に基づいて説明する。
実施の形態１の図６との違いを中心に説明する。
第１の入力選択器４２ＩＳ１と第２の入力選択器４２ＩＳ２の出力側に第１の順序化器４５Ｓ１が追加されている。
第３の入力選択器４２ＩＳ３と第４の入力選択器４２ＩＳ４の出力側に第２の順序化器４５Ｓ２が追加されている。
第５の入力選択器４２ＩＳ５と第６の入力選択器４２ＩＳ６の出力側に第３の順序化器４５Ｓ３が追加されている。
なお、図１４では、第１の順序化器を順序化器１、第２の順序化器を順序化器２、第３の順序化器を順序化器３と記載している。

また、コネクタについては、図６のコネクタＭ－ＯＵＴ１１、Ｍ－ＯＵＴ１２の代わりに図１４ではコネクタＭ－ＳＥＬ１０、Ｍ－ＯＵＴ１０を設けている。
図６のコネクタＭ－ＯＵＴ２１、Ｍ－ＯＵＴ２２の代わりに図１４ではコネクタＭ－ＳＥＬ２０、Ｍ－ＯＵＴ２０を設けている。
図６のコネクタＭ－ＯＵＴ３１、Ｍ－ＯＵＴ３２の代わりに図１４ではコネクタＭ－ＳＥＬ３０、Ｍ－ＯＵＴ３０を設けている。

ここでは、代表として第１の順序化器４５Ｓ１の機能について説明する。
第１の順序化器４５Ｓ１は、第１の入力選択器４２ＩＳ１と第２の入力選択器４２ＩＳ２の出力をコネクタＭ－ＯＵＴ１０に順番に出力するとともに、どちらを出力しているかの選択信号をコネクタＭ－ＳＥＬ１０に出力する。

コネクタＭ－ＳＥＬ１０は図１３の第１の演算モジュール４１０のコネクタＯ１－ＳＥＬに接続され、コネクタＭ－ＯＵＴ１０は図１３の第１の演算モジュール４１０のコネクタＯ１－ＩＮに接続されている。

第１の演算モジュール４１０では、入力分配器１８はマーシャリングモジュール４４０のコネクタＭ－ＳＥＬ１０からの選択信号に合わせて、マーシャリングモジュール４４０のコネクタＭ－ＯＵＴ１０からの信号（入力１、入力２）をＦＰＧＡ１１に分配して出力する。

実施の形態４では、マーシャリングモジュールからの複数の出力を１つのコネクタに順番に出力する機構について説明した。
同様の機構は、演算モジュールから複数の出力を１つのコネクタに順番に出力して、マーシャリングモジュールに送る場合にも適用できる。すなわち、マーシャリングモジュールに入力分配器を追加し、演算モジュールに順序化器を追加することで実現できる。

以上説明したように、実施の形態４の制御装置は、演算モジュールに入力分配器を追加し、マーシャリングモジュールに順序化器を追加したものである。したがって、実施の形態４の制御装置は、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる。さらにコネクタのピン数の削減、およびコネクタの小型化を図ることができる。

実施の形態５．
実施の形態５の制御装置は、マーシャリングモジュールに出力選択設定を読み込む機能を追加したものである。

実施の形態５の制御装置について、マーシャリングモジュールの出力分配器の内部構成と機能説明図である図１５に基づいて、実施の形態１との差異を中心に説明する。
実施の形態５の構成図において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１のマーシャリングモジュール４０と区別するために、マーシャリングモジュール５４０としている。

出力分配器４１ＯＤは、出力選択判断器４６ＯＳと出力選択設定部４７ＯＳを備える。
出力選択設定部４７ＯＳには、入力信号をどの入力選択器に出力するかの情報を設定する。
出力選択判断器４６ＯＳは、出力選択設定部４７ＯＳに設定された情報に基づいて、選択されている入力選択器に対してのみ出力する。

したがって、実施の形態５の制御装置においては、出力分配器は、出力する必要がある入力選択器に対してのみ出力するため、出力分配器の消費電力および発熱を低減することができる。

以上説明したように、実施の形態５の制御装置は、マーシャリングモジュールに出力選択設定を読み込む機能を追加したものである。
したがって、実施の形態５の制御装置は、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる。さらにマーシャリングモジュールの消費電力および発熱を低減することができる。

実施の形態６．
実施の形態６の制御装置は、マーシャリングモジュールにおいて、入力選択器から出力分配器に対して選択されたことを通知する機能を設けたものである。

実施の形態６の制御装置について、マーシャリングモジュールの出力分配器と入力選択器の機能説明図である図１６に基づいて、実施の形態１との差異を中心に説明する。
実施の形態６の構成図において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１のマーシャリングモジュール４０と区別するために、マーシャリングモジュール６４０としている。また出力分配器４８ＯＤとし、例えば、第１の入力選択器４９ＩＳ１、第２の入力選択器４９ＩＳ２、第６の入力選択器４９ＩＳ６としている。
なお、図１６では、第１の入力選択器を入力選択器１、第２の入力選択器を入力選択器２、第６の入力選択器を入力選択器６と記載している。

実施の形態１では、出力分配器はすべての入力選択器に対して、信号を分配していた。
実施の形態６では、例えば、第１の入力選択器４９ＩＳ１から選択されたとの通知が出力分配器４８ＯＤに送られている場合のみ、出力分配器４８ＯＤは第１の入力選択器４９ＩＳ１に信号を出力する。

したがって、実施の形態６の制御装置においては、出力分配器は、出力する必要がある入力選択器に対してのみ信号を出力するため、出力分配器の消費電力および発熱を低減することができる。

以上説明したように、実施の形態６の制御装置は、マーシャリングモジュールにおいて、入力選択器から出力分配器に対して選択されたことを通知する機能を設けたものである。
したがって、実施の形態６の制御装置は、アプリケーションの作成および変更における演算モジュールの機能の再検証が不要となる。さらにマーシャリングモジュールの消費電力および発熱を低減することができる。

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるものではなく、単独で、または様々な組合せで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組合せる場合が含まれるものとする。

１ 制御装置、２ センサ、３ アクチュエータ、
１０，２１０，３１０，４１０ 第１の演算モジュール、１１ ＦＰＧＡ、
１２ 標準演算部、１３，１４ 演算入力部、１５ 演算結果出力部、
１６ パラメータ設定部、１７ 機能選択部、１８ 入力分配器、
２０ 第２の演算モジュール、３０ 第３の演算モジュール、
４０，４４０，５４０，６４０ マーシャリングモジュール、
４１ マーシャリング機構、４２ マーシャリング設定部、
５０，６０ 入出力モジュール、４１ＯＤ 出力分配器、
４１ＯＤ１ 第１の出力分配器、４１ＯＤ２ 第２の出力分配器、
４１ＯＤ３ 第３の出力分配器、４２ＩＳ 入力選択器、
４２ＩＳ１，４９ＩＳ１ 第１の入力選択器、
４２ＩＳ２，４９ＩＳ２ 第２の入力選択器、４２ＩＳ３ 第３の入力選択器、
４２ＩＳ４ 第４の入力選択器、４２ＩＳ５ 第５の入力選択器、
４２ＩＳ６，４９ＩＳ６ 第６の入力選択器、４３ＩＳ 入力選択判断器、
４４ＩＳ 入力選択設定部、４５Ｓ１ 第１の順序化器、４５Ｓ２ 第２の順序化器、
４５Ｓ３ 第３の順序化器、４６ＯＳ 出力選択判断器、４７ＯＳ 出力選択設定部、
４８ＯＤ 出力分配器。

Claims (8)

1. プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと、前記演算モジュール間の接続を切替ることができるマーシャリングモジュールとを備え、
   前記マーシャリングモジュールから前記演算モジュールへ複数の出力信号を出力する場合、
   前記マーシャリングモジュールに、前記出力信号を順次出力するとともに前記出力信号に対応するセレクタ信号を出力する順序化器を備え、
   前記演算モジュールに、前記マーシャリングモジュールからの前記出力信号を前記セレクタ信号に対応して処理する入力分配器を備えた制御装置。
2. プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと、前記演算モジュール間の接続を切替ることができるマーシャリングモジュールとを備え、
   前記演算モジュールから前記マーシャリングモジュールへ複数の出力信号を出力する場合、
   前記演算モジュールに、前記出力信号を順次出力するとともに前記出力信号に対応するセレクタ信号を出力する順序化器を備え、
   前記マーシャリングモジュールに、前記演算モジュールからの前記出力信号を前記セレクタ信号に対応して処理する入力分配器を備えた制御装置。
3. 前記演算モジュールから前記マーシャリングモジュールへ複数の出力信号を出力する場合、
   前記演算モジュールに、前記出力信号を順次出力するとともに前記出力信号に対応するセレクタ信号を出力する順序化器を備え、
   前記マーシャリングモジュールに、前記演算モジュールからの前記出力信号を前記セレクタ信号に対応して処理する入力分配器を備えた請求項１に記載の制御装置。
4. 前記マーシャリングモジュールは、１信号を複数信号に分配する出力分配器、および複数信号から１信号を選択する入力選択器と、を備えた請求項１から請求項３のいずれか１項に記載の制御装置。
5. プログラム可能な論理素子を用いてあらかじめ検証した標準ロジックを備える演算モジュールと、前記演算モジュール間の接続を切替ることができるマーシャリングモジュールとを備え、
   前記マーシャリングモジュールは、１信号を複数信号に分配する出力分配器、および複数信号から１信号を選択する入力選択器と、を備え、
   前記入力選択器は、どの前記出力分配器からの信号を選択するかの情報を前記出力分配器に通知し、選択された前記出力分配器のみが前記入力選択器に対して信号を出力する制御装置。
6. 前記入力選択器は、選択する信号を設定する入力選択設定部と、前記入力選択設定部からの情報に基づいて選択された信号を出力する入力選択判断器とを備えた請求項４または請求項５に記載の制御装置。
7. 前記演算モジュールは、標準ロジックのパラメータを設定するパラメータ設定部を備えた請求項１から請求項６のいずれか１項に記載の制御装置。
8. 前記演算モジュールは、標準ロジックの機能を選択する機能選択部を備えた請求項１から請求項７のいずれか１項に記載の制御装置。