JP7417767B2 - データケーブル及び充電機器 - Google Patents

Description

（関連出願の相互参照）
本願は、２０２０年５月２９日に、中国に提出された中国特許出願番号Ｎｏ．２０２０１０４７８１２３．１の優先権を主張し、その内容の全てを引用によりここに包含する。

本願は、通信の技術分野に属し、具体的には、データケーブル及び充電機器に関する。

科学技術の発展に伴い、高速充電の適用はますます広がっている。

関連技術では、通常、パワーデリバリー（Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ、ＰＤ）プロトコルを採用して高速充電を行い、ＰＤプロトコル充電をサポートする充電器には、構成チャネル（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｃｈａｎｎｅｌ、ＣＣ）信号線によって通信する必要があり、当該ＰＤプロトコル充電をサポートする充電器は、通常、第３規格（Ｔｙｐｅ－Ｃ）インタフェースを採用し、それにＴｙｐｅ－Ｃ ｔｏ Ｔｙｐｅ－Ｃのデータケーブルを組み合わせる。第１規格（Ｔｙｐｅ－Ａ又はＳｔａｎｄａｒｄ－Ａ）インタフェースを採用したデータケーブルは、Ｄ＋／Ｄ－信号線により通信を行い、ＰＤプロトコル充電をサポートすることができない。しかし、現在、Ｔｙｐｅ－Ａインタフェースを有するデータケーブルが最も広く使用されているため、通常のデータケーブルにおけるＴｙｐｅ－ＡインタフェースはＰＤプロトコル充電をサポートすることができない。

本願の実施例は、Ｔｙｐｅ－Ａインタフェースを有するデータケーブルがＰＤプロトコル充電をサポートしないという課題を解決できるデータケーブル及び充電機器を提供することを目的とする。

前記技術課題を解決するために、本願は、以下のように実現する。

第１の側面において、本願の実施例は、Ｔｙｐｅ－Ａインタフェース及び第１インタフェースを含むデータケーブルを提供し、前記Ｔｙｐｅ－Ａインタフェースと前記第１インタフェースとは、ケーブルにより接続され、前記Ｔｙｐｅ－Ａインタフェース及び前記第１インタフェースは、いずれもＶＢＵＳピン、ＣＣピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンを含み、かつ、前記Ｔｙｐｅ－Ａインタフェースと前記第１インタフェースにおけるＶＢＵＳピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンは、１対１で対応して接続され、
前記データケーブルには、プルアップ抵抗、スイッチ回路、及び検出回路を含む回路識別モジュールが設けられ、前記スイッチ回路の第１端が、前記第１インタフェースのＣＣピンに接続され、前記スイッチ回路の第２端が、前記プルアップ抵抗の第１端に接続され、前記スイッチ回路の第３端が、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンに接続され、前記プルアップ抵抗の第２端が、前記第１インタフェースのＶＢＵＳピンに接続され、前記検出回路の入力端が、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンに接続され、前記検出回路の出力端が、前記スイッチ回路の制御端に接続され、
前記検出回路の制御により、前記スイッチ回路の第１端と前記スイッチ回路の第２端又は第３端とが連通される。

第２の側面において、本願の実施例は、データケーブル及び充電器を含む充電機器を提供し、前記データケーブルは、第１の側面で提供された前記データケーブルであり、前記充電器は、前記データケーブルにおけるＴｙｐｅ－ＡインタフェースにマッチしたＴｙｐｅ－Ａレセプタクルを含み、前記Ｔｙｐｅ－Ａレセプタクルは、ＶＢＵＳピン、ＣＣピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンを含む。

本願の実施例において、データケーブルのＴｙｐｅ－ＡインタフェースにＣＣピンを設け、Ｔｙｐｅ－ＡインタフェースにおけるＣＣピンへの信号があるか否かを検出回路によって検出し、検出結果に応じて制御信号を生成し、当該制御信号に基づいてスイッチ回路のオンオフ状態を制御することで、スイッチ回路の第１端と第２端とが連通されている場合、Ｔｙｐｅ－ＡインタフェースにおけるＣＣピンと第１インタフェースにおけるＣＣピンとの接続が切断され、これにより、当該データケーブルは、Ｄ＋ピン及びＤ－ピンにより非ＰＤプロトコル通信を行うことしかできなくなる。スイッチ回路の第１端と第３端とが連通されている場合、Ｔｙｐｅ－ＡインタフェースにおけるＣＣピンと第１インタフェースにおけるＣＣピンとが連通され、これにより、当該データケーブルは、Ｄ＋ピン及びＤ－ピンにより非ＰＤプロトコル通信をサポートすると同時に、ＣＣピンによりＰＤプロトコル通信をサポートすることができるので、Ｔｙｐｅ－Ａインタフェースを有するデータケーブルがＰＤプロトコル充電をサポートできるようになる。

本願の実施例で提供されるデータケーブルの構造である。 本願の実施例で提供されるデータケーブルにおける識別モジュールの構造図である。 本願の実施例で提供されるデータケーブルにおける識別モジュールの回路図である。 本願の実施例で提供されるデータケーブルにおけるＴｙｐｅ－Ａインタフェースの構造図である。

以下において、本願の実施例における図面を参照しながら、本願の実施例における技術的解決手段を明確に、完全に説明し、当然ながら、説明される実施例は本願の実施例の一部であり、全ての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を要することなく得られた他の全ての実施例は、いずれも本願の保護範囲に属するものとする。

本願実施例の明細書及び特許請求の範囲における「第１」、「第２」等の技術用語は、対象の特定の順序を記述するものではなく、異なる対象を区別するためのものである。なお、このように使用されるデータは、本願の実施例をここで図示又は説明する以外の順番で実施できるように、場合によっては互換してもよい。また、明細書及び請求項において、「及び／又は」は、接続される対象のうちの少なくとも一つを表し、符号の「／」は、一般的に前後の関連する対象が「又は」の関係にあることを表す。

以下において、図面を参照しながら、本願の実施例によって提供されるデータケーブル及び充電機器を、具体的な実施例及びその応用場面により詳しく説明する。

図１及び図２を同時に参照し、図１は、本願の実施例で提供されるデータケーブルの構造であり、
図２は、本願の実施例で提供されるデータケーブルにおける識別モジュールの構造図である。

データケーブルは、Ｔｙｐｅ－Ａインタフェース１及び第１インタフェース２を含み、Ｔｙｐｅ－Ａインタフェース１と第１インタフェース２とは、ケーブル３により接続され、Ｔｙｐｅ－Ａインタフェース１及び第１インタフェース２は、いずれもＶＢＵＳピン、ＣＣピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンを含み、かつ、Ｔｙｐｅ－Ａインタフェース１と第１インタフェース２におけるＶＢＵＳピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンは、１対１で対応して接続されている。
前記データケーブルには、回路識別モジュール４が設けられ、回路識別モジュール４は、プルアップ抵抗４１、スイッチ回路４２、及び検出回路４３を含み、スイッチ回路４２の第１端が、第１インタフェース２のＣＣピンに接続され、スイッチ回路４２の第２端が、プルアップ抵抗４１の第１端に接続され、スイッチ回路４２の第３端が、Ｔｙｐｅ－Ａインタフェース１のＣＣピンに接続され、プルアップ抵抗４１の第２端が、第１インタフェース２のＶＢＵＳピンに接続され、検出回路４３の入力端が、Ｔｙｐｅ－Ａインタフェース１のＣＣピンに接続され、検出回路４３の出力端が、スイッチ回路４２の制御端に接続されている。
検出回路４３の制御により、スイッチ回路４２の第１端とスイッチ回路４２の第２端又は第３端とが連通される。

従来技術では、携帯電話等の携帯端末は、ＤＰ、ＤＭ通信プロトコルの高速充電をサポートすることが多い。当該データマイナス（Ｄａｔａ Ｍｉｎｕｓ、ＤＭ）信号充電通信、データポジティブ（Ｄａｔａ Ｐｏｓｉｔｉｖｅ、ＤＰ）信号充電通信の通信プロトコルは、Ｄ＋ピン及びＤ－ピンにより通信信号を伝送する。一方、ノートパソコン等の電子機器は、ＰＤ通信プロトコルの高速充電をサポートすることが多い。当該ＰＤ通信プロトコルは、ＣＣピンにより通信信号を伝送する。また、従来技術では、ＰＤ通信プロトコルをサポートするデータケーブルは、いずれもＴｙｐｅ－Ｃ ｔｏ Ｔｙｐｅ－Ｃ形式のデータケーブルを採用するが、ＤＰ／ＤＭ通信プロトコルをサポートするデータケーブルは、いずれもＴｙｐｅ－Ａ ｔｏ Ｔｙｐｅ－Ｃ形式のデータケーブル採用するため、ＰＤ通信プロトコルをサポートするデータケーブルとＤＰ／ＤＭ通信プロトコルをサポートするデータケーブルとに互換性がない。

これに対して、本実施形態におけるデータケーブルは、Ｔｙｐｅ－Ａインタフェース１を含むデータケーブルであり、かつ、Ｔｙｐｅ－Ａインタフェース１にＣＣピンが追加され、当該ＣＣピンを介してＣＣ通信プロトコルの信号が伝送される時、Ｔｙｐｅ－Ａインタフェース１におけるＣＣピンと第１インタフェース２におけるＣＣピンとが連通され、これにより、要充電機器に対してＰＤ高速充電を行えるようになる。なお、本実施形態における第１インタフェース２は、Ｔｙｐｅ－Ｃインタフェースであってもよく、これにより、当該データケーブルをＴｙｐｅ－Ｃソケットを有する要充電機器に接続することができる。

科学技術の発展により、第１インタフェース２は従来の、又は将来出現するかもしれない他のインタフェースであってもよく、ここでは具体的に限定されない。

なお、実際の応用中、要充電機器がＤＰ、ＤＭ通信プロトコルの非ＰＤ高速充電しかサポートしない場合、当該データケーブルにおけるＤＰ、ＤＭ通信チャネルは、依然としてオン状態にあり、これにより、要充電機器にＤＰ、ＤＭプロトコルの高速充電を提供することができる。

なお、スイッチ回路４２の第１端とスイッチ回路４２の第２端とが連通される場合、スイッチ回路４２の第１端とスイッチ回路４２の第３端との接続が切断され、スイッチ回路４２の第１端とスイッチ回路４２の第３端とが連通される場合、スイッチ回路４２の第１端とスイッチ回路４２の第２端との接続が切断される。

なお、作業中、データケーブルが電源に接続されていない場合、スイッチ回路４２の第１端は、スイッチ回路４２の第３端と連通してもよく、これにより、データケーブルが要充電機器に挿入される時、ＰＤ通信プロトコルチャネルにより要充電機器とＣＣ通信を行い、そして、当該ＣＣ通信の既定時間内において、Ｔｙｐｅ－ＡインタフェースのＣＣピンによってＣＣ通信信号が取得された場合、スイッチ回路４２の第１端をスイッチ回路４２の第２端と連通させるように切り替えることができる。当該既定時間は、３秒、５秒等であってもよく、ここでは具体的に限定されない。

なお、前記Ｔｙｐｅ－Ａインタフェース１と第１インタフェース２におけるＶＢＵＳピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピン、並びにケーブル３における各ケーブル配線の接続関係は、従来技術における各ピン及び各ケーブル配線の接続関係とは同じであり、例えば、前記第１インタフェース２がＴｙｐｅ－Ｃインタフェースである場合、Ｔｙｐｅ－ＣインタフェースとＴｙｐｅ－Ａインタフェース１との間の各ピン及びケーブル３における各ケーブル配線の接続関係は、具体的には、下記表１に示す接続関係である。

表１

実施中、Ｔｙｐｅ－Ａインタフェース１のＣＣピンによってＣＣ通信信号が受信された場合、当該ＣＣ通信信号は、検出回路４３により安定した制御信号に変換され、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がある時、検出回路４３は第１制御信号を出力し、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がない時、検出回路４３は第２制御信号を出力する。これにより、出力される第１制御信号及び第２制御信号がより精確になり、当該第１制御信号及び第２制御信号により、スイッチ回路４２のオンオフ状態をより正確に制御することができる。

具体的には、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がある場合、前記検出回路４３から出力される制御信号は、高レベルの第１制御信号であってもよく、このように、スイッチ回路４２は、当該第１制御信号に応答してその第１端と第３端とを連通させる。Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がない場合、前記検出回路４３から出力される制御信号は、低レベルの第２制御信号であってもよく、このように、スイッチ回路４２は、当該第２制御信号に応答してその第１端と第２端とを連通させる。

具体的な実施中、検出回路４３は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンによって受信されたＣＣ通信信号をデジタル制御信号に変換し、スイッチ回路４２を数値制御スイッチとしてもよく、このように、スイッチ回路４２の構造及び制御ロジックを簡略化することができる。

本実施形態では、Ｔｙｐｅ－ＡインタフェースにＣＣピンを設けるとともに、検出回路によりＴｙｐｅ－ＡインタフェースにおけるＣＣピンを介して伝送される通信信号を制御信号に変換することで、当該ＣＣピンと第１インタフェースにおけるＣＣピンとの接続又は接続切断を制御する。これにより、Ｔｙｐｅ－ＡインタフェースにおけるＣＣピンへの信号がある場合、当該ＣＣピンと第１インタフェースにおけるＣＣピンとを接続するように制御することで、データケーブルにおけるＰＤ通信チャネルがオンにされ、ＰＤ高速充電をサポートするようになる。Ｔｙｐｅ－ＡインタフェースにおけるＣＣピンへの信号がない場合、当該ＣＣピンと第１インタフェースにおけるＣＣピンとの接続を切断するように制御することで、データケーブルにおけるＰＤ通信チャネルがオフにされ、ＰＤ高速充電をサポートしなくなる。このように、データケーブルに接続される要充電機器がＰＤ高速充電をサポートする場合、データケーブルにおけるＰＤ通信チャネルをオンにし、要充電機器に対してＰＤ高速充電を行うことができる。データケーブルに接続される要充電機器がＰＤ高速充電をサポートしない場合、データケーブルにおけるＰＤ通信チャネルをオンにせず、ＤＰ、ＤＭ通信を常にオン状態にすることにより、要充電機器に対してＤＰ／ＤＭプロトコルで通信する高速充電を行う。

選択可能な実施形態として、回路識別モジュール４は、ケーブル３に設けられ、かつ、第１インタフェース２の一端との距離が、Ｔｙｐｅ－Ａインタフェース１の一端との距離よりも小さい。
本実施形態では、識別モジュール４をケーブル３に設けることにより、ケーブル３においてＴｙｐｅ－Ａインタフェース１におけるＣＣピンと第１インタフェース２におけるＣＣピンとの間の対応する接続関係を切り替える。

なお、前記回路識別モジュール４の、第１インタフェース２の一端との距離をＴｙｐｅ－Ａインタフェース１の一端との距離よりも小さくするには、識別モジュール４を第１インタフェース２の近くに設けてもよい。これによって、ケーブル３の途中に識別モジュール４を含む回路板構造を設けることによってケーブル３のスムーズさ及び見栄えに影響する問題を回避することができる。具体的な実施中、前記回路識別モジュール４の、第１インタフェース２の一端との距離をＴｙｐｅ－Ａインタフェース１の一端との距離よりも小さくするために、識別モジュール４をＴｙｐｅ－Ａインタフェース１の近くに設けてもよい。これにより、ケーブル３の途中に径の大きい回路モジュールを設けることがケーブル３のスムーズさ及び見栄えに影響する問題を同様に回避することができる。

なお、具体的な実施中、回路識別モジュール４がケーブル３に設けられる場合、スイッチ回路４２の第３端は、ケーブル３におけるＴｙｐｅ－Ａインタフェース１のＣＣピンに接続されたＣＣケーブル配線に接続され、プルアップ抵抗４１の第２端はケーブル３におけるＶＢＵＳケーブル配線に接続され、スイッチ回路４２の入力端は、ケーブル３におけるＴｙｐｅ－Ａインタフェース１のＣＣピンに接続されたＣＣケーブル配線に接続され、前記ＶＢＵＳケーブル配線の両端は、それぞれＴｙｐｅ－Ａインタフェース１のＶＢＵＳピンと第１インタフェース２のＶＢＵＳピンとに接続され、ＧＮＤケーブル配線の両端は、それぞれＴｙｐｅ－Ａインタフェース１のＧＮＤピンと第１インタフェース２のＧＮＤピンとに接続される。

選択可能な実施形態として、スイッチ回路４２は、図３に示されるように、第１スイッチトランジスタＱ１、第２スイッチトランジスタＱ２、第３スイッチトランジスタＱ３、第４スイッチトランジスタＱ４、第１抵抗４４、及び第２抵抗４５を含む。

第１スイッチトランジスタＱ１の第１極は、スイッチ回路４２の制御端であり、第１スイッチトランジスタＱ１の第２極は、第２スイッチトランジスタＱ２の第１極と、第３スイッチトランジスタＱ３の第１極と、第４スイッチトランジスタＱ４の第１極とに接続され、第１スイッチトランジスタＱ１の第３極は、第１インタフェース２のＧＮＤピンに接続される。
第２スイッチトランジスタＱ２の第１極はさらに、第１抵抗４４により第１インタフェース２のＶＢＵＳピンに接続され、第２スイッチトランジスタＱ２の第２極は、スイッチ回路４２の第２端であり、第２スイッチトランジスタＱ２の第３極は、スイッチ回路４２の第１端である。
第３スイッチトランジスタＱ３の第２極は、スイッチ回路４２の第３端であり、第３スイッチトランジスタＱ３の第３極は、第２抵抗４５により第１スイッチトランジスタＱ１の第２極に接続される。
第４スイッチトランジスタＱ４の第２極は、第２スイッチトランジスタＱ２の第３極に接続され、第４スイッチトランジスタＱ４の第３極は、第３スイッチトランジスタＱ３の第３極に接続される。
Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がない場合、第１スイッチトランジスタＱ１、第３スイッチトランジスタＱ３、及び第４スイッチトランジスタＱ４は、いずれもオフ状態にあり、第２スイッチトランジスタＱ２は、オン状態にある。Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がある場合、第１スイッチトランジスタＱ１、第３スイッチトランジスタＱ３、及び第４スイッチトランジスタＱ４は、いずれもオン状態にあり、第２スイッチトランジスタＱ２は、オフ状態にある。

具体的な実施中、Ｔｙｐｅ－Ａインタフェース１のＣＣピンを介して信号が伝送されている場合、検出回路４３は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおける信号を高レベル信号に変換し、このように、第１スイッチトランジスタＱ１の第１極が当該高レベル信号を受信した時、第１スイッチトランジスタＱ１をオンにするように、即ち、第１スイッチトランジスタＱ１の第２極と第３極とを連通させるように制御する。この時、第２スイッチトランジスタＱ２の第１極、第３スイッチトランジスタＱ３の第１極、及び第４スイッチトランジスタＱ４の第１極は、第１スイッチトランジスタＱ１によりＧＮＤピンに接続され、これによって、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４がオンになり、即ち、第３スイッチトランジスタＱ３の第２極と第３極とが接続され、第４スイッチトランジスタＱ４の第２極と第３極とが接続される。また、第２スイッチトランジスタＱ２の第１極が第１スイッチトランジスタＱ１によりＧＮＤピンにプルダウンされたので、当該第２スイッチトランジスタＱ２がオフになり、即ち、第２スイッチトランジスタＱ２の第２極と第３極とがオフになる。

一実施形態において、第１スイッチトランジスタＱ１及び第２スイッチトランジスタＱ２は、Ｎ型トランジスタであり、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４は、Ｐ型トランジスタである。具体的には、第１スイッチトランジスタＱ１及び第２スイッチトランジスタＱ２は、Ｎ型金属酸化膜半導体（Ｎ－Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＮＭＯＳ）トランジスタであり、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４は、Ｐ型金属酸化膜半導体（Ｐ－Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＰＭＯＳ）トランジスタである。

応用中、第１スイッチトランジスタＱ１は、第１極がゲートであってもよく、第２極がドレインであってもよく、第３極がソースであってもよい。第２スイッチトランジスタＱ２は、第１極がゲートであってもよく、第２極がドレインであってもよく、第３極がソースであってもよい。このように、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がある場合、第１スイッチトランジスタＱ１の第１極は、高レベル信号を受信したことにより、第２極と第３極とをオンにし、この時、第２スイッチトランジスタＱ２のゲートがＧＮＤピンに連通されることにより、第２スイッチトランジスタＱ２がオフになる。

なお、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４の第１極がゲートであり、第１スイッチトランジスタＱ１がオンになっている場合、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４の第１極は、第１スイッチトランジスタＱ１によりＧＮＤピンにプルダウンされることで、ＰＭＯＳトランジスタＱ３及びＱ４がオンになる。この時、第１スイッチトランジスタＱ１がオンになっていることから、Ｑ２の第１極も第１スイッチトランジスタＱ１によりＧＮＤピンにプルダウンされ、これにより、ＮＭＯＳトランジスタＱ２がオフになる。

これに対して、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がない場合、検出回路４３は、レベル信号を出力せず、即ち、低レベル信号を出力し、第１スイッチトランジスタＱ１の第１極が当該低レベル信号を受信した時にオフになり、この時、第２スイッチトランジスタＱ２の第１極は、第１抵抗４４によりＶＢＵＳピンにプルアップされることで、ＮＭＯＳトランジスタＱ２がオンになり、かつ、第１スイッチトランジスタＱ１がオフになっている時、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４の第１極は、第１抵抗４４によりＶＢＵＳピンにプルアップされることで、ＰＭＯＳトランジスタＱ３及びＱ４がオフになる。

具体的な実施中、第１スイッチトランジスタＱ１、前記第２スイッチトランジスタＱ２、第３スイッチトランジスタＱ３、及び第４スイッチトランジスタＱ４は、他のタイプのトランジスタであってもよい。また、検出回路４３によるＣＣ信号の検出で生成される制御信号に応じて、Ｔｙｐｅ－Ａインタフェース１のＣＣピンと第１インタフェース２のＣＣピンとを連通させ、又は連通を切断するように、対応的にスイッチ回路４２における各スイッチトランジスタの接続回路を変更してもよいが、ここでは具体的に限定されない。

なお、具体的な実施中、図３に示されるように、第１スイッチトランジスタＱ１の第２極は、第４抵抗４５により第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４の第３極に接続される。

このように、第４抵抗４５により、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４の第１極が低レベル信号を受信した場合、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４の第３極も低レベル信号状態にあり、これにより、第３スイッチトランジスタＱ３及び第４スイッチトランジスタＱ４をオフにする。

本実施形態におけるスイッチ回路４２は、アナログ信号制御回路であり、デジタル信号の制御回路よりも、アナログ信号制御回路を採用した方が、スイッチ回路４２に制御ユニットを設けずに済み、制御ユニットから送信されるデジタル制御信号によりスイッチ回路４２のオンオフ状態を制御することができ、これにより、スイッチ回路４２の生産コストを低下させることができる。

選択可能な実施形態として、スイッチ回路は、図２に示されるように、切替スイッチ４２を含み、スイッチ回路の第１端が切替スイッチ４２の非可動端であり、スイッチ回路の第２端及び第３端がいずれも切替スイッチ４２の可動端である。

具体的な実施中、切替スイッチ４２は、検出回路４３において伝達される制御信号により切り替えを行ってもよい。当該制御信号は、アナログ信号又はデジタル制御信号のうちのいずれか一つであってもよい。具体的には、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がある時、検出回路４３は、切替スイッチ４２に第１制御信号を送信し、切替スイッチ４２は当該第１制御信号に応答して、可動端を第３端に接続し、即ち、第１インタフェース２のＣＣピンとＴｙｐｅ－Ａインタフェース１のＣＣピンとを連通させる。Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号がない時、検出回路４３は、切替スイッチ４２に第２制御信号を送信し、切替スイッチ４２は当該第２制御信号に応答して、可動端を第２端に接続し、即ち、第１インタフェース２のＣＣピンをプルアップ抵抗４１によりＶＢＵＳピンに接続する。

具体的な実施中、スイッチ回路に制御ユニットをさらに設けてもよい。当該制御ユニットは、検出回路４３及び切替スイッチ４２にそれぞれ接続され、これにより、検出回路４３は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号を検出した場合、検出結果を制御ユニットに送信し、制御ユニットは当該検出結果に応答して第１デジタル制御信号を生成し、当該第１デジタル制御信号により切替スイッチ４２の第１端と第３端とを連通させるように制御する。検出回路４３は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンへの信号を検出しなかった場合、検出結果を制御ユニットに送信し、制御ユニットが当該検出結果に応答して第２デジタル制御信号を生成し、当該第２デジタル制御信号により切替スイッチ４２を制御してその第１端と第２端とを連通させる。

本実施形態では、スイッチ回路に切替スイッチ４２を設けることによって、スイッチ回路の構造を簡略化することができる。

選択可能な実施形態として、検出回路４３は、アナログデジタル変換回路であり、或いは、積分回路である。

Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて伝送される信号は、高レベルと低レベルとの間で起伏して変化する電気信号であることが多いため、直接に当該電気信号によりスイッチ回路４２のオンオフ状態を制御すれば、スイッチ回路４２の切替が頻繁になり、かつ、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて低レベル信号が伝送されている時、スイッチ回路４２は、ＣＣ通信チャネルをオフにするように誤って切り替えるおそれがある。

具体的な実施中、検出回路４３がアナログデジタル変換回路である場合、一実施形態では、前記スイッチ回路４２は、アナログ信号制御スイッチを含む。当該アナログデジタル変換回路は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて伝送される起伏して変化するレベル信号をデジタル信号に変換してから、当該デジタル信号により安定したアナログ信号を出力してスイッチ回路４２に送信することで、スイッチ回路４２が当該安定したアナログ信号によりオンオフ状態を制御する。例えば、検出回路がＴｙｐｅ－Ａインタフェース１のＣＣピンに接続されたアナログデジタル変換器（ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）及びＡＤＣに接続された電気信号出力ユニットを含むと想定する。アナログデジタル変換器は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて電気信号の伝送を検出した時、デジタル信号「１」を生成して電気信号出力ユニットに伝送する。当該電気信号出力ユニットは、デジタル信号「１」に応答し、例えば５Ｖ又は１０Ｖ等の高レベル信号を出力する。この時、スイッチ回路４２におけるアナログ信号制御スイッチは、当該高レベル信号に応答してスイッチ回路４２の第１端と第３端とを連通させる。アナログデジタル変換器は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて電気信号の伝送を検出しなかった時、デジタル信号「０」を生成して電気信号出力ユニットに伝送する。当該電気信号出力ユニットは、デジタル信号「０」に応答し、例えば０Ｖの低レベル信号を出力する。この時、スイッチ回路４２におけるアナログ信号制御スイッチは、当該低レベル信号に応答してスイッチ回路４２の第１端と第２端とを連通させる。

他の実施形態では、前記スイッチ回路４２は、数値制御スイッチを含む。この場合、アナログデジタル変換回路は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて伝送される起伏して変化するレベル信号をデジタル信号に変換し、当該デジタル信号をスイッチ回路４２に送信することで、スイッチ回路４２が当該安定したデジタル信号によりオンオフ状態を制御する。

検出回路４３が積分回路である場合、当該積分回路は、増幅回路等であってもよく、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて伝送される起伏して変化するレベル信号を比較的に穏やかなレベル信号に調整すること、或いは、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおけるレベル信号を増幅処理してスイッチ回路４２に送信することで、当該穏やかなレベル信号又は増幅されたレベル信号をスイッチ回路４２によるオンオフ状態制御に提供することに用いられる。

なお、前記アナログデジタル変換回路及び積分回路の作業原理は、従来技術におけるアナログデジタル変換回路及び積分回路の作業原理と同じであり、ここでは繰り返して述べない。

本実施形態では、アナログデジタル変換回路又は積分回路を採用してＴｙｐｅ－Ａインタフェース１のＣＣピンにおいて伝送される信号をスイッチ回路４２によって識別されやすい制御信号に変換することで、スイッチ回路の感度を向上させることができる。

さらに、アナログデジタル変換回路４３は、図３に示されるように、アナログデジタル変換モジュール４３１、第３抵抗４３２、及びダイオード４３３を含む。
アナログデジタル変換モジュール４３１の第１端が、前記アナログデジタル変換回路４３の入力端であり、アナログデジタル変換モジュール４３１の第２端が、アナログデジタル変換回路４３の出力端であり、アナログデジタル変換モジュール４３１の第３端が、第３抵抗４３２とダイオード４３３の第１端とにそれぞれ接続され、第３抵抗４３２の第２端が、ＶＢＵＳピンに接続され、ダイオード４３３の第２端が、前記ＧＮＤピンに接続される。
Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて低レベル信号の伝送継続時間が第１既定時間以上であり、或いは、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて高レベル信号の伝送継続時間が第２既定時間よりも小さい場合、アナログデジタル変換モジュール４３１は、第１制御信号を出力するためのものであり、スイッチ回路４２は、前記第１制御信号に応答してその第１端と第２端とを連通するためのものであり、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて高レベル信号の伝送継続時間が前記第２既定時間以上であり、或いは、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて低レベル信号の伝送継続時間が前記第１既定時間よりも小さい場合、アナログデジタル変換モジュール４３１は、第２制御信号を出力するためのものであり、スイッチ回路４２は、前記第２制御信号に応答してその第１端と第３端とを連通するためのものである。

具体的な実施中、第３抵抗４３２及びダイオード４３３は、アナログデジタル変換モジュール４３１に電源を提供するためのものである。前記第１既定時間は、２秒、３秒、又は５秒等であってもよく、その具体的な時間の長さは、前記データケーブルの適用場面等に応じて決定すればよい。例えば、当該データケーブルと要充電機器との反応時間が比較的に短い場合、当該第１既定時間の長さも比較的に短いものであってもよい。また、データケーブルとそれに接続される外部セッティングとの間におけるＣＣ通信信号の間隔時間が比較的に短い時、当該第１既定時間の長さも比較的短いものであってもよい。

このように、アナログデジタル変換モジュール４３１は、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて低レベル信号の伝送を検出した後に、第１既定時間の長さの間隔をおいてＣＣ通信チャネルをオフにするようにスイッチ回路４２を制御してもよい。これによって、本願で提供されたデータケーブルが外部機器又は電源に接続された後、外部機器が識別、通信信号の生成と発信等の過程を先に実行する必要があり、データケーブルによるＣＣ通信が一定時間後になる場合、或いは、データケーブルとそれに接続される外部セッティングとのＣＣ通信中、ＣＣ信号が連続しない信号であり、隣り合う二つのＣＣ信号の間に時間間隔がある場合、本願の実施例は、外部機器の遅延時間又は通信間隔時間内に当該ＣＣチャネルがオフにされることを回避することができ、これにより、データケーブルのＣＣ通信チャネルの信頼性を向上させることができる。

なお、前記第２既定時間は、例えば、０．１秒、０．５秒等の比較的に短い時間の長さであってもよく、当該時間の長さの高レベル信号は、電気的パルス信号によって誤ってトリガーされた高レベル信号である可能性がある。

このように、Ｔｙｐｅ－Ａインタフェース１のＣＣピンにおいて継続時間が第２既定時間以下である高レベル信号を受信した場合、依然としてスイッチ回路の第１端と第２端とを連通させることで、スイッチ回路の第１端と第３端との連通を誤ってトリガーすることを回避し、これにより、データケーブルのＤＰ／ＤＭ通信チャネルの信頼性を向上させることができる。

選択可能な実施形態として、図４に示されるように、当該Ｔｙｐｅ－Ａインタフェース１の第１側には、ＧＮＤピン、Ｄ＋ピン、Ｄ－ピン、及びＶＢＵＳピンが設けられ、当該Ｔｙｐｅ－Ａインタフェース１の第２側には、ＣＣピンが設けられ、前記Ｔｙｐｅ－Ａインタフェース１の第１側と第２側とは、対向する両側である。

前記Ｔｙｐｅ－Ａインタフェース１における各ピンの分布位置は、交換又は変更してもよく、ここでは具体的に限定されない。なお、当該ＶＢＵＳピン及びＧＮＤピンの構造及び作業原理は、従来技術におけるＶＢＵＳピン及びＧＮＤピンの構造及び作業原理と同じであり、ここでは具体的に説明しない。

本実施形態では、ＣＣピンをＴｙｐｅ－Ａインタフェース１の第２側に設けることで、Ｔｙｐｅ－Ａインタフェース１の第１側におけるＧＮＤピン、Ｄ＋ピン、Ｄ－ピン、及びＶＢＵＳピンの構造及び位置分布を従来技術におけるＴｙｐｅ－Ａインタフェースと同様にすることができ、これにより、当該本願の実施例で提供されたデータケーブルは、通常のＴｙｐｅ－Ａレセプタクルにも使用できるようになる。

本願の実施例で提供されたデータケーブルと通常のＴｙｐｅ－Ａレセプタクルが設けられた充電器とが接続される場合、通常のＴｙｐｅ－ＡレセプタクルにＣＣピンが設けられていないので、Ｔｙｐｅ－Ａインタフェース１におけるＣＣピンがＣＣ信号を受信できず、この時、当該充電機器は、ＤＰ／ＤＭ通信プロトコルの高速充電しかサポートしない。

本願の実施例は、充電器と前記実施例で提供されたデータケーブルを含む充電機器をさらに提供する。前記充電器は、前記データケーブルにおけるＴｙｐｅ－ＡインタフェースにマッチしたＴｙｐｅ－Ａレセプタクルを含み、前記Ｔｙｐｅ－Ａレセプタクルは、ＶＢＵＳピン、ＣＣピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンを含む。

前記データケーブルにおけるＴｙｐｅ－ＡインタフェースにマッチしたＴｙｐｅ－Ａレセプタクルは、データケーブル２のＴｙｐｅ－Ａインタフェースが充電器１のＴｙｐｅ－Ａレセプタクルに挿入された場合、Ｔｙｐｅ－ＡインタフェースとＴｙｐｅ－Ａレセプタクルにおける同じピンが接続されると理解されてもよい。

なお、前記充電器は、ＰＤ充電モジュール及びＤ＋／Ｄ－充電モジュールをさらに含み、具体的には、当該ＰＤ充電モジュールは、ＣＣピンと接続することで、ＣＣピンにより要充電機器とＰＤプロトコルに基づく通信を行い、ＰＤ高速充電をサポートする。Ｄ＋／Ｄ－充電モジュールは、Ｄ＋ピン及びＤ－ピンと接続することで、Ｄ＋ピン及びＤ－ピンにより要充電機器とＤＰ／ＤＭプロトコルに基づく通信を行い、ＤＰ／ＤＭ高速充電をサポートする。

なお、本実施形態では、前記充電機器の具体的な作業過程は、前記実施例におけるデータケーブル２の作業過程に対応するので、ここでは繰り返して述べない。

なお、Ｔｙｐｅ－Ａインタフェースにおける各ピンが図４に示されるような分布位置にある場合、Ｔｙｐｅ－ＡインタフェースにマッチしたＴｙｐｅ－Ａレセプタクルは、さらに通常のデータケーブルにおけるＴｙｐｅ－Ａインタフェースに接続されてもよい。前記充電器のＴｙｐｅ－Ａレセプタクルが通常のデータケーブルにおけるＴｙｐｅ－Ａインタフェースと接続されている場合、ＤＰ／ＤＭプロトコル充電しかサポートしない。

本願の実施例で提供された充電機器は、Ｔｙｐｅ－Ａインタフェースを有し、かつ、ＰＤプロトコル充電及びＤＰ／ＤＭプロトコル充電をサポートし、本願の実施例で提供されたデータケーブルと同様な有益な効果を有し、ここでは繰り返して述べない。

説明すべきことは、本明細書において、用語「含む」、「からなる」又はその他のあらゆる変形は、非排他的包含を含むように意図され、それにより一連の要素を含むプロセス、方法、物品又は装置は、それらの要素のみならず、明示されていない他の要素、又はこのようなプロセス、方法、物品又は装置に固有の要素をも含む点である。特に断らない限り、語句「１つの・・・を含む」により限定される要素は、該要素を含むプロセス、方法、物品又は装置に別の同じ要素がさらに存在することを排除するものではない。また、本願の実施形態における方法及び装置の範囲は、ここで示された又は議論された順番に機能を実行することに限定されず、関連する機能によっては、ほぼ同時に、或いは反対の順番に機能を実行することをさらに含んでもよい。例えば、説明順と異なる順番に上記の方法を実行してもよく、さらに、各ステップを添加し、省略し、又は組み合わせてもよい。また、一部の例示を参照して説明した特徴を、他の例示に組み合わせてもよい。

以上の実施形態に対する説明によって、当業者であれば上記実施例の方法がソフトウェアと必要な共通ハードウェアプラットフォームとの組合せという形態で実現できることを明確に理解可能であり、当然ながら、ハードウェアによって実現してもよいが、多くの場合において前者はより好ましい実施形態である。このような見解をもとに、本願の技術的解決手段は実質的に又は従来技術に寄与する部分はソフトウェア製品の形で実施することができ、該コンピュータソフトウェア製品は、記憶媒体（例えばＲＯＭ／ＲＡＭ、磁気ディスク、光ディスク）に記憶され、端末（携帯電話、コンピュータ、サーバ、エアコン、又はネットワーク機器等であってもよい）に本願の各実施例に記載の方法を実行させる複数のコマンドを含む。

以上、図面を参照しながら本願の実施例を説明したが、本願は上記の具体的な実施形態に限定されず、上記の具体的な実施形態は例示的なものに過ぎず、限定的なものではなく、本願の示唆をもとに、当業者が本願の趣旨及び特許請求の保護範囲から逸脱することなくなし得る多くの形態は、いずれも本願の保護範囲に属するものとする。

Claims (10)

1. Ｔｙｐｅ－Ａインタフェース及び第１インタフェースを含むデータケーブルであって、前記Ｔｙｐｅ－Ａインタフェースと前記第１インタフェースとは、ケーブルにより接続され、前記Ｔｙｐｅ－Ａインタフェース及び前記第１インタフェースは、いずれもＶＢＵＳピン、ＣＣピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンを含み、かつ、前記Ｔｙｐｅ－Ａインタフェースと前記第１インタフェースにおけるＶＢＵＳピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンは、１対１で対応して接続され、
   前記データケーブルには、プルアップ抵抗、スイッチ回路、及び検出回路を含む回路識別モジュールが設けられ、前記スイッチ回路の第１端が、前記第１インタフェースのＣＣピンに接続され、前記スイッチ回路の第２端が、前記プルアップ抵抗の第１端に接続され、前記スイッチ回路の第３端が、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンに接続され、前記プルアップ抵抗の第２端が、前記第１インタフェースのＶＢＵＳピンに接続され、前記検出回路の入力端が、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンに接続され、前記検出回路の出力端が、前記スイッチ回路の制御端に接続され、
   前記検出回路の制御により、前記スイッチ回路の第１端と前記スイッチ回路の第２端又は第３端とが連通される、データケーブル。
2. 前記第１インタフェースは、Ｔｙｐｅ－Ｃインタフェースである、請求項１に記載のデータケーブル。
3. 前記回路識別モジュールは、前記ケーブルに設けられ、かつ、前記第１インタフェースの一端との距離が、前記Ｔｙｐｅ－Ａインタフェースの一端との距離よりも小さい、請求項１に記載のデータケーブル。
4. 前記スイッチ回路は、第１スイッチトランジスタ、第２スイッチトランジスタ、第３スイッチトランジスタ、第４スイッチトランジスタ、第１抵抗、及び第２抵抗を含み、
   前記第１スイッチトランジスタの第１極は、前記スイッチ回路の制御端であり、前記第１スイッチトランジスタの第２極は、前記第２スイッチトランジスタの第１極と、前記第３スイッチトランジスタの第１極と、前記第４スイッチトランジスタの第１極とに接続され、前記第１スイッチトランジスタの第３極は、前記第１インタフェースのＧＮＤピンに接続され、
   前記第２スイッチトランジスタの第１極はさらに、前記第１抵抗により前記第１インタフェースのＶＢＵＳピンに接続され、前記第２スイッチトランジスタの第２極は、前記スイッチ回路の第２端であり、前記第２スイッチトランジスタの第３極は、前記スイッチ回路の第１端であり、
   前記第３スイッチトランジスタの第２極は、前記スイッチ回路の第３端であり、前記第３スイッチトランジスタの第３極は、前記第２抵抗により前記第１スイッチトランジスタの第２極に接続され、
   前記第４スイッチトランジスタの第２極は、前記第２スイッチトランジスタの第３極に接続され、前記第４スイッチトランジスタの第３極は、前記第３スイッチトランジスタの第３極に接続され、
   前記Ｔｙｐｅ－ＡインタフェースのＣＣピンへの信号がない場合、前記第１スイッチトランジスタ、前記第３スイッチトランジスタ、及び前記第４スイッチトランジスタは、いずれもオフ状態にあり、前記第２スイッチトランジスタは、オン状態にあり、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンへの信号がある場合、前記第１スイッチトランジスタ、前記第３スイッチトランジスタ、及び前記第４スイッチトランジスタは、いずれもオン状態にあり、前記第２スイッチトランジスタは、オフ状態にある、請求項１に記載のデータケーブル。
5. 前記第１スイッチトランジスタ及び前記第２スイッチトランジスタは、Ｎ型トランジスタであり、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタは、Ｐ型トランジスタである、請求項４に記載のデータケーブル。
6. 前記第１スイッチトランジスタ及び前記第２スイッチトランジスタは、ＮＭＯＳトランジスタであり、前記第３スイッチトランジスタ及び前記第４スイッチトランジスタは、ＰＭＯＳトランジスタである、請求項５に記載のデータケーブル。
7. 前記スイッチ回路は、切替スイッチを含み、前記スイッチ回路の第１端が前記切替スイッチの非可動端であり、前記スイッチ回路の第２端及び第３端がいずれも前記切替スイッチの可動端である、請求項１に記載のデータケーブル。
8. 前記検出回路は、アナログデジタル変換回路であり、或いは、積分回路である、請求項１に記載のデータケーブル。
9. 前記アナログデジタル変換回路は、アナログデジタル変換モジュール、第３抵抗、及びダイオードを含み、
   前記アナログデジタル変換モジュールの第１端が、前記アナログデジタル変換回路の入力端であり、前記アナログデジタル変換モジュールの第２端が、前記アナログデジタル変換回路の出力端であり、前記アナログデジタル変換モジュールの第３端が、前記第３抵抗と前記ダイオードの第１端とにそれぞれ接続され、前記第３抵抗の第２端が、前記ＶＢＵＳピンに接続され、前記ダイオードの第２端が、前記ＧＮＤピンに接続され、
   前記Ｔｙｐｅ－ＡインタフェースのＣＣピンにおいて低レベル信号の伝送継続時間が第１既定時間以上であり、或いは、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンにおいて高レベル信号の伝送継続時間が第２既定時間よりも小さい場合、前記アナログデジタル変換モジュールは、第１制御信号を出力するためのものであり、前記スイッチ回路は、前記第１制御信号に応答してその第１端と第２端とを連通するためのものであり、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンにおいて高レベル信号の伝送継続時間が前記第２既定時間以上であり、或いは、前記Ｔｙｐｅ－ＡインタフェースのＣＣピンにおいて低レベル信号の伝送継続時間が前記第１既定時間よりも小さい場合、前記アナログデジタル変換モジュールは、第２制御信号を出力するためのものであり、前記スイッチ回路は、前記第２制御信号に応答してその第１端と第３端とを連通するためのものである、請求項８に記載のデータケーブル。
10. データケーブル及び充電器を含む充電機器であって、前記データケーブルは、請求項１～９のいずれか一項に記載のデータケーブルであり、前記充電器は、前記データケーブルにおけるＴｙｐｅ－ＡインタフェースにマッチしたＴｙｐｅ－Ａレセプタクルを含み、前記Ｔｙｐｅ－Ａレセプタクルは、ＶＢＵＳピン、ＣＣピン、Ｄ＋ピン、Ｄ－ピン、及びＧＮＤピンを含む、充電機器。