JP7417633B2

JP7417633B2 - パワーディバイダ、調整方法、電力分配方法、記憶媒体、及び電子装置

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Publication number: JP7417633B2
Application number: JP2021566123A
Authority: JP
Inventors: ベイホアン
Original assignee: セインチップステクノロジーカンパニーリミテッド
Priority date: 2019-09-30
Filing date: 2020-09-28
Publication date: 2024-01-18
Anticipated expiration: 2040-09-28
Also published as: JP2022530687A; CN112582769A; EP3952018A1; WO2021063302A1; EP3952018A4; KR102670636B1; US20220320703A1; KR20210140770A

Description

関連出願の相互参照

本願は、２０１９年０９月３０日に中国特許局に提出された中国特許出願２０１９１０９４４５３３．８に基づく優先権を主張し、その開示全体は援用により本願に組み込まれるものとする。

本発明は、通信分野に関し、例えば、パワーディバイダ（ＰｏｗｅｒＤｉｖｉｄｅｒ、電力分配器）、調整方法、電力分配方法、記憶媒体、及び電子装置に関する。

移動通信、電子逆探および衛星通信などは、小型化、広帯域およびより高い動作周波数帯への発展により、周波数および帯域幅に対する要求も高周波数、広帯域の方向へ進化している。第５世代移動通信システム（ｔｈｅ５ｔｈＧｅｎｅｒａｔｉｏｎｍｏｂｉｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍ、５Ｇ）技術が急激に発展している時代において、ミリ波帯は、その広い帯域幅及び高容量の特性から広く検討されている。高周波信号の伝送中に損失が大きく通信品質に影響を与えるため、マルチチャネルフェーズドアレイ技術を適用する必要があり、パワーディバイダ（電力分配器）は必要不可欠な一部である。ＲＦデバイスの集積小型化の要請から、マイクロ波集積回路式のパワーディバイダは研究され始めている。パワーディバイダの性能はシステム全体の性能に影響するため、小型化されたパワーディバイダを設けることは重要な意義を持っている。

パワーディバイダは、１ウェイの入力信号エネルギーを２ウェイまたは複数ウェイに分けて出力するマイクロ波デバイスであり、パワーディバイダは多くの場合、等分配（３ｄＢ）の形式であるが、異なる電力分配比もある。パワーディバイダは、出力に応じて、通常２ウェイ（２分配：１入力２出力）パワーディバイダ、３ウェイ（３分配：１入力３出力）パワーディバイダ等に分類される。パワーディバイダの主な技術パラメータには、電力損失（挿入損失、分配損失及び反射損失を含む）、ポート毎の電圧定在波比、出力ポート間のアイソレーション、振幅バランス、位相バランス、電力容量、周波数帯域幅などがある。

パワーディバイダは、最もシンプルな構成がＴジャンクションであり、Ｔジャンクションパワーディバイダは、１つのシンプルな３ポートネットワークであり、通常、無損失のＴ型パワーディバイダと抵抗パワーディバイダがある。無損失のＴ型パワーディバイダは、全てのポートでマッチングすることができず、また、出力ポート間には何ら隔離がない。一方、抵抗パワーディバイダは、全てのポートでマッチングすることができるが、無損失ではなく、しかもアイソレーションは依然として良くない。また、Ｗｉｌｋｉｎｓｏｎ（ウィルキンソン型）パワーディバイダは、ポートマッチングが可能であるとともに、伝送損失が小さく、また、出力部にアイソレーション抵抗を導入することで、複数の出力ポート間のアイソレーションが比較的良好となるため、回路に広く適用されている。

従来のＷｉｌｋｉｎｓｏｎ（ウィルキンソン型）パワーディバイダは、いずれも、１/４波長のインピーダンス変換特性に基づいて入出力マッチングを実現する２ウェイ（２分配）パワーディバイダであり、２^Ｎウェイ（２^Ｎ分配）パワーディバイダは、複数の２ウェイＷｉｌｋｉｎｓｏｎパワーディバイダをカスケード接続することで実現される。このような従来の設計方法は、各セクションの２ウェイパワーディバイダのいずれにおいても少なくとも１／４波長のマイクロストリップラインの長さを必要とし、ロスを大きくしただけではなく、大きすぎる面積も占め、コストを高くし、チップにとっても集積には不利である。図１は、２ウェイＷｉｌｋｉｎｓｏｎパワーディバイダの構成を示す図であり、図２は、２^ＮウェイＷｉｌｋｉｎｓｏｎパワーディバイダの構成を示す図であり、図１および図２に示すように、入力ポートおよび出力ポートは、いずれも特性インピーダンスＺ_０＝５０ｏｈｍとマッチングし、入力と出力の間の１／４波長ラインの特性インピーダンスが、
であり、アイソレーション抵抗が２Ｚ_０である。偶奇モード解析から、このパワーディバイダは信号の２等分を実現できることが分かる。一方、Ｗｉｌｋｉｎｓｏｎ２^Ｎウェイパワーディバイダは、合計Ｎ段のパワーディバイダを有し、第１段には一つの２ウェイパワーディバイダがあり、２段目には二つの２ウェイパワーディバイダがあり、・・・・・・Ｎ段目には２^{（Ｎ－１）}個の２ウェイパワーディバイダがある。この２^Ｎ－１個の全く同様なパワーディバイダが接続されて２^Ｎウェイパワーディバイダを構成し、その全体構成模式図を図２に示す。しかしながら、各２ウェイパワーディバイダの入力と出力の間の信号線の長さが一定の１／４波長であるので、パワーディバイダの面積を増やすだけでなく、大きな損失をもたらしてしまう。

本発明は、少なくともパワーディバイダの信号線長が長いことに起因するパワーディバイダの面積が大きいという問題を解決するように、パワーディバイダ、調整方法、電力分配方法、記憶媒体、及び電子装置を提供する。

一種のパワーディバイダを提供し、このパワーディバイダは、Ｍ個の電力分配ユニットを備え、前記Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各電力分配ユニットが１つの入力ポートと２つの出力ポートとを含み、前記カスケード構造における各々の第Ｋ段の電力分配ユニットが以下の関係を満たし、すなわち、前記第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合（共役マッチング）し、かつ、前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合し、ここで、Ｎ、Ｋ、Ｍはいずれも１以上の正の整数である。

さらに、一種の調整方法を提供し、パワーディバイダに適用される調整方法であって、
第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合するように、各々の第Ｋ段の電力分配ユニットの入力インピーダンスを調整することと、前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように、前記第Ｋ段の電力分配ユニットの出力インピーダンスを調整することと、を含み、ここで、Ｎ、Ｋ、Ｍはいずれも１以上の正の整数であり、前記パワーディバイダがＭ個の電力分配ユニットを備え、前記Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各電力分配ユニットが１つの入力ポートと２つの出力ポートとを含む。

さらに、上述したパワーディバイダを用いて電力分配を行うことを含む電力分配方法を提供する。

また、稼働時に前記調整方法を実行するように設定されているコンピュータプログラムを記憶した、コンピュータ読取可能な記憶媒体を提供する。

また、コンピュータプログラムを記憶したメモリと、前記コンピュータプログラムを稼働することで前記調整方法を実行するように設置されたプロセッサと、を備える電子装置を提供する。

図１は、２ウェイＷｉｌｋｉｎｓｏｎパワーディバイダの構成を示す図である。図２は、２^ＮウェイＷｉｌｋｉｎｓｏｎパワーディバイダの構成を示す図である。図３は、本発明の実施例によるパワーディバイダの構成を示すブロック図である。図４は、本発明の実施例による調整方法のフローチャートである。図５は、本発明の代替実施形態による小型化パワーディバイダの実施フローを示す図である。図６は、本発明の代替実施形態による１６ウェイパワーディバイダの構成を示す図である。図７は、本発明の代替実施形態による１６ウェイパワーディバイダの入力ポートから１６個の出力ポートへの挿入損失を示す図である。

以下、図面を参照しつつ、実施形態を併せて本発明を説明する。

ここで、「第１」、「第２」などの用語は、類似する対象物を区別するために用いられるが、特定の順序または前後の順を説明するために使用する必要はない。

実施例１
本発明の実施例は、一種のパワーディバイダを提供し、図３は、本発明の実施例によるパワーディバイダの構成を示すブロック図である。図３に示すように、Ｍ個の電力分配ユニットを備え、Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各電力分配ユニットが１つの入力ポートと２つの出力ポートとを含み、カスケード構造における各々の第Ｋ段の電力分配ユニットが以下の関係を満たし、すなわち、第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合し、かつ、第Ｋ段の電力分配ユニットの出力インピーダンスと第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合し、ここで、Ｎ、Ｋ、Ｍはいずれも１以上の正の整数である。

本発明の実施例によれば、各段の電力分配ユニットの入力インピーダンスと、各段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合し、且つ、各段の電力分配ユニットの出力インピーダンスと各段の電力分配ユニットの負荷インピーダンスとが共役整合するため、すなわち、パワーディバイダの段間インピーダンスが一定のインピーダンス値に限らず、一つの指定された複素インピーダンスとすることができるため、各段の２ウェイ（２分配）パワーディバイダの長さを短くし、関連技術におけるパワーディバイダの信号線長さが長いことに起因するパワーディバイダの面積が大きいという問題を解決し、パワーディバイダ全体の面積の減少を図りつつ、パワーディバイダ損失を低減した。

一つの代替実施形態において、Ｎ、ＭおよびＫがいずれも１である場合、第１段の電力分配ユニットの入力インピーダンスとパワーディバイダの目標ソースインピーダンスとが共役整合し、かつ、第１段の電力分配ユニットの出力インピーダンスとパワーディバイダの目標負荷インピーダンスとが共役整合し、パワーディバイダの目標ソースインピーダンスと目標負荷インピーダンスとが予め設定されている。Ｍが３以上、Ｎが２以上、およびＫが１の場合、第１段の電力分配ユニットの入力インピーダンスとパワーディバイダの目標ソースインピーダンスとが共役整合し、第１段の電力分配ユニットの出力インピーダンスと第１段の電力分配ユニットの負荷インピーダンスとが共役整合する。Ｍが３以上、Ｎが２以上、及び、Ｋが２以上Ｎ未満の場合、第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合し、かつ、第Ｋ段の電力分配ユニットの出力インピーダンスと第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合し、ここで、Ｋは、［２、Ｎ－１］における任意の正の整数である。Ｍが３以上、Ｎが２以上、かつＫがＮの場合、第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合し、かつ、第Ｋ段の電力分配ユニットの出力インピーダンスとパワーディバイダの目標負荷インピーダンスとが共役整合する。

一つの代替実施形態において、パワーディバイダは、アイソレーションインピーダンスユニットをさらに備え、アイソレーションインピーダンスユニットは、電力分配ユニットの２つの出力ポートの間に接続され、アイソレーションインピーダンスユニットは、電力分配ユニットの出力インピーダンスと電力分配ユニットの負荷インピーダンスとが共役整合するように、電力分配ユニットの出力インピーダンスを調整するように設置されている。

一つの代替実施形態において、アイソレーションインピーダンスユニットは、並列接続された抵抗とコンデンサを含む。

一つの代替実施形態において、Ｍが３以上、及びＮが２以上の場合、パワーディバイダにおける全てまたは一部の中間ポートに対応する入力インピーダンス及び／又は出力インピーダンスは、パワーディバイダの目標ソースインピーダンス又は目標負荷インピーダンスと等しくならなく、そのうち、中間ポートは、パワーディバイダにおけるパワーディバイダ入力ポートとパワーディバイダ出力ポートとの間の入力ポート又は出力ポートである。

パワーディバイダが２段または２段以上の電力分配ユニット構造を備える場合、一部または全ての中間ポートの入力インピーダンスまたは出力インピーダンスは、当該パワーディバイダの目標ソースインピーダンスまたは目標負荷インピーダンスと等しくなくてもよく、そのうち、中間ポートは、パワーディバイダにおけるパワーディバイダ入力ポートとパワーディバイダ出力ポートとの間の入力ポート又は出力ポートである。例えば、パワーディバイダの第１段の電力分配ユニットの出力ポートから当該パワーディバイダの最終段の電力分配ユニットの入力ポートに至るまでの全てのポートを含み、第１段の電力分配ユニットの出力ポートと最終段の電力分配ユニットの入力ポートも含む。

本発明の他の実施例によれば、例えば上記実施例に述べたパワーディバイダのようなパワーディバイダに適用される調整方法をさらに提供する。図４は、本発明の実施例による調整方法のフローチャートであり、図４に示すように、以下のステップを含んでいる。

スステップＳ４０２：第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合するように、第Ｋ段の電力分配ユニットの入力インピーダンスを調整する。

ステップＳ４０４：第Ｋ段の電力分配ユニットの出力インピーダンスと第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように、第Ｋ段の電力分配ユニットの出力インピーダンスを調整し、ここで、Ｎ、Ｋ、Ｍはいずれも１以上の正の整数であり、パワーディバイダがＭ個の電力分配ユニットを備え、Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各電力分配ユニットが１つの入力ポートと２つの出力ポートとを含む。

上記のステップにより、各段の電力分配ユニットの入力インピーダンスと、各段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合し、且つ、各段の電力分配ユニットの出力インピーダンスと各段の電力分配ユニットの負荷インピーダンスとが共役整合するため、すなわち、パワーディバイダの段間インピーダンスが一定のインピーダンス値に限らず、一つの指定された複素インピーダンスとすることができるため、各段の２ウェイ（２分配）パワーディバイダの長さを短くし、関連技術におけるパワーディバイダの信号線長さが長いことに起因するパワーディバイダの面積が大きいという問題を解決し、パワーディバイダ全体の面積の減少を図りつつ、パワーディバイダ損失を低減した。

一つの代替実施形態において、第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合するように、第Ｋ段の電力分配ユニットの入力インピーダンスを調整し、第Ｋ段の電力分配ユニットの出力インピーダンスと第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように、第Ｋ段の電力分配ユニットの出力インピーダンスを調整することは、以下の内容を含む。すなわち、Ｎ、ＭおよびＫがいずれも１である場合、第１段の電力分配ユニットの入力インピーダンスとパワーディバイダの目標ソースインピーダンスとが共役整合するように調整し、かつ、第１段の電力分配ユニットの出力インピーダンスとパワーディバイダの目標負荷インピーダンスとが共役整合するように調整し、パワーディバイダの目標ソースインピーダンスと目標負荷インピーダンスとが予め設定されている。Ｍが３以上、Ｎが２以上、およびＫが１の場合、第１段の電力分配ユニットの入力インピーダンスとパワーディバイダの目標ソースインピーダンスとが共役整合するように調整し、第１段の電力分配ユニットの出力インピーダンスと第１段の電力分配ユニットの負荷インピーダンスとが共役整合するように調整する。Ｍが３以上、Ｎが２以上、及び、Ｋが２以上Ｎ未満の場合、第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合するように調整し、かつ、第Ｋ段の電力分配ユニットの出力インピーダンスと第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように調整し、ここで、Ｋは、［２、Ｎ－１］における任意の正の整数である。Ｍが３以上、Ｎが２以上、かつＫがＮの場合、第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合するように調整し、かつ、第Ｋ段の電力分配ユニットの出力インピーダンスとパワーディバイダの目標負荷インピーダンスとが共役整合するように調整する。

一つの代替実施形態において、以下の方式によって第Ｋ段の電力分配ユニットの出力インピーダンスを調整する。すなわち、電力分配ユニットの特性インピーダンス及び／又はマイクロストリップラインの長さを調整すること、及び／又は、電力分配ユニットの二つの出力ポートの間に接続されたアイソレーションインピーダンスユニットによって電力分配ユニットの出力インピーダンスを調整することである。

一つの代替実施形態において、Ｍが３以上、およびＮが２以上の場合、調整後のパワーディバイダにおける全てまたは一部の中間ポートに対応する入力インピーダンス及び／又は出力インピーダンスは、パワーディバイダの目標ソースインピーダンスまたは目標負荷インピーダンスと等しくなく、そのうち、中間ポートは、パワーディバイダにおけるパワーディバイダ入力ポートとパワーディバイダ出力ポートとの間の入力ポートまたは出力ポートである。

本発明の一つの実施例によれば、上記いずれの実施例に記載のパワーディバイダを用いて電力分配を行うことを含む電力分配方法がさらに提供される。

代替実施形態
本発明の実施例は、パワーディバイダを小型化する設計方法を提供し、この設計方法により、少なくとも面積を元の３分の１に縮小し、伝送損失も低減したパワーディバイダが得られる。

図５は、本発明の代替実施形態による小型化パワーディバイダの実施フローを示す図であり、図５に示すように、本発明の実施例に記載の、パワーディバイダを小型化する方法は、以下のステップを含んでいる。

第１ステップ：まず、２^Ｎ分配が要求されるパワーディバイダのソースインピーダンスＺ_Ｓと負荷インピーダンスＺ_Ｌを明確にし、例えば、予めパワーディバイダの目標ソースインピーダンスと目標負荷インピーダンスとを設定し、パワーディバイダの入出力インピーダンスとソースインピーダンス及び負荷インピーダンスとを共役整合させる。

第２ステップ：入力がＺ_ｉｎ１であることから出力が負荷Ｚ_Ｌ１に整合したことまでの２ウェイ（２分配）パワーディバイダを実現する。

本発明の実施例に記載のパワーディバイダの入力ポートは、信号源インピーダンスＺ_Ｓに整合し、入力インピーダンスは、Ｚ_ｉｎ１＝Ｚｓ^＊であり、第１段の２ウェイ（２分配）パワーディバイダの負荷インピーダンスは、Ｚ_Ｌ１である。パワーディバイダに用いられるマイクロストリップラインの特性インピーダンスは、Ｚ_０１であり、アームの長さは、ｌ_１である。

良好な伝送特性を得るように、第１段の２ウェイ（２分配）パワーディバイダの出力インピーダンスと負荷インピーダンスを共役整合させる。第１段の２ウェイ（２分配）パワーディバイダの２つの出力ポートの間は、アイソレーションインピーダンスで接続され、アイソレーションインピーダンスＺ_１は、抵抗Ｒ_１とコンデンサＣ_１とが並列接続して構成されてもよい。アイソレーション抵抗Ｒ_１とコンデンサＣ_１は、アイソレーションを改善するだけでなく、出力インピーダンスを調整して負荷インピーダンスとの共役整合も図る。

第３ステップ：入力インピーダンスがＺ_ｉｎ２であることから出力が負荷Ｚ_Ｌ２にに整合したことまでの２ウェイ（２分配）パワーディバイダを実現し、上記第２ステップで設計したパワーディバイダとカスケード接続して４ウェイ（４分配）パワーディバイダを実現する。

本発明の実施例に記載の第２段の２ウェイ（２分配）パワーディバイダの入力ポートは、第１段の２ウェイ（２分配）パワーディバイダの出力インピーダンスＺ_Ｌ１ ^＊に整合し、入力インピーダンスは、Ｚ_ｉｎ２＝Ｚ_Ｌ１である。パワーディバイダに用いられるマイクロストリップラインの特性インピーダンスは、Ｚ_０２であり、アームの長さは、ｌ_２である。

良好な伝送特性を得るように、第２段の２ウェイ（２分配）パワーディバイダの出力インピーダンスと負荷インピーダンスを共役整合させる。第２段の２ウェイ（２分配）パワーディバイダの２つの出力ポートの間は、アイソレーションインピーダンスで接続され、アイソレーションインピーダンスＺ_２は、抵抗Ｒ_２とコンデンサＣ_２とが並列接続して構成される。アイソレーション抵抗Ｒ_２とコンデンサＣ_２は、アイソレーションを改善するだけでなく、出力インピーダンスを調整して負荷インピーダンスとの共役整合も図る。

第４ステップ：入力インピーダンスがＺ_ｉｎｋであることから出力が負荷Ｚ_Ｌｋにに整合したことまでの２ウェイ（２分配）パワーディバイダを実現し、第３ステップで設計したパワーディバイダとカスケード接続して２^ｋウェイ（２^ｋ分配）パワーディバイダを実現する。ここで、Ｋ＝２、３、…、Ｎ－１である。

本発明の実施例に記載の第Ｋ段の２ウェイ（２分配）パワーディバイダの入力ポートは、第（Ｋ－１）段の２ウェイ（２分配）パワーディバイダの出力インピーダンスＺ_{Ｌ（ｋ－１）} ^＊に整合し、入力インピーダンスは、Ｚ_ｉｎｋ＝Ｚ_{Ｌ（ｋ－１）}であり、第Ｋ段の２ウェイ（２分配）パワーディバイダの負荷インピーダンスは、それぞれＺ_Ｌｋである。Ｚ_ｉｎｋとＺ_Ｌｋとの関係は、下記の通りである。

ここで、Ｚ_０ｋは、第Ｋ段の２ウェイ（２分配）パワーディバイダの特性インピーダンスであり、ｌ_ｋは、第Ｋ段の２ウェイ（２分配）パワーディバイダの長さであり、Ｚ_Ｌｋは、第Ｋ段の２ウェイ（２分配）パワーディバイダの負荷インピーダンスであり、Ｚ_ｉｎｋは、第Ｋ段の２ウェイ（２分配）パワーディバイダの入力インピーダンスであり、β＝２π／λであり、λは波長である。

良好な伝送特性を得るように、第Ｋ段の２ウェイ（２分配）パワーディバイダの出力インピーダンスと負荷インピーダンスとを共役整合させる。第Ｋ段の２ウェイ（２分配）パワーディバイダの２つの出力ポートの間は、アイソレーションインピーダンスで接続され、アイソレーションインピーダンスＺ_Ｋは、抵抗Ｒ_ＫとコンデンサＣ_Ｋとが並列接続して構成される。アイソレーション抵抗Ｒ_ＫとコンデンサＣ_Ｋは、アイソレーションを改善するだけでなく、出力インピーダンスを調整して負荷インピーダンスとの共役整合も図る。

第５ステップ：入力インピーダンスがＺ_ｉｎＮであることから出力が負荷Ｚ_ＬＮに整合したことまでの２ウェイ（２分配）パワーディバイダを実現し、第４ステップで設計したパワーディバイダとカスケード接続して２^Ｎウェイ（２^Ｎ分配）パワーディバイダを実現する。

本発明の実施例に記載の第Ｎ段の２ウェイ（２分配）パワーディバイダの入力ポートは、第（Ｎ－１）段の２ウェイ（２分配）パワーディバイダの出力インピーダンスＺ_{Ｌ（Ｎ－１）} ^＊に整合し、第Ｎ段の２ウェイ（２分配）パワーディバイダの入力ポートの入力インピーダンスは、Ｚ_ｉｎＮ＝Ｚ_{Ｌ（Ｎ－１）}である。第Ｎ段の２ウェイ（２分配）パワーディバイダの負荷インピーダンスは、それぞれＺ_ＬＮ＝Ｚ_Ｌである。パワーディバイダに用いられるマイクロストリップラインの特性インピーダンスは、Ｚ_０Ｎであり、アームの長さは、ｌ_Ｎである。

良好な伝送特性を得るように、第Ｎ段の２ウェイ（２分配）パワーディバイダの出力インピーダンスと負荷インピーダンスとを共役整合させる。第Ｎ段の２ウェイ（２分配）パワーディバイダの２つの出力ポートの間は、アイソレーションインピーダンスで接続され、アイソレーションインピーダンスＺ_Ｎは、抵抗Ｒ_ＮとコンデンサＣ_Ｎとが並列接続して構成される。アイソレーション抵抗Ｒ_ＮとコンデンサＣ_Ｎは、アイソレーションを改善するだけでなく、出力インピーダンスを調整して負荷インピーダンスとの共役整合も図る。

第６ステップ：上記のパワーディバイダをカスケード接続して、２^Ｎウェイ（２^Ｎ分配）パワーディバイダを構成する。

本発明の実施例で設計された２^Ｎウェイ（２^Ｎ分配）パワーディバイダは、合計Ｎ段であり、２^Ｎ－１個のパワーディバイダで接続してなる。第１段には一つの２ウェイパワーディバイダがあり、第２段には二つの２ウェイパワーディバイダがあり、第３段には四つの２ウェイパワーディバイダがあり、・・・、これによって類推し、第Ｎ段には２^{（Ｎ－１）}個の２ウェイパワーディバイダがある。

第１段の２ウェイパワーディバイダの入力ポートとソースインピーダンスとが接続され、ソースインピーダンスから第１段の２ウェイパワーディバイダの入力ポートに信号が伝達され、第１段の２ウェイパワーディバイダによって電力の２等分分配が実現される。第１段の２ウェイパワーディバイダの２つの出力ポートは、それぞれ、第２段の２つの２ウェイパワーディバイダの入力ポートに接続され、信号は、第１段と第２段のパワーディバイダにより電力の４等分分配が実現される。これによって類推し、第Ｎ－１段の２ウェイパワーディバイダの２つの出力ポートは、それぞれ、第Ｎ段の２つの２ウェイパワーディバイダの入力ポートに接続され、信号は、このＮ段のパワーディバイダにより電力の２^Ｎ等分分配が実現される。

従来のＷｉｌｋｉｎｓｏｎ（ウィルキンソン型）パワーディバイダでは、１／４波長のパワーディバイダアーム長さを用いて、出力ポートから入力ポートへの５０ｏｈｍマッチングを実現している。本発明の実施例において、多段の２ウェイパワーディバイダは柔軟なインピーダンス整合によって、１／４波長に制限される必要がなく、それにより、パワーディバイダのアーム長さを短縮し、パワーディバイダのサイズを小さくする効果を達成している。この方法は、ボードレベル回路でもチップ回路でも、適用可能で効果的である。本発明の実施例に記載の方法によれば、伝送損失を低減し、面積を節約し、製造コスト等を低減している。

また、本発明の実施例で述べた理論設計に基づく１６ウェイ（１６分配）パワーディバイダは、上記従来のパワーディバイダの問題点を効果的に解決し、１６ウェイ（１６分配）パワーディバイダの全体構成の模式図を図６に示し、図６は、図３における２^Ｎウェイ（２^Ｎ分配）パワーディバイダの具体例である。

本発明の実施例で設計した各段の２ウェイ（２分配）パワーディバイダに、入力インピーダンスＺ_ｉｎと負荷インピーダンスＺ_Ｌの関係は、下記の通りである。
ここで、
、
である。
λ_ｇは、マイクロストリップライン媒体における信号の波長であり、λは、真空における信号の波長であり、ε_ｒは、マイクロストリップラインにおける媒体の誘電率である。

従来のパワーディバイダの設計と異なり、ここでのＺ_ｉｎとＺ_Ｌは、固定の５０ｏｈｍではなく、実現可能な一つの中間インピーダンス値である。同様に、パワーディバイダのアーム長さｌも、１／４波長ではなく、入出力インピーダンスで決まる値である。

本発明の実施例に係るパワーディバイダは、マイクロストリップラインからなり、信号線は上層の厚い金属Ｅ１層であり、下層Ｍ１金属はグランドプレーンとされ、動作周波数帯は３７ＧＨｚ～４０ＧＨｚであり、１／４波長は約１２００μｍであり、入出力インピーダンスは５０ｏｈｍである。

本発明の実施例に係る１６ウェイ（１６分配）パワーディバイダの第１段の２ウェイ（２分配）パワーディバイダにおいて、入力インピーダンスは５０ｏｈｍとマッチングする必要があり、出力インピーダンスは５０ｏｈｍとマッチングする必要がないので、マイクロストリップラインの長さは、１／４波長の長さを必要としない。マイクロストリップラインの特性インピーダンスは５０ｏｈｍ、出力ポートの出力インピーダンスは５６ｏｈｍ－ｊ２５ｏｈｍ、長さは３８７μｍで、１／４波長の３分の１となるように設計する。出力ポートの間のアイソレーションは、アイソレーション抵抗及びコンデンサによって最適化される。

本発明の実施例に係る１６ウェイ（１６分配）パワーディバイダの第２段の２ウェイ（２分配）パワーディバイダにおいて、第１段のパワーディバイダとマッチングするように、入力インピーダンスを５６ｏｈｍ＋ｊ２５ｏｈｍとして設計し、同じく５０ｏｈｍの特性インピーダンスのマイクロストリップラインで電力の２分配の機能を実現する。マイクロストリップラインの長さは、３３０μｍで、１／４波長の３分の１とした。出力ポートの出力インピーダンスは、４０ｏｈｍ－ｊ４０ｏｈｍであり、出力ポートの間のアイソレーションは、アイソレーション抵抗およびコンデンサによって最適化される。

本発明の実施例に係る１６ウェイ（１６分配）パワーディバイダの第３段の２ウェイ（２分配）パワーディバイダにおいて、第２段のパワーディバイダとマッチングするように、入力インピーダンスを４０ｏｈｍ＋ｊ４０ｏｈｍとして設計し、同じく５０ｏｈｍの特性インピーダンスのマイクロストリップラインで電力の２分配の機能を実現し、マイクロストリップラインの長さは、２９０μｍである。出力ポートの出力インピーダンスは、３０ｏｈｍ－ｊ４２ｏｈｍであり、出力ポートの間のアイソレーションは、アイソレーション抵抗およびコンデンサによって最適化される。

本発明の実施例に係る１６ウェイ（１６分配）パワーディバイダの第４段の２ウェイ（２分配）パワーディバイダにおいて、第３段のパワーディバイダとマッチングするように、入力インピーダンスを３０ｏｈｍ＋ｊ４２ｏｈｍとして設計し、出力インピーダンスは、５０ｏｈｍの負荷とマッチングする必要がある。出力ポートの間のアイソレーションは、アイソレーション抵抗およびコンデンサによって最適化される。

上記第１段の２ウェイ（２分配）パワーディバイダ、第２段の２ウェイ（２分配）パワーディバイダ、第３段の２ウェイ（２分配）パワーディバイダ、及び第４段の２ウェイ（２分配）パワーディバイダをカスケード接続して、１６ウェイ（１６分配）パワーディバイダを得る。本発明の実施例に係る１６ウェイ（１６分配）パワーディバイダは、一つの第１段の２ウェイ（２分配）パワーディバイダと、二つの第２段の２ウェイ（２分配）パワーディバイダと、四つの第３段の２ウェイ（２分配）パワーディバイダと、八つの第４段の２ウェイ（２分配）パワーディバイダとを含んでいる。従来のＷｉｌｋｉｎｓｏｎ（ウィルキンソン型）パワーディバイダの各段の２ウェイ（２分配）パワーディバイダの長さは、１／４波長であるが、本発明の実施例で設計したパワーディバイダの各段の２ウェイ（２分配）パワーディバイダの長さは、いずれも従来のパワーディバイダの長さの１／３のみである。パワーディバイダの総面積は、１．３ｍｍ＊１．３ｍｍであり、従来のパワーディバイダに比べ、チップの面積コストを大幅に小さくした。

また、１６ウェイ（１６分配）パワーディバイダの長さの短縮により、マイクロストリップ信号線の寄生による損失も小さくなるので、本発明の実施例で設計したパワーディバイダでは、伝送損失も低減された。

３７ＧＨｚ～４０ＧＨｚ周波数帯域では、設計された１６ウェイ（１６分配）パワーディバイダの損失が１ｄＢ未満であり、複数の出力ポートのアイソレーションが、いずれも－２０ｄＢ未満であり、入力ポートのリターンロスがＳ１１＜－１０ｄＢである。設計された１６ウェイ（１６分配）パワーディバイダのリターンロス、挿入ロス及びアイソレーション曲線は、図７に示す通りである。

以上のように、本発明の実施例で提案した２^Ｎウェイ（２^Ｎ分配）パワーディバイダの設計方法に基づいて設計された１６ウェイ（１６分配）パワーディバイダは、性能指標が良好であると共に、面積が従来のＷｉｌｋｉｎｓｏｎ（ウィルキンソン型）パワーディバイダの３分の１程度に縮小され、回路設計のコストを大幅に節約し、回路設計において普及するのに適する。

上述した実施形態の説明により、上記実施例の方法は、ソフトウェアと必要な汎用のハードウェアプラットフォームによって実現されてもよいし、ハードウェアによって実現されてもよい。本開示の技術案は、本質的にソフトウェア製品の形で具体化することができ、このコンピュータソフトウェア製品は、一つの記憶媒体（例えば、Ｒｅａｄ－ＯｎｌｙＭｅｍｏｒｙ、ＲＯＭ）／ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＲＡＭ）、磁気ディスク、光ディスクなど）に格納され、１台の端末装置（携帯電話、コンピュータ、サーバ、ネットワーク機器などでもよい）が本発明の実施例に記載された方法を実行できるようにするための複数の命令を含む。

本発明の実施例は、コンピュータ読取可能な記憶媒体をさらに提供し、このコンピュータ読取可能な記憶媒体には、稼働時に、上記のいずれかの方法実施例におけるステップを実行するように設定されたコンピュータプログラムが記憶されている。

あるいは、本実施例において、上記コンピュータ読取可能な記憶媒体は、以下のステップを実行するためのコンピュータプログラムを記憶するように設定されてもよい。

Ｓ１：第Ｋ段の電力分配ユニットの入力インピーダンスと第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合するように、第Ｋ段の電力分配ユニットの入力インピーダンスを調整する。

Ｓ２：第Ｋ段の電力分配ユニットの出力インピーダンスと第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように、第Ｋ段の電力分配ユニットの出力インピーダンスを調整し、ここで、Ｎ、Ｋ、Ｍはいずれも１以上の正の整数であり、パワーディバイダがＭ個の電力分配ユニットを備え、Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各電力分配ユニットが１つの入力ポートと２つの出力ポートとを含む。

あるいは、本実施例において、上記の記憶媒体は、Ｕディスク、ＲＯＭ、ＲＡＭ、モバイルハードディスク、磁気ディスク、または光ディスクなど、コンピュータプログラムを記憶可能な複数種の媒体を含み得るが、これに限定されるものではない。

また、本発明の実施例は、電子装置をさらに提供し、コンピュータプログラムを記憶したメモリと、コンピュータプログラムを稼働することで上記のいずれかの方法実施例におけるステップを実行するように設置されたプロセッサと、を備える。

あるいは、上記の電子装置は、上記プロセッサと接続された伝送機器と、上記プロセッサと接続された入出力機器とをさらに備えても良い。

あるいは、本実施例において、上記のプロセッサは、コンピュータプログラムによって以下のステップを実行するように設定されてもよい。

あるいは、本実施例における具体的な例は、上記の実施例及び代替実施形態において説明した例を参照してもよいが、ここでは説明を省略する。

上述した本開示の複数のモジュールまたは複数のステップは、汎用の演算装置で実現されることができ、単一の演算装置に集約されてもよいし、複数の演算装置からなるネットワーク上に分散してもよい。あるいは、演算装置が実行可能なプログラムコードで実現できるため、記憶装置に記憶させて演算装置により実行することができる。そして、場合によっては、示したステップや記述のステップを、こことは異なる順序で実行したり、それぞれを複数の集積回路モジュールとして作成したり、それらの複数のモジュールやステップを単一の集積回路モジュールとして作成したりすることができる。これにより、本開示は、如何なる特定のハードウェアとソフトウェアとの組合せに制限されない。

Claims

Ｍ個の電力分配ユニットを備え、
前記Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各電力分配ユニットが１つの入力ポートと２つの出力ポートとを含み、前記カスケード構造における各々の第Ｋ段の電力分配ユニットが以下の関係を満たし、
すなわち、前記第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合し、かつ、前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合し、ここで、Ｎ、Ｋはいずれも１以上の正の整数であり、Ｍは１よりも大きい正の整数であり、
アイソレーションインピーダンスユニットをさらに備え、
前記アイソレーションインピーダンスユニットは、前記電力分配ユニットの前記２つの出力ポートの間に接続され、前記アイソレーションインピーダンスユニットは、前記電力分配ユニットの前記出力インピーダンスと前記電力分配ユニットの前記負荷インピーダンスとが共役整合するように、前記電力分配ユニットの出力インピーダンスを調整するように設置されており、
前記アイソレーションインピーダンスユニットは、並列接続された抵抗とコンデンサを含む、
ことを特徴とするパワーディバイダ。
Ｎ、Ｋがいずれも１、Ｍが１よりも大きい正の整数である場合、第１段の電力分配ユニットの入力インピーダンスと予め設定された前記パワーディバイダの目標ソースインピーダンスとが共役整合し、かつ、前記第１段の電力分配ユニットの出力インピーダンスと予め設定された前記パワーディバイダの目標負荷インピーダンスとが共役整合し、
Ｍが３以上、Ｎが２以上、およびＫが１の場合、第１段の電力分配ユニットの入力インピーダンスと予め設定された前記パワーディバイダの目標ソースインピーダンスとが共役整合し、前記第１段の電力分配ユニットの出力インピーダンスと前記第１段の電力分配ユニットの負荷インピーダンスとが共役整合し、
Ｍが３以上、Ｎが２以上、および、Ｋが２以上Ｎ未満の場合、第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットに接続された第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合し、かつ、前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合し、
Ｍが３以上、Ｎが２以上、かつＫがＮの場合、第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットに接続された第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合し、かつ、前記第Ｋ段の電力分配ユニットの出力インピーダンスと予め設定された前記パワーディバイダの目標負荷インピーダンスとが共役整合する、
ことを特徴とする請求項１に記載のパワーディバイダ。
Ｍが３以上、及びＮが２以上の場合、前記パワーディバイダにおける全てまたは一部の中間ポートに対応する入力インピーダンスが、前記パワーディバイダの目標ソースインピーダンスと等しくならなく、または、前記パワーディバイダにおける全てまたは一部の中間ポートに対応する出力インピーダンスが、前記パワーディバイダの目標負荷インピーダンスと等しくならなく、または、前記パワーディバイダにおける一部の中間ポートに対応する入力インピーダンスが、前記パワーディバイダの目標ソースインピーダンスと等しくならなく、且つパワーディバイダにおける一部の中間ポートに対応する出力インピーダンスが、前記パワーディバイダの目標負荷インピーダンスと等しくならなく、
そのうち、前記中間ポートは、前記パワーディバイダにおける前記パワーディバイダの入力ポートと前記パワーディバイダの出力ポートとの間の電力分配ユニットの入力ポートおよび電力分配ユニットの出力ポートの少なくとも一方である、
ことを特徴とする請求項１に記載のパワーディバイダ。
パワーディバイダに適用される調整方法であって、
各々の第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合するように、前記パワーディバイダの各々の第Ｋ段の電力分配ユニットの入力インピーダンスを調整することと、
前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように、前記第Ｋ段の電力分配ユニットの出力インピーダンスを調整することと、を含み、
ここで、前記パワーディバイダがＭ個の電力分配ユニットを備え、前記Ｍ個の電力分配ユニットがカスケード接続されてＮ段のカスケード構造を形成し、各々の電力分配ユニットが１つの入力ポートと２つの出力ポートとを含み、Ｎ、Ｋはいずれも１以上の正の整数であり、Ｍは１よりも大きい正の整数であり、
Ｍが３以上、及びＮが２以上の場合、調整後の前記パワーディバイダにおける全てまたは一部の中間ポートに対応する入力インピーダンスが、前記パワーディバイダの目標ソースインピーダンスと等しくならなく、または、前記パワーディバイダにおける全てまたは一部の中間ポートに対応する出力インピーダンスが、前記パワーディバイダの目標ソースインピーダンス又は目標負荷インピーダンスと等しくならなく、または、前記パワーディバイダにおける一部の中間ポートに対応する入力インピーダンスが、前記パワーディバイダの目標ソースインピーダンスと等しくならなく、且つパワーディバイダにおける一部の中間ポートに対応する出力インピーダンスが、前記パワーディバイダの目標負荷インピーダンスと等しくならなく、
そのうち、前記中間ポートは、前記パワーディバイダにおける前記パワーディバイダの入力ポートと前記パワーディバイダの出力ポートとの間の電力分配ユニットの入力ポートおよび電力分配ユニットの出力ポートの少なくとも一方であり、
前記アイソレーションインピーダンスユニットは、並列接続された抵抗とコンデンサを含む、
ことを特徴とする調整方法。
前記の各々の第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットの入力ポートに接続されたユニットの出力インピーダンスとが共役整合するように、前記パワーディバイダの各々の第Ｋ段の電力分配ユニットの入力インピーダンスを調整し、前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように、前記第Ｋ段の電力分配ユニットの出力インピーダンスを調整することは、
Ｎ、Ｋがいずれも１、Ｍが１よりも大きい正の整数である場合、第１段の電力分配ユニットの入力インピーダンスと予め設定された前記パワーディバイダの目標ソースインピーダンスとが共役整合するように調整し、かつ、前記第１段の電力分配ユニットの出力インピーダンスと予め設定された前記パワーディバイダの目標負荷インピーダンスとが共役整合するように調整することと、
Ｍが３以上、Ｎが２以上、およびＫが１の場合、第１段の電力分配ユニットの入力インピーダンスと予め設定された前記パワーディバイダの目標ソースインピーダンスとが共役整合するように調整し、前記第１段の電力分配ユニットの出力インピーダンスと前記第１段の電力分配ユニットの負荷インピーダンスとが共役整合するように調整することと、
Ｍが３以上、Ｎが２以上、及び、Ｋが２以上Ｎ未満の場合、第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットに接続された第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合するように調整し、かつ、前記第Ｋ段の電力分配ユニットの出力インピーダンスと前記第Ｋ段の電力分配ユニットの負荷インピーダンスとが共役整合するように調整することと、
Ｍが３以上、Ｎが２以上、かつＫがＮの場合、第Ｋ段の電力分配ユニットの入力インピーダンスと前記第Ｋ段の電力分配ユニットに接続された第Ｋ－１段の電力分配ユニットの出力インピーダンスとが共役整合するように調整し、かつ、前記第Ｋ段の電力分配ユニットの出力インピーダンスと予め設定された前記パワーディバイダの目標負荷インピーダンスとが共役整合するように調整することと、
を含むことを特徴とする請求項４に記載の調整方法。
以下の少なくとも１つの方式によって前記第Ｋ段の電力分配ユニットの出力インピーダンスを調整し、すなわち、
前記電力分配ユニットの特性インピーダンス及びマイクロストリップラインの長さの少なくとも一方を調整し、
前記電力分配ユニットの前記２つの出力ポートの間に接続されたアイソレーションインピーダンスユニットによって前記電力分配ユニットの出力インピーダンスを調整する、
ことを特徴とする請求項４に記載の調整方法。
請求項１～３のいずれか１項に記載のパワーディバイダを用いて電力分配を行うことを特徴とする電力分配方法。
稼働時に請求項４～６のいずれか１項に記載の調整方法を実行するように設定されているコンピュータプログラムを記憶した、ことを特徴とするコンピュータ読取可能な記憶媒体。
コンピュータプログラムを記憶したメモリと、
前記コンピュータプログラムを稼働することで請求項４～６のいずれか１項に記載の調整方法を実行するように設置されたプロセッサと、
を備えることを特徴とする電子装置。