JP7395384B2

JP7395384B2 - 伝送装置

Info

Publication number: JP7395384B2
Application number: JP2020028996A
Authority: JP
Inventors: 篤井上; 基彦岡部
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2020-02-25
Filing date: 2020-02-25
Publication date: 2023-12-11
Anticipated expiration: 2040-02-25
Also published as: JP2021136481A

Description

本発明の実施形態は、伝送装置に関する。

従来から、例えば、産業プラント等では、ＰＬＣ（Programmable Logic Controller）や入出力装置などの伝送装置をネットワークで接続した伝送システムにおいて、各伝送装置にデータを共有するためのコモンメモリを配置する技術がある。

そして、一般に、それぞれの伝送装置では、他の伝送装置とデータの送受信を行うときにコモンメモリが使用されている場合、内部処理（自身の伝送装置内での処理）のためのコモンメモリへのアクセスは許可されない。また、伝送システムにおいてネットワーク構成情報伝送時間帯と制御データ伝送時間帯が周期的に繰り返されている場合に、一般に、ネットワーク構成情報伝送時間帯は制御データ伝送時間帯よりも使用されている時間の割合が小さい。

特許第４３３５３２７号公報特許第３７６６３７７号公報特開２０１１－０５９９１５号公報

しかしながら、上述の従来技術では、伝送装置において、内部処理のためにコモンメモリへアクセスする必要が生じた場合、そのときが上述の時間帯のいずれであるかに関係なく一定の頻度でコモンメモリへのアクセスのトライをしていたので、アクセスごとの性質（緊急性等）に応じたトライ頻度を実現できていなかった。

そこで、本実施形態は、上述の事情に鑑みてなされたものであり、各伝送装置がコモンメモリを備える伝送システムにおいて、内部処理のためのコモンメモリへのアクセスごとの性質に応じたトライ頻度を実現できる伝送装置を提供することを課題とする。

実施形態の伝送装置は、複数の伝送装置がネットワークで接続されている伝送システムにおける他の前記伝送装置との間での同報通信により送受信したデータを記憶するコモンメモリと、他の前記伝送装置とデータの送受信を行うときに前記コモンメモリにアクセスする第１の処理部と、内部処理のために前記コモンメモリにアクセスする第２の処理部と、前記第１の処理部が前記コモンメモリにアクセスしていないときは前記第２の処理部による前記コモンメモリへのアクセスを許可し、前記第１の処理部が前記コモンメモリにアクセスしているときは前記第２の処理部による前記コモンメモリへのアクセスを許可しない調停部と、前記伝送システムにおいてネットワーク構成情報伝送時間帯と制御データ伝送時間帯が周期的に繰り返されており、前記ネットワーク構成情報伝送時間帯であることを前記第２の処理部に対して通知する通知部と、を備える。前記第２の処理部は、前記ネットワーク構成情報伝送時間帯と前記制御データ伝送時間帯で、前記コモンメモリに対するアクセスのトライ頻度を異ならせる。

図１は、第１実施形態の伝送システムの全体構成の概要を示す図である。図２は、第１実施形態の伝送装置の構成の概要を示す図である。図３は、第１実施形態の伝送システムにおける伝送時間帯の説明図である。図４は、第１実施形態の伝送装置による処理を示すフローチャートである。図５は、第２実施形態の伝送装置の構成の概要を示す図である。図６は、比較例の伝送装置の構成の概要を示す図である。

以下、図面を参照して、実施形態の伝送装置について説明する。理解を容易にするために、まず、比較例（従来技術）について説明する。図６は、比較例の伝送装置の構成の概要を示す図である。

複数の伝送装置をネットワークで接続した伝送システムにおいて、伝送装置では、ＣＰＵがコモンメモリへアクセスを行おうとすると、コモンメモリアクセス部がコモンメモリへのアクセスを行っていない場合、調停回路は、ＣＰＵからコモンメモリへのアクセスを許可する。

また、コモンメモリアクセス部がコモンメモリへアクセスを行っている場合、調停回路は、ＣＰＵに対してウェイト信号を出力し、ＣＰＵはアクセスを保留して待機する。ＣＰＵは、ウェイト信号の解除後に、コモンメモリへのアクセスを行う。調停回路は、ＣＰＵとコモンメモリアクセス部が同時にコモンメモリにアクセスしようとした場合は、コモンメモリアクセス部からのアクセスを優先する。つまり、ＣＰＵは、コモンメモリにアクセスしようとした場合、コモンメモリアクセス部からコモンメモリへのアクセス状況に影響を受ける。

また、伝送装置では、内部処理のためにコモンメモリへアクセスする必要が生じた場合、そのときがネットワーク構成情報伝送時間帯と制御データ伝送時間帯のいずれであるかに関係なく一定の頻度でコモンメモリへのアクセスのトライをしていたので、アクセスごとの性質（緊急性等）に応じたトライ頻度を実現できていなかった。

そこで、以下では、各伝送装置がコモンメモリを備える伝送システムにおいて、内部処理のためのコモンメモリへのアクセスごとの性質に応じたトライ頻度を実現できる技術について説明する。

（第１実施形態）
図１は、第１実施形態の伝送システムＳの全体構成の概要を示す図である。伝送システムＳは、ネットワークＮで接続された複数の伝送装置１を備える。伝送システムＳは、例えば、産業プラント等において使用される。その場合、伝送装置１は、例えば、ＰＬＣや入出力装置である。

また、伝送システムＳにおいて、それぞれの伝送装置１の送信権は、例えば、トークンパッシング方式によって決定される。つまり、複数の伝送装置１のうち、トークンを受信した伝送装置１がデータの送信権を有する。データの送信権を取得した伝送装置１は、同報通信（ブロードキャスト）によって、他の全ての伝送装置１に対してデータを送信する。

図２は、第１実施形態の伝送装置１の構成の概要を示す図である。伝送装置１は、伝送ボード２と、メモリ３と、ＣＰＵ４（第２の処理部）と、調停回路５（調停部）と、コモンメモリ６と、を備える。なお、図２において、矢印は主なデータの流れを示したものであり、矢印がない部分でも必要に応じてデータは送受信される（図５も同様）。

伝送ボード２は、送受信部２１と、コモンメモリアクセス部２２（第１の処理部）と、制御部２３と、通知部２４と、を備える。

送受信部２１は、ネットワークＮを介して他の伝送装置１とデータの送受信を行う。コモンメモリアクセス部２２は、送受信部２１が他の伝送装置１とのデータの送受信を行う際に、コモンメモリ６に対するアクセスを行ってデータの読み書きを行う。

制御部２３は、送受信部２１と通知部２４を制御する。また、伝送システムＳにおいて、ネットワーク構成情報伝送時間帯と制御データ伝送時間帯が周期的に繰り返されている。ここで、図３は、第１実施形態の伝送システムＳにおける伝送時間帯の説明図である。ネットワーク構成情報伝送時間帯は、例えば、伝送システムＳに対して伝送装置１の追加や削除があったときに、その情報（ネットワーク構成情報）の送受信を行う時間帯である。また、制御データ伝送時間帯は、伝送装置１の制御に関するデータや配下の各種センサ（不図示）によるセンシングデータなどの送受信を行う時間帯である。そして、一般に、伝送システムＳに対する伝送装置１の追加や削除は頻繁に行われるものではないので、ネットワーク構成情報伝送時間帯は制御データ伝送時間帯よりも使用されている時間の割合が小さい。

図２に戻って、通知部２４は、制御部２３からの指令にしたがって、ネットワーク構成情報伝送時間帯であることをＣＰＵ４に対して通知する（詳細は後述）。

メモリ３は、例えば、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、フラッシュメモリ等である。

ＣＰＵ４は、メモリ３を用いて各種演算処理を実行する。また、ＣＰＵ４は、内部処理のためにコモンメモリ６にアクセスする。ＣＰＵ４は、例えば、伝送装置１の配下の各種センサ（不図示）のセンシングデータをコモンメモリ６に書き込むために、コモンメモリ６にアクセスする。

また、ＣＰＵ４は、ネットワーク構成情報伝送時間帯と制御データ伝送時間帯で、コモンメモリ６に対するアクセスのトライ頻度を異ならせる（詳細は後述）。

調停回路５は、コモンメモリアクセス部２２がコモンメモリ６にアクセスしていないときはＣＰＵ４によるコモンメモリ６へのアクセスを許可し、コモンメモリアクセス部２２がコモンメモリ６にアクセスしているときはＣＰＵ４によるコモンメモリ６へのアクセスを許可しない。

コモンメモリ６は、他の伝送装置１とデータを共有する。つまり、コモンメモリ６は、他の伝送装置１との間での同報通信により送受信したデータを記憶する。コモンメモリ６のメモリ空間は、例えば、送信用データを格納する記憶領域と、他の伝送装置１からブロードキャストされたデータを保存する記憶領域と、に分かれている。また、各データの格納先の記憶領域は、予め定められている。

次に、通知部２４とＣＰＵ４の動作について詳述する。例えば、通知部２４は、ネットワーク構成情報伝送時間帯の開始タイミングをＣＰＵ４に対して通知する。そして、ＣＰＵ４は、その開始タイミングを受信してから所定時間内をネットワーク構成情報伝送時間帯と認識する。そして、例えば、ＣＰＵ４は、ネットワーク構成情報伝送時間帯のトライ頻度を、制御データ伝送時間帯のトライ頻度よりも多くする。上述のように、一般に、ネットワーク構成情報伝送時間帯は制御データ伝送時間帯よりも使用されている時間の割合が小さいので、これにより、ＣＰＵ４によるコモンメモリ６へのアクセストライの成功率を向上させることができる。これは、特に、当該アクセスの緊急性が低いときなどに有効である。

また、例えば、通知部２４は、ネットワーク構成情報伝送時間帯の開始タイミングと終了タイミングをＣＰＵ４に対して通知するようにしてもよい。

また、例えば、ＣＰＵ４は、ネットワーク構成情報伝送時間帯のトライ頻度を、制御データ伝送時間帯のトライ頻度よりも少なくするようにしてもよい。これは、特に、当該アクセスの緊急性が高いときなどに有効である。つまり、制御データ伝送時間帯は、アクセストライの成功率が低いが、トライ頻度を高くすることで、アクセス成功までに要する時間をより短くすることができる。

次に、図４を参照して、第１実施形態の伝送装置１による処理について説明する。図４は、第１実施形態の伝送装置１による処理を示すフローチャートである。

まず、ステップＳ１において、ＣＰＵ４は、内部処理のためにコモンメモリ６にアクセスする必要があるか否かを判定し、Ｙｅｓの場合はステップＳ２に進み、Ｎｏの場合はステップＳ１に戻る。

ステップＳ２において、調停回路５は、コモンメモリ６がコモンメモリアクセス部２２によって使用中か否かを判定し、Ｙｅｓの場合はＣＰＵ４に対してコモンメモリ６へのアクセスを許可せずにステップＳ４に進み、Ｎｏの場合はＣＰＵ４に対してコモンメモリ６へのアクセスを許可してステップＳ３に進む。

ステップＳ３において、ＣＰＵ４はコモンメモリ６にアクセスする。

ステップＳ４において、制御部２３は、現在がネットワーク構成情報伝送時間帯か否かを判定し、Ｙｅｓの場合はステップＳ５に進み、Ｎｏの場合はステップＳ６に進む。

ステップＳ５において、ＣＰＵ４は、高頻度（制御データ伝送時間帯よりも高い頻度）でコモンメモリ６へのアクセスにトライする。ステップＳ６において、ＣＰＵ４は、通常頻度でコモンメモリ６へのアクセスにトライする。

ステップＳ５、Ｓ６の後、ステップＳ７において、ＣＰＵ４はコモンメモリ６へのアクセスに成功したか否かを判定し、Ｙｅｓの場合は処理を終了し、Ｎｏの場合はステップＳ２に戻る。

このようにして、第１実施形態の伝送装置１によれば、ＣＰＵ４がネットワーク構成情報伝送時間帯と制御データ伝送時間帯でコモンメモリ６に対するアクセスのトライ頻度を異ならせることで、内部処理のためのコモンメモリ６へのアクセスごとの性質に応じたトライ頻度を実現できる。

例えば、アクセスの緊急性が低いときは、ＣＰＵ４は、ネットワーク構成情報伝送時間帯のトライ頻度を、制御データ伝送時間帯のトライ頻度よりも多くする。これにより、ＣＰＵ４によるコモンメモリ６へのアクセストライの成功率を向上させることができる。

また、例えば、アクセスの緊急性が高いときは、ＣＰＵ４は、ネットワーク構成情報伝送時間帯のトライ頻度よりも、制御データ伝送時間帯のトライ頻度を多くする。これにより、ＣＰＵ４によるコモンメモリ６へのアクセスの成功までに要する時間をより短くすることができる。

（第２実施形態）
次に、第２実施形態の伝送装置１について説明する。第１実施形態と同様の事項については重複する説明を適宜省略する。図５は、第２実施形態の伝送装置１の構成の概要を示す図である。図５の伝送装置１は、図２の伝送装置１と比較して、カウンタ７、バスインタフェース８、９が追加されている点で相違する。

カウンタ７は、通知部２４からの指令により時間のカウントを行う手段である。なお、カウンタ７は、ソフトウェアとハードウェアのいずれで実現してもよい。ＣＰＵ４は、バスインタフェース８、９を介して調停回路５に接続される。

通知部２４は、ネットワーク構成時間をカウンタ７に設定する。ＣＰＵ４は、カウンタ７にアクセスすることで、現在がネットワーク構成情報伝送時間帯であるか否かを識別できる。

このようにして、第２実施形態の伝送装置１によれば、ＣＰＵ４は、カウンタ７にアクセスすることで、現在がネットワーク構成情報伝送時間帯であるか否かを識別し、ネットワーク構成情報伝送時間帯と制御データ伝送時間帯でコモンメモリ６に対するアクセスのトライ頻度を異ならせることができる。これにより、内部処理のためのコモンメモリ６へのアクセスごとの性質に応じたトライ頻度を実現できる。

なお、各実施形態の伝送装置１で実行されるプログラムは、例えば、ＲＯＭ等に予め組み込まれて提供される。また、当該プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。

さらに、当該プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、当該プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。

また、当該プログラムは、伝送装置１内の各部を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵ（プロセッサ）が上記ＲＯＭからプログラムを読み出して実行することにより上記各部が主記憶装置上にロード、生成されるようになっている。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…伝送装置、２…伝送ボード、３…メモリ、４…ＣＰＵ、５…調停回路、６…コモンメモリ、７…カウンタ、８…バスインタフェース、９…バスインタフェース、２１…送受信部、２２…コモンメモリアクセス部、２３…制御部、２４…通知部、Ｓ…伝送システム

Claims

複数の伝送装置がネットワークで接続されている伝送システムにおける他の伝送装置との間での同報通信により送受信したデータを記憶するコモンメモリと、
他の前記伝送装置とデータの送受信を行うときに前記コモンメモリにアクセスする第１の処理部と、
内部処理のために前記コモンメモリにアクセスする第２の処理部と、
前記第１の処理部が前記コモンメモリにアクセスしていないときは前記第２の処理部による前記コモンメモリへのアクセスを許可し、前記第１の処理部が前記コモンメモリにアクセスしているときは前記第２の処理部による前記コモンメモリへのアクセスを許可しない調停部と、
前記伝送システムにおいてネットワーク構成情報伝送時間帯と制御データ伝送時間帯が周期的に繰り返されており、前記ネットワーク構成情報伝送時間帯であることを前記第２の処理部に対して通知する通知部と、を備え、
前記第２の処理部は、前記ネットワーク構成情報伝送時間帯と前記制御データ伝送時間帯で、前記コモンメモリに対するアクセスのトライ頻度を異ならせる、伝送装置。
前記通知部は、前記ネットワーク構成情報伝送時間帯の開始タイミングを前記第２の処理部に対して通知し、
前記第２の処理部は、前記開始タイミングを受信してから所定時間内を前記ネットワーク構成情報伝送時間帯と認識する、請求項１に記載の伝送装置。
前記通知部は、前記ネットワーク構成情報伝送時間帯の開始タイミングと終了タイミングを前記第２の処理部に対して通知する、請求項１に記載の伝送装置。
前記第２の処理部は、前記ネットワーク構成情報伝送時間帯の前記トライ頻度を、前記制御データ伝送時間帯の前記トライ頻度よりも多くする、請求項１に記載の伝送装置。
前記第２の処理部は、前記ネットワーク構成情報伝送時間帯の前記トライ頻度を、前記制御データ伝送時間帯の前記トライ頻度よりも少なくする、請求項１に記載の伝送装置。