JP7392138B2 - オプトエレクトロニクス素子およびオプトエレクトロニクス素子の製造方法 - Google Patents

オプトエレクトロニクス素子およびオプトエレクトロニクス素子の製造方法 Download PDF

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Description

本発明で示されるのは、オプトエレクトロニクス素子およびオプトエレクトロニクス素子の製造方法である。
解決すべき課題は、特に、電流密度が小さいながらも高くかつ安定した効率を有するオプトエレクトロニクス素子を提供することである。解決すべき別の課題は、このようなオプトエレクトロニクス素子の製造方法を提供することである。
この課題は、特に、独立請求項の特徴を有する素子および方法によって解決される。有利な実施形態および発展形態は、従属請求項の対象である。
最初にオプトエレクトロニクス素子が示される。オプトエレクトロニクス素子は、例えば、ＬＥＤ装置、特に２次元ＬＥＤ装置（ＬＥＤアレイ）、またはビデオスクリーンのモジュールである。この素子は、例えば、自動車用のヘッドライトに、または携帯電話のバックライト照明に、または室内照明おいて、またはディスプレイに使用可能である。
少なくとも１つの実施形態によると、オプトエレクトロニクス素子は、支持体を有する。この支持体は、好ましくは、自己支持型であり、素子を安定化する構成部材である。この支持体は、例えば、半導体支持体、またはセラミック支持体、またはガラス支持体、またはプラスチック支持体、例えばＰＣＢである。
少なくとも１つの実施形態によると、オプトエレクトロニクス素子は、個別にかつ独立して駆動制御可能な複数の、支持体上のオプトエレクトロニクス半導体チップを有する。半導体チップは、特に、ビームを放射するように構成されているＬＥＤチップである。素子には、少なくとも１０個、または少なくとも１００個、または少なくとも１００００個のオプトエレクトロニクス半導体チップが含まれていてよい。半導体チップは、支持体の上面に並んで配置される。
ここで、また以下で半導体チップとは、別々に取り扱い可能であり、電気的に接触接続可能な素子と理解される。半導体チップは、特に、ウェハ結合体から分離することによって得られる。この場合に、特に、半導体チップの半導体積層体の側面は、例えば、分離プロセスから生じた痕跡を有する。半導体チップは好ましくは、ウェハ結合体において成長させられた半導体積層体の、最初は連結しているちょうど１つの領域を含む。半導体チップの半導体積層体は好ましくは、連結して構成される。半導体チップは、分離によって生じるため、半導体チップの半導体積層体は、（もはや）連結していない。
半導体チップは、個別にかつ互いに独立して駆動制御可能である。すなわち、それぞれの半導体チップは、支持体上の別のすべての半導体チップまたはいずれか１つの別の半導体チップが、オンもしくはオフされることなく、オンおよびオフ可能である。
少なくとも１つの実施形態によると、それぞれの半導体チップは、ｎドープ層と、ｐドープ層と、活性領域とを備えた半導体積層体を有する。活性領域は、エレクトロルミネセンスによってビームを生成するように構成されており、ｐドープ層とｎドープ層との間に配置されている。さらに、それぞれの半導体チップの半導体積層体は、活性領域に対して横向きに、すなわち活性領域の主延在面に対して横向きに延在する少なくとも１つの側面を有する。「横向き」は特に、側面が、活性領域に対して非平行に延びていることを意味する。例えば、側面と活性領域とは互いに、少なくとも３０°または少なくとも４５°または少なくとも７０°または約９０°または９０°よりも大きな角度を成す。
側面は、活性領域の主延在面に対して平行な方向である横方向において、半導体積層体を画定している。活性領域は好ましくは、側面に接している。同じことは好ましくは、ｎドープ層およびｐドープ層にも当てはまる。
好ましくは、それぞれの半導体チップは、複数の側面を有し、これらの側面により、所属の半導体積層体は、すべての横方向において画定される。例えば、半導体積層体は、４つの側面を有する。さらに好ましくは、半導体積層体は、少なくとも１つの側面の他に、主放射面を有し、この主放射面を介し、半導体チップの動作時には、例えば、生成されるビームの少なくとも５０％または少なくとも７５％が、半導体積層体から出力結合される。主放射面は、側面に対して横向きにまたは垂直方向に延びており、例えば、支持体と反対側である。主放射面の辺長は、例えば、最大で４０μｍまたは最大で２０μｍである。主放射面の面積と周囲長との比は好ましくは、最大で１０μｍまたは最大で５μｍである。
少なくとも１つの実施形態によると、それぞれの半導体チップは、ｐドープ層およびｎドープ層の電気的な接触接続のためのｐ電極およびｎ電極を有する。ｐ電極およびｎ電極は好ましくは、オームの法則にしたがって導電性でありかつ半導体積層体とは別の材料系ベースである。例えば、ｐ電極およびｎ電極は、１つまたは複数の金属から、かつ／または１つまたは複数の透明導電膜、略してＴＣＯから成る。ｎ電極は、ｎドープ層と電気的かつ機械的に接触接続しており、ｐ電極は、ｐドープ層と電気的かつ機械的に接触接続している。
半導体チップの半導体積層体は好ましくは、ＩＩＩ－Ｖ族化合物半導体材料ベースである。半導体材料は、例えば、ＡｌｎＩｎ１－ｎ－ｍＧａｍＮのような窒化物・化合物半導体材料、またはＡｌｎＩｎ１－ｎ－ｍＧａｍＰのようなリン化物・化合物半導体材料であり、またはＡｌｎＩｎ１－ｎ－ｍＧａｍＡｓのような、もしくはＡｌｎＧａｍＩｎ１－ｎ－ｍＡｓｋＰ１－ｋのようなヒ化物・化合物半導体材料であってもよく、ただしはそれぞれ０≦ｎ≦１，０≦ｍ≦１，ｎ＋ｍ≦１かつ０≦ｋ＜１である。好ましくは、半導体積層体の少なくとも１つの層またはすべての層について、０≦ｎ≦０．８，０．４≦ｍ＜１，ｎ＋ｍ≦０．９５かつ０＜ｋ≦０．５が成り立つ。半導体積層体は、ドーパントおよび付加的な成分を有していてよい。しかしながらわかり易くするため、わずかな量の別の材料によって部分的に置き換えられ、かつ／または補足されることも可能であるが、半導体積層体の結晶格子の重要な構成成分、すなわちＡｌ，Ａｓ，Ｇａ，Ｉｎ，ＮまたはＰだけが示されている。
半導体チップの活性領域は好ましくはそれぞれ、少なくとも３６０ｎｍまたは４２０ｎｍおよび／または最大で８６０ｎｍまたは５６０ｎｍまたは４８０ｎｍの、最大強度の波長を有する電磁ビームを生成するように構成されている。好ましくは、インコヒーレントなビームが生成される。活性領域は特にそれぞれ、少なくとも１つのｐｎ接合部および／または単一量子井戸の形態、略してＳＱＷの、または多重量子井戸構造、略してＭＱＷの形態の少なくとも１つの量子井戸構造を有する。それぞれの半導体チップは好ましくは、ちょうど１つの連結型活性領域を有する。活性領域は、例えば、両端の値を含めて５ｎｍと５０００ｎｍとの間の、活性領域の主延在面に対して垂直方向に測定される平均厚さをそれぞれ有する。
少なくとも１つの実施形態によると、半導体チップはそれぞれ、半導体積層体のそれぞれの側面に接して／側面に電気絶縁性のパッシベーション層を有する。それぞれの半導体チップにおいて、パッシベーション層は好ましくは、半導体積層体のすべての側面をそれぞれ、少なくとも５０％もしくは少なくとも７５％までまた少なくとも９０％まで、または完全に覆っている。半導体チップのパッシベーション層は好ましくは、それぞれ連結しかつ間隙なく構成されている。半導体チップまたはいくつかの半導体チップのパッシベーション層は、連結していてよい。パッシベーション層は、誘電体材料、例えば、酸化ケイ素のような酸化物、または窒化ケイ素のような窒化物、またはガラスから構成される。
少なくとも１つの実施形態によると、少なくともいくつかの半導体チップは、第１グループに対応付けられている。素子のすべての半導体チップが、第１グループに対応付けられていてよい。すなわち第１グループは、半導体チップから成るグループである。
少なくとも１つの実施形態によると、第１グループの半導体チップには、共通の縁部場生成装置が対応付けられている。この縁部場生成装置は、第１グループのそれぞれの半導体チップにおいて、半導体積層体とは反対側を向いた、パッシベーション層の面に配置されている。特に、第１グループのそれぞれの半導体チップは、縁部場生成装置によって包囲されている。例えば、縁部場生成装置は、平面視して少なくとも９０％までまたは完全に、第１グループのそれぞれの半導体チップの活性領域を包囲している。
縁部場生成装置は好ましくはそれぞれ、半導体チップの活性領域の高さに配置されている。特に、縁部場生成装置は、第１グループのそれぞれの半導体チップのパッシベーション層に直接に配置されている。縁部場生成装置は、特に連結して形成されている。例えば、縁部場生成装置は、第１グループの半導体チップのすべての側面に被着されている、連結している層／積層体、または連結している成形体である。
縁部場生成装置が活性領域の高さに配置されていることが意味するのは、例えば、縁部場生成装置が、側面を平面視して、それぞれ部分的にまたは完全に活性領域を覆っていることである。縁部場生成装置は好ましくは、所属の半導体積層体の側面をそれぞれ大部分、例えば、少なくとも５０％まで、または少なくとも７５％まで、または少なくとも９５％まで覆っている。
少なくとも１つの実施形態によると、縁部場生成装置は、少なくとも一時的に、第１グループの半導体チップの活性領域の縁部領域において電場が生成され、これにより、第１グループの半導体チップの動作時に、縁部領域において半導体積層体を通る電流を制御できるように構成されている。縁部領域は、それぞれの半導体チップにおいて、半導体チップを部分的にまたは完全に包囲していてよい。電場は特に、縁部場生成装置が、持続的に電気的にチャージされるかもしくは持続的な電荷分布を有し、または縁部場生成装置が、一時的または持続的に、ゼロとは異なる電位にある／されることによって生成される。電場は、縁部場生成装置を出発し、パッシベーション層を通り抜け、半導体積層体および活性領域までに食い込む。
縁部場生成装置により、縁部領域において半導体積層体を通る電流を制御できるかまたはこれに影響を及ぼすことができる。好ましくは、縁部場生成装置により、縁部場生成装置のない同じ構造の半導体チップに比べて、縁部領域における電流が低減されるかまたは遮断される。特に、電流密度が小さい場合、縁部場生成装置がないと、拡散に起因して、過剰な電流および場合によって大きな荷電担体再結合が、パッシベーション層において直接に発生するが、これは、半導体積層体のバンド構造が原因である。この過剰の電流もしくはこの過剰な荷電担体再結合は、好ましくは、縁部場生成装置によって低減されることが可能であり、これにより、縁部領域における電流密度／荷電担体再結合は、活性領域の中央領域における電流密度／荷電担体再結合と同じであるか、ほぼ同じであるか、これよりも少ない。すなわち、縁部場生成装置により、活性領域の縁部領域において電流ひいては荷電担体再結合が、調整可能であるかまたは制御可能であるかまたは設定可能であり、特に低減可能である。これにより、特に電流密度が少ない際に、縁部領域における漏れ電流および不所望の再結合経路を操作可能である。さらに、縁部場生成装置の駆動を介して、荷電担体再結合ひいては光生成が行われる活性領域の面を設定することができる。特に、この電場により、漏れ電流に関わりのある荷電担体、すなわち電子および正孔が側面から遠ざけられる。
少なくとも１つの実施形態では、オプトエレクトロニクス素子は、支持体と、個別にかつ独立して駆動制御可能な、支持体上の複数のオプトエレクトロニクス半導体チップとを有する。それぞれの半導体チップは、半導体積層体を有し、半導体積層体は、ｎドープ層、ｐドープ層、ｐドープ層とｎドープ層との間でエレクトロルミネセンスによってビームを生成する活性領域、および活性領域に対して横向きに延在しておりかつ半導体積層体を横方向に画定する側面を有する。さらに、それぞれの半導体チップは、ｐドープ層およびｎドープ層の電気的な接触接続のためのｐ電極およびｎ電極を有する。半導体チップはそれぞれ、半導体積層体のそれぞれの側面に電気絶縁性のパッシベーション層を有する。少なくともいくつかの半導体チップは、第１グループに対応付けられている。第１グループの半導体チップには、共通の縁部場生成装置が対応付けられており、この縁部場生成装置は、第１グループのそれぞれの半導体チップにおいて、半導体積層体とは反対側を向いた、パッシベーション層の面において、活性領域の高さに配置されている。縁部場生成装置は、少なくとも一時的に、活性領域の縁部領域において電場が生成され、これにより、第１グループの半導体チップの動作時に、縁部領域において半導体積層体を通る電流を制御できるように構成されている。
ＬＥＤチップ、例えばＩｎＧａＮ－ＬＥＤチップは、メサエッジ（側面）に関連する不所望の現象を呈することがある。メサエッジでは、ＬＥＤチップの中央領域におけるカットオフ電圧よりも低いカットオフ電圧を有する寄生ダイオードが構成されてしまうことがある。特にＩｎＧａＡｌＰチップではさらに、拡散に起因して、メサエッジにおける再結合率が高くなってしまうことがある。この寄生ダイオードに起因し、メサエッジにおける非放射性の漏れ電流に、かつ／または荷電担体の好ましい注入（特に電流が少ない場合に）に結び付くことがある。この現象は特に、小型のＬＥＤチップでは問題である。というのは、小型のＬＥＤチップでは、周囲長・面積比が極めて大きいからである。寄生ダイオードの通電は、メサエッジに影響を及ぼす、ＬＥＤチップの製造プロセスに大きく依存する。ここで仮定されるのは、特に、メサエッジにおける電荷またはメサエッジにおける層（例えば、パッシベーション層）は、寄生ダイオードの通電に大きな影響を有することである。メサエッジの領域では、電場および半導体のバンド湾曲が構成され、これらにより、寄生ダイオードがオンまたはオフされることになる。したがって寄生ダイオードは、電荷反転により、オンまたはオフされる。
特許明細書の国際公開第２０１８／１９２８７９号では、ＬＥＤチップのメサエッジに付加的に被着される縁部場生成装置により、寄生ダイオードが操作可能であり、これにより、メサエッジにおける電流および再結合率を制御できることが示されている。本発明では、特に、複数の半導体チップに共通の縁部場生成装置を対応付け、これにより、これらのすべての半導体チップにおいて、共通の縁部場生成装置を例えば駆動制御することにより、それぞれの縁部領域における電流を同時に抑制できるようにするという着想が利用される。複数の半導体チップについて共通の縁部場生成装置を使用することは、このような素子の製造コストから考えると有利である。
少なくとも１つの実施形態によると、それぞれの半導体チップにおいて活性領域は、半導体積層体全体を越えて延在している。活性領域の構造および材料組成は好ましくは、意図的に変更または変化されることはない。特に、活性領域は側面において直接に、半導体積層体の内部領域と同様に成長される。すなわち、この場合、活性領域の構造だけから見ても、活性領域の縁部領域と、残りの領域との間の違いを識別することはできない。
少なくとも１つの実施形態によると、それぞれの半導体チップは、小さな電流密度で、かつ／または小電流領域で動作されるように構成されている。好ましくは、活性領域における平均電流密度は、最大で１００Ａ／ｃｍ２または５０Ａ／ｃｍ２または１０Ａ／ｃｍ２または１Ａ／ｃｍ２である。
少なくとも１つの実施形態によると、半導体チップは、互いに離隔されて支持体に配置される。したがって半導体チップ間には中間スペースが構成される。したがって、隣接する２つの半導体チップの互いに向き合う側面は、互いに離隔されている。隣接する半導体チップの側面間の間隔は、例えば、少なくとも１μｍまたは少なくとも５μｍおよび／または最大で１００μｍまたは最大５０μｍである。半導体チップは、例えば、矩形の格子の格子点に配置される。
少なくとも１つの実施形態によると、第１グループの半導体チップの共通の縁部場生成装置は、連結型電極を有するか、または連結型電極から構成される。連結型電極は、導電材料から形成される。例えば、側面に対して平行な方向における電流に対し、連結型電極の固有抵抗は、最大で１×１０８Ω・ｃｍまたは最大で１×１０４Ω・ｃｍまたは最大で１Ω・ｃｍである。この固有抵抗は、室温において示される。
連結型電極は、一体型で形成されていてよい。例えば、連結型電極は、金属、透明導電膜、例えばケイ素のような半導体材料、導電性ガラスを含むかまたはこれらから構成される。連結型電極は好ましくは、半導体チップのｎ電極およびｐ電極から、例えば誘電体層によって電気的に絶縁されている。したがって連結型電極は、ｎ電極およびｐ電極とは独立して駆動制御可能である。意図された動作において、連結型電極は、例えば、駆動される半導体チップのｎ電極およびｐ電極とは異なる電位にある。
少なくとも１つの実施形態によると、連結型電極は、第１グループのそれぞれの半導体チップにおいて、少なくとも活性領域の高さでパッシベーション層を覆う。この箇所では、電極は好ましくは、それぞれのパッシベーション層に直接に接触接続している。連結型電極は、第１グループのそれぞれの半導体チップのそれぞれの側面を平面図示して、少なくとも５０％、または少なくとも７５％まで、または完全に、対応する側面を覆っていてよい。連結型電極は好ましくは、平面図で見て、第１グループのそれぞれの半導体チップをフレーム状に包囲している。
第１グループの半導体チップは、並べて配置可能である。この場合に連結型電極は好ましくは、第１グループの半導体チップ間の中間スペース内で延在している。支持体を平面図示すると、連結型電極は、例えば、グリッドの形状を有し、網のそれぞれの網目に第１グループの半導体チップが配置されている。
少なくとも１つの実施形態によると、第１グループの半導体チップ間の中間スペースには、少なくとも部分的に導電材料が充填されている。連結型電極は、導電材料を有するかまたは導電材料から構成される。
第１グループの半導体チップ間の中間スペースには、大部分が、例えば少なくとも５０％まで、または少なくとも７５％まで、または少なくとも９０％まで導電材料が注がれてよい。導電材料は好ましくは、第１グループの半導体チップに形状結合的になじむ。導電材料は、例えば、支持体から遠ざかる方向に半導体チップの半導体積層体と面一になっている。
少なくとも１つの実施形態によると、共通の縁部場生成装置は、活性領域に１つまたは複数の静電層を有する。静電層は好ましくは、それぞれ連結している。少なくとも１つの静電層を介して好ましくは、第１グループの半導体チップの半導体積層体の側面に、表面電荷のような電荷が持続的に生成可能である。電荷または表面電荷は、半導体積層体に直接に生成可能であるか、またはパッシベーション層にも生成可能であるか、または静電層に画定されてよい。電荷は、バルクとも称されるように、体積全体にわたって存在してよい。さらに、電荷は、静電層とパッシベーション層との間の境界面に、かつ／またはパッシベーション層と半導体積層体との間の境界面に生成可能である。静電層は、外側に向かって電気的に絶縁されていてよい。静電層は、積層体を有していてよい。全体として静電層は好ましくは、電気的に中性である。
少なくとも１つの実施形態によると、縁部場生成装置に起因して電流が設定されるかまたは制御されるかまたは遮断される、半導体チップの縁部領域は、平面図示すると、少なくとも０．１μｍまたは０．５μｍまたは１μｍまたは１．５μｍの平均幅をそれぞれ有する。択一的または付加的には、平均幅はそれぞれ、最大で１０μｍまたは５μｍまたは３μｍである。電流が遮断されるとは、例えば、縁部領域における電流が、光生成のための意図された電流強度の、最大で１０％または１％であることを意味する。
少なくとも１つの実施形態によると、縁部場生成装置に起因して、それぞれの半導体チップにおける縁部領域の電流密度は、活性領域の中央領域と値が同じである。このことは特に、最大で３倍または２倍または１．５倍の許容誤差で当てはまる。
少なくとも１つの実施形態によると、対応付けられた縁部場生成装置を備えたそれぞれの半導体チップの意図された動作において、持続的にまたは一時的に、平面図示して、活性領域の全体面積と、縁部領域の面積との商は、少なくとも１または２または５である。択一的または付加的にこの商は、最大で５０または２０または１０である。換言すると、意図された動作において縁部領域は、活性領域の比較的大きな部分を占める。
少なくとも１つの実施形態によると、第１グループの半導体チップはそれぞれ、第１波長領域の電磁ビームを放射するように構成されている。例えば、第１グループの半導体チップは、意図された動作において青色の光を放射する。第１グループの半導体チップは、例えば、窒化物・化合物半導体材料、特にＡｌＩｎＧａＮベースの半導体チップである。
少なくとも１つの実施形態によると、素子のいくつかの半導体チップは、第２グループに対応付けられる。半導体チップは、それぞれのグループに好ましくは一意に対応付けられる。
少なくとも１つの実施形態によると、第２グループの半導体チップはそれぞれ、第１波長領域とは異なる第２波長領域のビームを放射するように構成されている。例えば、第１グループの半導体チップは、第１波長において大域的な強度最大値を有するビームを放射し、第２グループの半導体チップは、第２波長において大域的な強度最大値を有するビームを放射する。第１波長と第２波長とは、例えば、少なくとも５０ｎｍまたは少なくとも１００ｎｍだけ異なる。特に、第１グループの半導体チップと第２グループの半導体チップとは異なる色の光を放射する。例えば、第２グループの半導体チップは、リン化物・化合物半導体材料および／またはヒ化物・化合物半導体材料ベースである。第２グループの半導体チップは、例えば、それぞれ赤色および／または緑色の光を放射する。
さらに、いくつかの半導体チップが対応付けられる第３グループが設けられていてもよく、第３グループの半導体チップは、第１波長領域とも第２波長領域とも異なる第３波長領域のビームを放射する。例えば、第３グループの半導体チップは、ヒ化物・化合物半導体材料ベースである。
好ましくは、第１グループの半導体チップは、青色の光を、第２グループのそれは、緑色の光を、また第３グループのそれは、赤色の光を放射する。例えば、上記の素子は、複数のピクセルを有し、それぞれのピクセルには、第１グループの少なくとも１つの半導体チップ、第２グループの少なくとも１つの半導体チップおよび第３グループの少なくとも１つの半導体チップが一意に対応付けられる。
少なくとも１つの実施形態によると、第１グループの半導体チップは、第２グループの半導体チップと交互に支持体上に配置されている。すなわち、第１グループの２つの半導体チップ間には第２グループの少なくとも１つの半導体チップが、配置され、第２グループの２つの半導体チップ間には第１グループの少なくとも１つの半導体チップが配置される。
少なくとも１つの実施形態によると、第２グループの半導体チップは、縁部場生成装置を有しない。特に、この場合、第２グループの半導体チップのパッシベーション層は、外側に向かって露出しており、かつ／または半導体積層体とは反対側を向いた、パッシベーション層の面は、導電材料によって覆われていない。特に、第２グループの半導体チップは、第１グループの半導体チップと同じ縁部場生成装置には対応付けられていない。
少なくとも１つの実施形態によると、第２グループの半導体チップには、共通の縁部場生成装置が対応付けられている。共通の縁部場生成装置は、第２グループのそれぞれの半導体チップにおいて、半導体積層体とは反対側を向いた、パッシベーション層の面において、活性領域の高さに配置されている。第２グループの半導体チップの共通の縁部場生成装置は、第１グループの半導体チップの共通の縁部場生成装置と同様に構成されていてよい。特に、第１グループの半導体チップの共通の縁部場生成装置に関連して開示したすべての特徴的構成は、第２グループの半導体チップの共通の縁部場生成装置についても開示されるものである。
少なくとも１つの実施形態によると、第１グループの半導体チップの共通の縁部場生成装置と、第２グループの半導体チップの共通の縁部場生成装置とは電気的に絶縁されている。したがって第１グループの縁部場生成装置と、第２グループの縁部場生成装置とは、互いに連結しておらず、互いに異なる。縁部場生成装置がそれぞれ、連結型電極を有するかまたは連結型電極から構成される場合、２つの連結型電極は、互いに電気的に絶縁されており、互いに依存せずに接触接続可能である。第１グループの半導体チップおよび第２グループの半導体チップの構造が、例えば、半導体積層体の材料が異なる場合、有利にはそれぞれのグループ毎に、縁部ゾーンにおける電流を別々に適合されることができ、ひいては半導体材料の相違を考慮することができる。
少なくとも１つの実施形態によると、第１グループの半導体チップのパッシベーション層は、第２グループの半導体チップのパッシベーション層と異なる厚さを有する。例えば、第１グループの半導体チップのパッシベーションの厚さは、第２グループの半導体チップの対応する厚さとは、少なくとも１０％、または少なくとも２５％、または少なくとも５０％だけ相違する。厚さとは特に、側面の領域における平均厚さのことである。択一的または付加的には、第１グループの半導体チップのパッシベーション層は、第２グループの半導体チップのパッシベーション層と異なる誘電率を有する。例えば、第１グループのパッシベーション層の誘電率は、第２グループのパッシベーション層の誘電率とは、少なくとも１０％、または少なくとも２５％、または少なくとも５０％だけ相違する。
少なくとも１つの実施形態によると、半導体チップのパッシベーション層はそれぞれ、少なくとも５ｎｍまたは１０ｎｍまたは２０ｎｍまたは５０ｎｍの平均厚さを有する。択一的または付加的には、パッシベーション層の平均厚さはそれぞれ、最大で１μｍまたは５００ｎｍまたは２５０ｎｍである。特に、パッシベーション層により、縁部場生成装置と半導体積層体の側面との間の間隔が定められる。したがって、縁部場生成装置は好ましくは、活性領域の側面の極めて近くに配置される。
少なくとも１つの実施形態によると、第１グループの半導体チップおよび第２グループの半導体チップには、同じ共通の縁部場生成装置が対応付けられる。この縁部場生成装置が、連結型電極を有するかまたはこれから構成される場合、この連結型電極は好ましくは、第１グループおよび第２グループのすべての半導体チップ間の中間スペース内に延在しており、活性領域の高さで、第１グループおよび第２グループの半導体チップのパッシベーション層を覆う。特に、縁部場生成装置は、第１グループおよび第２グループのすべての半導体チップにおいて同じ電位にある。したがって縁部場生成装置は、第１グループおよび第２グループのすべての半導体チップについて同時にのみ駆動可能である。
第１グループおよび第２グループの半導体チップに共通の縁部場生成装置は、有利である。というのは、これにより、製造コストおよび制御コストを特に少なく維持できるからである。しかしながら、第１グループおよび第２グループの半導体チップの異なる材料を考慮できるようにし、かつ半導体チップの材料特性にそれぞれの縁部ゾーンにおける電流を個別に適合させることができるようにするために、例えば、第１グループおよび第２グループの半導体チップについてのパッシベーション層が、異なる厚さで、かつ／または異なる誘電率で選択される。これにより、異なるグループの半導体チップにおける電場は、すべての半導体チップが同じ連結型電極によって包囲されているのにもかかわらず、強さが異なる。
少なくとも１つの実施形態によると、支持体は、半導体チップを個別にかつ独立して駆動制御するための集積回路を有する。支持体は、例えばＩＣチップである。特に支持体は、トランジスタ、特に薄膜トランジスタを有する。それぞれの半導体チップには、少なくとも１つのトランジスタを一意に対応付け可能である。トランジスタは、半導体チップのオンおよびオフに使用される。
少なくとも１つの実施形態によると、それぞれの半導体チップでは、ｎ電極とｐ電極との間に、所属の半導体積層体が配置されている。ｎ電極およびｐ電極は、例えば、半導体積層体に平らに被着される。
少なくとも１つの実施形態によると、半導体チップは、それぞれ薄膜チップである。すなわち、成長基板は、半導体積層体から離れている。
少なくとも１つの実施形態によると、それぞれの半導体チップでは、ｎ電極またはｐ電極のいずれかが、支持体の側を向いており、かつ支持体の端子面に導電接続されている。支持体の端子面それ自体は、対応付けられているトランジスタに導電接続されていてよい。端子面は、例えば、支持体のメタライゼーション部である。
少なくとも１つの実施形態によると、支持体とは反対側を向いた、半導体チップの電極、すなわちｎ電極またはｐ電極のいずれかはそれぞれ、透明導電層により、互いに導電接続されている。透明導電層は、例えばＴＣＯ、酸化インジウムスズ、略してＩＴＯを含むかまたはこれから構成される。透明導電層は好ましくは、縁部場生成装置から電気的に絶縁されている。
次に、本明細書で説明したオプトエレクトロニクス素子を動作させる動作方法を示す。この方法では、共通の縁部場生成装置により、第１グループの半導体チップの活性領域の周囲を取り囲む縁部領域において、一時的または持続的に電場を生成し、これにより、動作時に縁部領域において半導体積層体を通る電流を制御する。オプトエレクトロニクス素子が、対応付けられた半導体チップを備えかつ対応する縁部場生成装置を備えた第２グループを有する場合、第２グループに対応付けられた縁部場生成装置により、第２グループの半導体チップの活性領域の縁部領域において、一時的または持続的に電場を生成し、これにより、縁部領域において半導体積層体を通る電流を制御する。
この動作方法の少なくとも１つの実施形態によると、縁部場生成装置は、連結型電極を有する。連結型電極には、一時的または持続的に少なくとも４Ｖまたは５Ｖまたは１０Ｖまたは１５Ｖまた３０Ｖまたは６０Ｖの電圧を印加する。特に、縁部場生成装置の連結型電極と、半導体チップのｐ電極またはｎ電極との間にこの電位差を加える。好ましくは、連結型電極を半導体チップのｎ電極よりもマイナスの電位にする。
少なくとも１つの実施形態によると、縁部領域は、平面視すると、一時的または持続的にそれぞれ、活性領域の少なくとも５％または２５％または５０％または７５％を占める。平面視すると、縁部領域が一時的にそれぞれ活性領域全体を含むことが可能である。
次に、オプトエレクトロニクス素子の製造方法を示す。この方法は特に、本明細書で説明したオプトエレクトロニクス素子の製造に適している。したがってオプトエレクトロニクス素子に関連して開示したすべての特徴的構成は、製造方法についても開示されており、またこの逆も成り立つものである。
少なくとも１つの実施形態によると、この方法は、支持体上に複数のオプトエレクトロニクス半導体チップを被着するステップＡ）を有する。半導体チップは、ステップＡ）の前にすでに個別化されており、したがって連結していない。それぞれの半導体チップは、半導体積層体を有し、この半導体積層体は、ｎドープ層、ｐドープ層、およびｐドープ層とｎドープ層との間でエレクトロルミネセンスによってビームを生成する活性領域を有する。さらに、それぞれの半導体チップは、活性領域に対して横向きに延在しておりかつ半導体積層体を横方向に画定する少なくとも１つの側面を有する。さらに、それぞれの半導体チップは、ｐドープ層およびｎドープ層の電気的な接触接続のためのｐ電極およびｎ電極を有する。
少なくとも１つの実施形態によると、この方法のステップＢ）では、半導体チップの半導体積層体のそれぞれの側面にそれぞれパッシベーション層を配置する。この際にそれぞれの半導体チップには、専用のパッシベーション層が配置可能である。択一的には、すべての半導体チップに、同一の連結型のパッシベーション層を配置する。ステップＢ）は、ステップＡ）の前または後に実行可能である。
少なくとも１つの実施形態によると、この方法は、半導体チップの第１グループ用の共通の縁部場生成装置を構成するステップＣ）を有する。第１グループのそれぞれの半導体チップにおいて、半導体積層体とは反対側を向いた、パッシベーション層の面において、活性領域の高さに、共通の縁部場生成装置を配置する。ステップＣ）は好ましくは、ステップＡ）およびステップＢ）の後に実行される。少なくとも一時的に、活性領域の縁部領域に電場が生成され、これにより、第１グループの半導体チップの動作時に、縁部領域において半導体積層体を通る電流を制御できるように縁部場生成装置を構成する。
少なくとも１つの実施形態によると、縁部場生成装置を構成するステップには、半導体チップ間の中間スペースに導電材料を充填することが含まれる。この際に好ましくは、形状結合的にパッシベーション層に合わせて導電材料を整形する。特に好ましくは、少なくとも活性領域の高さまで、中間スペースに導電材料を充填する。引き続いて導電材料により、縁部場生成装置の連結型電極を形成する。次に、半導体チップ間のすべての中間スペースに導電材料を充填することができる。
少なくとも１つの実施形態によると、中間スペースを充填した後、いくつかの半導体チップの側面から導電材料を除去する。これらの半導体チップでは、例えば、縁部場生成装置を使用しない。この除去は、マスクを用いた構造化プロセスによって行われてよい。例えば、エッチングによって導電材料を除去する。
オプトエレクトロニクス素子、およびオプトエレクトロニクス素子の製造方法の他の有利な実施形態および発展形態は、図面に関連して説明される以下の実施例から得られる。同じ、同種の、または同じ作用の要素には、複数の図面において同じ参照符号が付されている。図、および図に示した要素の互いの大きさの比は、縮尺通りとみなすべきではない。むしろ、よりよく表すことができ、かつ／またはよりよく理解できるようにするために個々の要素、特に層厚は、誇張して大きく表現されていることがある。
オプトエレクトロニクス素子の製造方法の実施例における位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例における別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の実施例を示す平面図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。 オプトエレクトロニクス素子の製造方法の実施例におけるさらに別の位置を示す図である。
図１～図８では、本発明の方法の第１実施例を説明する。図１の第１位置では、支持体８を準備する。支持体８は、例えば、それぞれ金属から形成されておりかつはじめは露出している複数の端子面８０を有する。支持体８は、例えば、集積回路を備えたケイ素支持体である。それぞれの端子面８０は、集積回路のトランジスタと導電接続されていてよい。
図２の位置では、互いに分離された複数の半導体チップ１を準備して支持体８上に被着する。それぞれの半導体チップ１は、ｎドープ層２０、ｐドープ層２１、およびｎドープ層２０とｐドープ層２１との間の活性領域２２を備えた半導体積層体２を有する。半導体積層体２は、側面２５によって横方向に、すなわち活性領域２２の主延在面に対して平行に画定されている。側面２５はそれぞれ、活性領域２２に対して交差する方向に延びている。側面２５は、半導体積層体２の半導体材料によって形成されている。半導体積層体２の半導体材料は、例えば、窒化物ベースの半導体材料である。例えば、半導体チップ１は、すべてＡｌＩｎＧａＮチップである。
半導体チップ１はそれぞれ、ｎドープ層２０およびｐドープ層２１に電気的に接触接続するｎ電極３０およびｐ電極３１を有する。半導体積層体２はそれぞれ、電極３０と電極３１との間に配置されている。半導体チップ１の動作時には電極３０、電極３１を介して荷電担体が供給され、これらの荷電担体が、活性領域２２において再結合し、これによって電磁ビームが生成される。図２では、半導体チップ１がそれぞれ、前になったｐ電極３１により、支持体８上に被着されることがわかる。しかしながら、ｎ電極３０が前になった半導体チップを支持体上に被着することも考えられよう。
さらに図２において見て取ることができるのは、半導体チップ１がそれぞれパッシベーション層４を有することである。この実施例ではパッシベーション層４により、半導体チップ１の側面２５が、完全に覆われる。特に、パッシベーション層４は、側面２５に直接に被着されている。パッシベーション層４は、例えば、それぞれＳｉＯ２またはＳｉＮから成る層である。
図３の位置では、最終的に半導体チップ１を支持体８上にどのように被着するかが示されている。特に、ｐ電極３１はそれぞれ、端子面８０に導電接続される。
図４には、この方法における第４位置が示されている。半導体チップ１間の中間スペースにおいて支持体８は、例えば、ガラス（いわゆるスピンオンガラス）から形成可能な誘電体層７１によって覆われている。誘電体層７１は、ｐ電極３１／端子面８０と、別のプロセスにおいて被着される材料との間の短絡を阻止しようとするものである。
図５の位置では、半導体チップ１間の中間スペースに縁部場生成装置５が形成されている。縁部場生成装置５は、図５のすべての半導体チップ１に対応付けられている。図５に示されている半導体チップ１は、半導体チップ１から成る第１グループ１１を形成している。
縁部場生成装置５を形成するために、中間スペースに導電材料５０を充填する。導電材料５０は、形状結合的に半導体チップ１を包囲し、活性領域２２の高さでパッシベーション層４に直接に機械的に接触接続している。導電材料５０は、連結型電極３３を形成し、この連結型電極３３は、半導体チップ１のｎ電極３０からもｐ電極３１からも電気的に絶縁されており、したがって別に電圧を印加可能である。導電材料５０は、例えば、導電性ガラス（スピンオンガラス）またはスパリングされたケイ素である。
図６には本発明の方法の第６位置が示されており、ここでは半導体チップ１および導電材料５０に別の誘電体層７２を被着する。誘電体層７２は、例えば、最初に連結して形成される。誘電体層７２は、例えば、原子層堆積（ＡＬＤ）または化学気相成長（ＣＶＤ）を用いて被着されている。
図７には、誘電体層７２のｎ電極３０の領域を開放する本発明の方法の第７位置が示されている。例えば、誘電体層７２に孔を開ける。
図８には、透明導電層６を被着する、本発明の方法の位置が示されている。層６は、例えばＩＴＯ層である。層６は、誘電体層７２に被着され、連結して形成され、誘電体層７２における開口部を充填している。開口部内では層６は、ｎ電極３０に導電接続されている。
図８には、オプトエレクトロニクス素子１００の実施例も示されている。半導体チップ１の動作時に、活性領域２２では電磁ビームが生成され、この電磁ビームは、例えば、透明層６を介して出力結合可能である。半導体チップ１は、支持体８を介し、個別にかつ互いに独立して駆動制御可能である。動作時に縁部場生成装置５の連結型電極３３は、半導体チップ１の電極３０，３１とは異なる電位にある。特に、連結型電極３３は、活性領域２２の縁部領域５２において電場が生成されるような電位にされる。これにより、半導体積層体２を通る電流および縁部領域５２における荷電担体再結合が制御される。例えば、生成される電場により、半導体積層体２内の荷電担体は、縁部領域５２から押しやられ、これにより、ここでは半導体積層体２の導電率が低下する。
図８の実施例では、素子１００のすべての半導体チップ１が、第１グループ１１に対応付けられている。例えば、意図された動作において、すべての半導体チップ１は、同じ波長領域の電磁ビームを放射する。例えば、すべての半導体チップ１は、青色の光を放射する。
図９～図１１では、本発明の方法の第２実施例における位置が示されている。例えば、この実施例では、別の誘電体層７２を被着するステップまでかつこのステップを含めて、第１実施例と同じステップが実行されている。しかしながら図９では、図７とは異なり、誘電体層７２に開口部が開けられるのではなく、誘電体層７２は、例えば乾燥化学または湿式化学エッチングによって完全にエッチバックされる。
図１０において見て取ることができるように、半導体チップ１のｎ電極３０が露出するまで、誘電体層７２をエッチバックする。
図１１には、ここでも透明導電層６が、誘電体層７２およびｎ電極３０に被着された後の、完成したオプトエレクトロニクス素子１００が示されている。
図１２～図１４には、本発明の方法の第３実施例が、この方法の複数の位置に基づいて示されている。図１２ではここでも最初に、例えば、図１の支持体８と同様に選択される支持体８を準備する。支持体８上にはオプトエレクトロニクス半導体チップ１を被着する。図２および図３の位置の半導体チップ１とは異なり、半導体チップ１は、この実施例では、被着の際に半導体積層体２の側面２５にパッシベーション層をまだ有していない。
図１３の位置では、半導体チップ１は、支持体８上に取り付けられておりかつ支持体８に導電接続されている。取り付けおよび導電接続の後、半導体チップ１にパッシベーション層４が被せられている。パッシベーション層４は、例えば、ＡＬＤを用いてデポジットされている。パッシベーション層４を後から被着することにより、有利には、パッシベーション層４の厚さを後から設定して、縁部場生成装置によって生成される必要な電場に適合させることができる。さらに、誘電体層７１を被着するステップが省略可能である。というのは、この実施例ではパッシベーション層４は、支持体８上の中間スペースの領域にも被着され、縁部場生成装置５からｐコンタクト３１を絶縁するからである。
図１４には、オプトエレクトロニクス素子１００が完成させられた、本発明の方法の第３実施例の位置が示されている。パッシベーション層４を構成した後、例えば、本発明の方法の第１実施例でも実行されたのと同じステップが実行されている。
図１５には、本発明の方法の第４実施例における位置が示されている。第１実施例の図２の位置と同様に、半導体積層体２の側面２５がパッシベーション層４によってすでに覆われている半導体チップ１を支持体８上に被着する。この実施例では付加的に、半導体チップ１は、半導体積層体２とは反対側を向いた、パッシベーション層４の面にそれぞれ別の電極３３ａを有する。次に、個々の半導体チップ１のこれらの別の電極３３ａは、例えば、導電材料５０を充填することにより、互いに電気的に接続され、これにより、ここでも、連結型電極３３が得られる。
図１６には、オプトエレクトロニクス素子１００の実施例が平面図で示されている。この実施例ではオプトエレクトロニクス素子１００は、それぞれに複数の半導体チップ１が対応付けられている第１グループ１１および第２グループ１２を有する。異なるグループに属する半導体チップ１には、異なるハッチングが付されている。
第１グループ１１の半導体チップ１は、第２グループ１２の半導体チップ１と交互に配置されている。第１グループ１１の半導体チップ１には、例えば、先行する複数の図に関連して説明したように、連結型電極３３の形態の共通の縁部場生成装置５が対応付けられている。連結型電極３３は、第１グループ１１の半導体チップ１の側面２５だけを覆っていることを識別することができる。連結型電極３３は、例えば、ガスが充填された中間スペースにより、第２グループ１２の半導体チップ１の側面２５から離隔されている。連結型電極３３は、第１グループ１１の半導体チップ１の周りにグリッドを形成している。
第１グループ１１の半導体チップ１は、例えば、青色を放射する半導体チップである。第２グループ１２の半導体チップ１は、例えば、赤色または緑色を放射する半導体チップである。
図１７には、本発明の方法の第５実施例における位置が示されている。ここでは図２と同様の位置が示されている。しかしながら図２とは異なり、この実施例では、異なるグループ１１，１２，１３に対応付けられる種々異なるオプトエレクトロニクス半導体チップ１が、準備される。第１グループ１１の半導体チップ１は、例えば、青色を放射する半導体チップであり、第２グループ１２の半導体チップ１は、例えば、赤色を放射する半導体チップであり、第３グループ１３の半導体チップ１は、例えば、緑色を放射する半導体チップである。
グループに応じて、半導体チップ１の側面２５におけるパッシベーション層４は、異なる厚さで選択される。択一的または付加的には、グループに応じて、パッシベーション層４は、異なる誘電率を有する材料から形成可能である。
図１８には、オプトエレクトロニクス素子１００を完成させた後の、本発明の方法の位置が示されている。３つのグループ１１，１２，１３のすべての半導体チップ１には、この実施例では、導電材料５０から成る、連結型電極３３の形態の同じ縁部場生成装置５が対応付けられている。したがって、縁部場生成装置５は、すべての半導体チップ１のすべての側面２５を覆っている。連結型電極３３はここでも、電極３０，３１とは異なる電位にすることができる。
縁部領域２５における電流を制御するための、半導体チップ１の縁部領域２５において生成される電場は、異なるグループ１１，１２，１３の半導体チップ１毎に異なる。これは、パッシベーション層４の異なる厚さによって引き起こされる。したがって、半導体チップの縁部領域２４における電流は、対応付けられているグループに応じて、すべての半導体チップ１に同じ縁部場生成装置５が対応付けられているのにもかかわらず、異なって制御可能である。
本発明は、実施例に基づく説明により、この実施例に限定されない。むしろ本発明は、あらゆる新たな特徴および特徴のあらゆる組み合わせを含んでおり、これは特に、この特徴または組み合わせそれ自体が、特許請求の範囲または実施例に明示的に示されていない場合であっても、特許請求の範囲における特徴のあらゆる組み合わせを含んでいる。
１ オプトエレクトロニクス半導体チップ
２ 半導体積層体
４ パッシベーション層
５ 縁部場生成装置
６ 透明導電層
８ 支持体
１１ 第１グループ
１２ 第２グループ
１３ 第３グループ
２０ ｎ型導電層
２１ ｐ型導電層
２２ 活性領域
２５ 側面
３０ ｎ電極
３１ ｐ電極
３３ 連結型電極
３３ａ 別の電極
５２ 縁部領域
７１ 誘電体層
７２ 誘電体層
８０ 端子面
１００ オプトエレクトロニクス素子

Claims (11)

  1. オプトエレクトロニクス素子（１００）であって、前記オプトエレクトロニクス素子（１００）は、
    支持体（８）と、
    個別にかつ独立して駆動制御可能な、前記支持体（８）上の複数の半導体チップ（１）と、を有し、
    それぞれの半導体チップ（１）は、半導体積層体（２）を有し、前記半導体積層体（２）は、ｎドープ層（２０）、ｐドープ層（２１）、前記ｐドープ層（２１）と前記ｎドープ層（２０）との間でエレクトロルミネセンスによってビームを生成する活性領域（２２）、および前記活性領域（２２）に対して横向きに延在しておりかつ前記半導体積層体（２）を横方向に画定する側面（２５）を有し、それぞれの前記半導体チップ（１）はさらに、前記ｐドープ層（２１）および前記ｎドープ層（２０）の電気的な接触接続のためのｐ電極（３１）およびｎ電極（３０）を有し、
    前記半導体チップ（１）はそれぞれ、前記半導体積層体（２）のそれぞれの前記側面（２５）に電気絶縁性のパッシベーション層（４）を有し、
    少なくともいくつかの前記半導体チップ（１）は、第１グループ（１１）に対応付けられており、
    前記第１グループ（１１）の前記半導体チップ（１）には、共通の縁部場生成装置（５）が対応付けられており、前記縁部場生成装置（５）は、前記第１グループ（１１）のそれぞれの前記半導体チップ（１）において、前記半導体積層体（２）とは反対側を向いた、前記パッシベーション層（４）の面において、活性領域（２２）の高さに配置されており、
    前記縁部場生成装置（５）は、少なくとも一時的に、前記活性領域（２２）の縁部領域（５２）において電場が生成され、これにより、前記第１グループ（１１）の前記半導体チップ（１）の動作時に、前記縁部領域（５２）において前記半導体積層体（２）を通る電流を制御できるように構成されており、
    前記第１グループ（１１）の前記半導体チップ（１）はそれぞれ、第１波長領域の電磁ビームを放射するように構成されており、
    いくつかの前記半導体チップ（１）は、第２グループ（１２）に対応付けられており、
    前記第２グループ（１２）の前記半導体チップ（１）はそれぞれ、前記第１波長領域とは異なる第２波長領域のビームを放射するように構成されており、
    前記第２グループ（１２）の前記半導体チップ（１）には、共通の縁部場生成装置（５）が対応付けられており、前記縁部場生成装置（５）は、前記第２グループ（１２）のそれぞれの前記半導体チップ（１）において、前記半導体積層体（２）とは反対側を向いた、前記パッシベーション層（４）の面において、活性領域（２２）の高さに配置されており、
    前記第１グループ（１１）の前記半導体チップ（１）の前記パッシベーション層（４）は、前記第２グループ（１２）の前記半導体チップ（１）と異なる厚さを有し、
    前記第１グループ（１１）の前記半導体チップ（１）および前記第２グループ（１２）の前記半導体チップ（１）には、同じ共通の縁部場生成装置（５）が対応付けられる、オプトエレクトロニクス素子（１００）。
  2. 前記半導体チップ（１）は、互いに離隔されて前記支持体（８）上に配置されており、
    前記第１グループ（１１）の前記半導体チップ（１）の共通の前記縁部場生成装置（５）は、連結型電極（３３）を有し、
    前記連結型電極（３３）は、前記第１グループ（１１）のそれぞれの半導体チップ（１）において、少なくとも前記活性領域（２２）の高さで前記パッシベーション層（４）を覆う、請求項１記載のオプトエレクトロニクス素子（１００）。
  3. 前記第１グループ（１１）の半導体チップ（１）間の中間スペースには、少なくとも部分的に導電材料（５０）が充填されており、
    前記連結型電極（３３）は、前記導電材料（５０）を有する、請求項２記載のオプトエレクトロニクス素子（１００）。
  4. 前記第１グループ（１１）の半導体チップ（１）は、前記第２グループ（１２）の半導体チップ（１）と交互に前記支持体（８）上に配置されている、請求項１記載のオプトエレクトロニクス素子（１００）。
  5. 前記支持体（８）は、前記半導体チップ（１）を個別にかつ独立して駆動制御するための集積回路を有する、請求項１から４までのいずれか１項記載のオプトエレクトロニクス素子（１００）。
  6. それぞれの半導体チップ（１）では、前記ｎ電極（３０）と前記ｐ電極（３１）との間に、所属の前記半導体積層体（２）が配置されており、
    それぞれの半導体チップ（１）では、前記ｎ電極（３０）または前記ｐ電極（３１）のいずれかが、前記支持体（８）の側を向いており、かつ前記支持体（８）の端子面（８０）に導電接続されている、請求項１から５までのいずれか１項記載のオプトエレクトロニクス素子（１００）。
  7. それぞれ前記支持体（８）とは反対側を向いた、前記半導体チップ（１）の前記電極（３０，３１）は、透明導電層（６）により、互いに導電接続されている、請求項６記載のオプトエレクトロニクス素子（１００）。
  8. 請求項１から７までのいずれか１項記載のオプトエレクトロニクス素子（１）を動作させる動作方法であって、共通の前記縁部場生成装置（５）により、前記第１グループ（１１）および前記第２グループ（１２）の前記半導体チップ（１）の前記活性領域（２２）の前記縁部領域（５２）において、一時的または持続的に電場を生成し、これにより、動作時に前記縁部領域（５２）において前記半導体積層体（２）を通る電流を制御する、動作方法。
  9. 請求項１記載のオプトエレクトロニクス素子（１００）の製造方法であって、前記製造方法は、以下のステップ、すなわち、
    Ａ）複数のオプトエレクトロニクス半導体チップ（１）を支持体（８）上に被着するステップを有し、
    それぞれの半導体チップ（１）は、半導体積層体（２）を有し、前記半導体積層体（２）は、ｎドープ層（２０）、ｐドープ層（２１）、前記ｐドープ層（２１）と前記ｎドープ層（２０）との間でエレクトロルミネセンスによってビームを生成する活性領域（２２）、および前記活性領域（２２）に対して横向きに延在しておりかつ前記半導体積層体（２）を横方向に画定する側面（２５）を備えており、前記半導体積層体（２）はさらに、前記ｐドープ層（２１）および前記ｎドープ層（２０）の電気的な接触接続のためのｐ電極（３１）およびｎ電極（３０）を有し、前記製造方法はさらに、
    Ｂ）前記半導体チップ（１）の前記半導体積層体（２）のそれぞれの前記側面（２５）にそれぞれパッシベーション層（４）を被着するステップと、
    Ｃ）半導体チップ（１）の第１グループ（１１）および第２グループ（１２）用の共通の縁部場生成装置（５）を構成するステップとを有し、前記第１グループ（１１）および前記第２グループ（１２）のそれぞれの半導体チップ（１）において、前記半導体積層体（２）とは反対側を向いた、前記パッシベーション層（４）の面において、前記活性領域（２２）の高さに、共通の前記縁部場生成装置（５）を配置し、
    少なくとも一時的に、前記活性領域（２２）の縁部領域（５２）において電場が生成され、これにより、前記第１グループ（１１）および前記第２グループ（１２）の前記半導体チップ（１）の動作時に、前記縁部領域（５２）において前記半導体積層体（２）を通る電流を制御できるように前記縁部場生成装置（５）を構成する、製造方法。
  10. 前記縁部場生成装置（５）を構成する前記ステップには、前記半導体チップ（１）間の中間スペースに導電材料（５０）を充填することが含まれる、請求項９記載の製造方法。
  11. 前記中間スペースを充填した後、いくつかの半導体チップ（１）の前記側面（２５）から前記導電材料（５０）を除去する、請求項１０記載の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051621A (ja) 2001-08-06 2003-02-21 Sony Corp 発光素子の実装方法及び画像表示装置の製造方法
WO2003016782A1 (en) 2001-08-09 2003-02-27 Matsushita Electric Industrial Co., Ltd. Led illuminator and card type led illuminating light source
JP2009267418A (ja) 2008-04-25 2009-11-12 Samsung Electronics Co Ltd 発光装置、これを含むパッケージとシステム、およびその製造方法
CN108269894A (zh) 2016-12-30 2018-07-10 乐金显示有限公司 发光元件以及包括该发光元件的发光装置
US20180287027A1 (en) 2017-03-30 2018-10-04 Vuereal Inc. Vertical solid-state devices
WO2018192879A1 (de) 2017-04-18 2018-10-25 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauteil und betriebsverfahren für ein optoelektronisches halbleiterbauteil
US20190157341A1 (en) 2017-11-23 2019-05-23 Century Micro Display Technology (Shenzhen) Co., Ltd. Micro led display panel with double-sides display
JP2019091000A (ja) 2017-11-10 2019-06-13 ルーメンス カンパニー リミテッド Ｌｅｄディスプレイ装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10250829B4 (de) * 2002-10-31 2006-11-02 Infineon Technologies Ag Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle
US8129710B2 (en) * 2008-04-24 2012-03-06 Hans Cho Plasmon enhanced nanowire light emitting diode
TWI668855B (zh) * 2017-07-07 2019-08-11 鴻海精密工業股份有限公司 微型led顯示面板
CN107359175B (zh) * 2017-07-25 2020-02-11 上海天马微电子有限公司 微发光二极管显示面板和显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051621A (ja) 2001-08-06 2003-02-21 Sony Corp 発光素子の実装方法及び画像表示装置の製造方法
WO2003016782A1 (en) 2001-08-09 2003-02-27 Matsushita Electric Industrial Co., Ltd. Led illuminator and card type led illuminating light source
JP2009267418A (ja) 2008-04-25 2009-11-12 Samsung Electronics Co Ltd 発光装置、これを含むパッケージとシステム、およびその製造方法
CN108269894A (zh) 2016-12-30 2018-07-10 乐金显示有限公司 发光元件以及包括该发光元件的发光装置
US20180287027A1 (en) 2017-03-30 2018-10-04 Vuereal Inc. Vertical solid-state devices
WO2018192879A1 (de) 2017-04-18 2018-10-25 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauteil und betriebsverfahren für ein optoelektronisches halbleiterbauteil
JP2019091000A (ja) 2017-11-10 2019-06-13 ルーメンス カンパニー リミテッド Ｌｅｄディスプレイ装置
US20190157341A1 (en) 2017-11-23 2019-05-23 Century Micro Display Technology (Shenzhen) Co., Ltd. Micro led display panel with double-sides display

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