JP7377180B2 - 駆動回路、トランスデューサシステム、及び、検査装置 - Google Patents

Description

本発明の実施形態は、駆動回路、トランスデューサシステム、及び、検査装置に関する。

例えば、圧電素子を用いたトランスデューサシステムが検査装置などに応用される。動作特性を向上可能な駆動回路が望まれる。

特開２０１９－５７８０４号公報

本発明の実施形態は、動作特性を向上可能な駆動回路、トランスデューサシステム及び検査装置を提供する。

本発明の実施形態によれば、駆動回路は、第１回路部を含む。前記第１回路部は、第１検出部、第２検出部、第１回路及び第２回路を含む。前記第１検出部は、第１圧電素子に流れる第１圧電素子電流を検出し前記第１圧電素子電流に応じた第１検出信号を出力可能である。前記第２検出部は、前記第１圧電素子と電気的に接続された第１容量素子に流れる第１容量素子電流を検出し前記第１容量素子電流に応じた第２検出信号を出力可能である。前記第１回路は、入力信号が入力される第１入力端子、及び、第２入力端子を含む。前記第１回路は、前記第１入力端子と前記第２入力端子との間の電位差に応じた第１駆動信号を前記第１圧電素子及び前記第１容量素子に印加可能である。前記第２回路は、第３入力端子及び第４入力端子を含む。前記第３入力端子に前記第１検出信号が入力され、前記第４入力端子に前記第２検出信号が入力される。前記第２回路は、前記第１検出信号と前記第２検出信号との差に応じた第１差信号を前記第２入力端子に供給可能である。

図１は、第１実施形態に係る駆動回路を例示する回路図である。 図２は、実施形態に係る駆動回路と共に用いられるトランスデューサを例示する模式的断面図である。 図３（ａ）及び図３（ｂ）は、駆動回路の特性を例示するグラフ図である。 図４、駆動回路の特性を例示するグラフ図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る駆動回路を例示する回路図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る駆動回路の一部の特性を例示するグラフ図である。 図７は、駆動回路の特性を例示するグラフ図である。 図８は、第１実施形態に係る駆動回路の応用を例示する模式図である。 図９は、第１実施形態に係る駆動回路を例示する回路図である。 図１０は、実施形態に係る駆動回路と共に用いられるトランスデューサを例示する模式的断面図である。 図１１は、駆動回路の特性を例示するグラフ図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る駆動回路を例示する回路図である。
図２は、第１実施形態に係る駆動回路と共に用いられるトランスデューサを例示する模式的断面図である。
図１に示すように、実施形態に係る駆動回路１１０は、第１回路部１０Ｄを含む。第１回路部１０Ｄは、第１圧電素子５１と共に用いられる。

図２に示すように、例えば、第１圧電素子５１は、第１電極５１ａと、第２電極５１ｂと、第１電極５１ａと第２電極５１ｂとの間に設けられた第１圧電層５１Ｌと、を含む。例えば、第１回路部１０Ｄは、第１圧電素子５１を含む第１トランスデューサ５１Ｔと共に用いられる。

図１に示すように、第１トランスデューサ５１Ｔは、電気的には、キャパシタＣ０５１と、キャパシタＣ０５１と並列に電気的に接続されたＬＣＲ回路と、を含む等価回路により表現できる。ＬＣＲ回路は、直列に互いに接続されたインダクタＬ５１、キャパシタＣ５１及び抵抗Ｒ５１を含む。キャパシタＣ０５１は、第１圧電素子５１の２つの電極間の静電容量に対応する。インダクタＬ５１は、第１トランスデューサ５１Ｔの機械量である質量に対応する。キャパシタＣ５１は、第１トランスデューサ５１Ｔの機械量であるバネ定数の逆数に対応する。抵抗Ｒ５１は、第１トランスデューサ５１Ｔの機械量である減衰定数に対応する。これらの機械量から電気量への変換は、例えば、第１圧電素子５１の圧電効果に基づく。

図１に例示するキャパシタＣ０５１の一端は、第１圧電素子５１の一端（第１電極５１ａ及び第２電極５１ｂの一方）に対応する。キャパシタＣ０５１の他端は、第１圧電素子５１の他端（第１電極５１ａ及び第２電極５１ｂの他方）に対応する。

図１に示すように、第１回路部１０Ｄは、第１検出部１１と、第２検出部１２と、第１回路２１と、第２回路２２と、を含む。

図１に示すように、第１検出部１１は、第１圧電素子５１に流れる第１圧電素子電流ｉ１（図２参照）を検出し、第１圧電素子電流ｉ１に応じた第１検出信号Ｓｄ１を出力可能である。第１圧電素子電流ｉ１は、図１に例示する電流ｉ０５１及び電流ｉ５１の和である。電流ｉ０５１は、キャパシタＣ０５１に流れる電流である。電流ｉ５１は、ＬＣＲ回路に流れる。第１検出信号Ｓｄ１は、第１圧電素子電流ｉ１（電流ｉ０５１と電流ｉ５１との和）に応じている。

例えば、第１検出部１１は、第１検出端子ＤＴ１を含む。第１検出端子ＤＴ１は、検出された第１圧電素子電流ｉ１に応じた第１検出信号Ｓｄ１を出力する。この例では、第１検出部１１は、抵抗Ｒ１１を含む。例えば、抵抗Ｒ１１の一端が、第１圧電素子５１の一端（キャパシタＣ０５１の一端）と電気的に接続される。抵抗Ｒ１１の他端が固定電位（例えばグランド電位）に設定される。抵抗Ｒ１１の上記の一端が、第１検出端子ＤＴ１に対応する。

図１に示すように、第１容量素子６１が設けられる。第１容量素子６１は、第１回路部１０Ｄに含まれても良い。第１容量素子６１は、第１回路部１０Ｄとは別に設けられても良い。第１容量素子６１は、第１トランスデューサ５１Ｔに含まれても良い。第１容量素子６１は、第１回路部１０Ｄ及び第１トランスデューサ５１Ｔとは別に設けられても良い。

図１に示すように、第１容量素子６１は、第１圧電素子５１と電気的に接続される。例えば、第１容量素子６１は、第１圧電素子５１と並列に電気的に接続される。第１容量素子６１の一端は、第１圧電素子５１の一端（第１電極５１ａ及び第２電極５１ｂの一方）と電気的に接続される。第１容量素子６１の他端は、第１圧電素子５１の他端（第１電極５１ａ及び第２電極５１ｂの他方）と電気的に接続される。

第２検出部１２は、第１容量素子６１に流れる第１容量素子電流ｉ６１を検出し、第１容量素子電流ｉ６１に応じた第２検出信号Ｓｄ２を出力可能である。第２検出部１２は、第２検出端子ＤＴ２を含む。第２検出端子ＤＴ２は、検出された第１容量素子電流ｉ６１に応じた第２検出信号Ｓｄ２を出力する。この例では、第２検出部１２は、抵抗Ｒ１２を含む。例えば、抵抗Ｒ１２の一端が、第１容量素子６１の一端と電気的に接続される。抵抗Ｒ１２の他端が固定電位（例えばグランド電位）に設定される。抵抗Ｒ１２の上記の一端が、第２検出端子ＤＴ２に対応する。

第１回路２１は、第１入力端子２１ａ、及び、第２入力端子２１ｂを含む。第１入力端子２１ａには、入力信号Ｓｉ１が入力される。入力信号Ｓｉ１は、例えば、入力信号供給部４５から出力される。入力信号供給部４５は、駆動回路１１０（または第１回路部１０Ｄ）に含まれても良い。入力信号供給部４５は、駆動回路１１０（または第１回路部１０Ｄ）とは別に設けられても良い。入力信号Ｓｉ１は、例えば、パルス信号またはバースト信号を含んでも良い。

第１回路２１は、第１入力端子２１ａと第２入力端子２１ｂとの間の電位差に応じた第１駆動信号Ｓｖ１を第１圧電素子５１及び第１容量素子６１に印加可能である。第１回路２１は、例えば差動増幅回路である。第１回路２１は、例えば、第１出力端子ＯＴ１を含む。第１出力端子ＯＴ１は、第１駆動信号Ｓｖ１を出力可能である。第１出力端子ＯＴ１は、第１圧電素子５１の他端、及び第１容量素子６１の他端と電気的に接続される。第１出力端子ＯＴ１と第１圧電素子５１の他端との間に抵抗Ｒｉ５１が設けられても良い。

例えば、第１回路２１は、第１圧電素子５１及び第１容量素子６１を、入力信号Ｓｉ１に応じて、駆動可能である。例えば、第１圧電素子５１に印加された第１駆動信号Ｓｖ１により、第１圧電素子５１が変形し、この変形に応じて音波（例えば超音波を含む）が出射される。入力信号Ｓｉ１は、例えば、音波の発生の制御信号である。

この例では、第１回路２１において、第１入力端子２１ａは正入力端子であり、第２入力端子２１ｂは、負入力端子である。この例では、第１回路２１は、差動増幅器２１Ｄ、抵抗Ｒ２１ａ、抵抗Ｒ２１ｂ、抵抗Ｒｆ２１ａ、キャパシタＣｆ２１ａ、抵抗Ｒｆ２１ｂ、及び、キャパシタＣｆ２１ｂを含む。抵抗Ｒ２１ａは、第１入力端子２１ａと、差動増幅器２１Ｄの入力部２１ｐと、の間の電流経路に設けられる。抵抗Ｒ２１ｂは、第２入力端子２１ｂと、差動増幅器２１Ｄの入力部２１ｑと、の間の電流経路に設けられる。キャパシタＣｆ２１ａは、抵抗Ｒｆ２１ｂと電気的に並列に接続される。キャパシタＣｆ２１ａ及び抵抗Ｒｆ２１ａの一端は、差動増幅器２１Ｄの入力部２１ｐと電気的に接続される。キャパシタＣｆ２１ａ及び抵抗Ｒｆ２１ａの他端は、固定電位（例えばグランド電位）に電気的に接続される。キャパシタＣｆ２１ｂは、抵抗Ｒｆ２１ｂと電気的に並列に接続される。キャパシタＣｆ２１ｂ及び抵抗Ｒｆ２１ｂの一端は、差動増幅器２１Ｄの入力部２１ｑと電気的に接続される。キャパシタＣｆ２１ｂ及び抵抗Ｒｆ２１ｂの他端は、差動増幅器２１Ｄの出力部（第１出力端子ＯＴ１）と電気的に接続される。適切な増幅率が得られるように、抵抗が選ばれる。例えば、差動増幅器２１Ｄに正電源及び負電源が供給される。

第２回路２２は、第３入力端子２２ｃ及び第４入力端子２２ｄを含む。第３入力端子２２ｃに第１検出信号Ｓｄ１が入力される。第４入力端子２２ｄに第２検出信号Ｓｄ２が入力される。

第２回路２２は、第１検出信号Ｓｄ１と第２検出信号Ｓｄ２との差に応じた第１差信号Ｓｆ１を第２入力端子２１ｂに供給可能である。第２回路２２は、例えば差動増幅回路である。例えば、第２回路２２は、第２出力端子ＯＴ２を含む。第２出力端子ＯＴ２は、第１差信号Ｓｆ１を出力可能である。この例では、第２出力端子ＯＴ２は、配線ｗ１により、第２入力端子２１ｂと電気的に接続される。後述するように、第２出力端子ＯＴ２と第２入力端子２１ｂとの間の電流経路（例えば配線ｗ１）に、フィルタなどの電気回路が設けられても良い。

この例では、第２回路２２において、第３入力端子２２ｃは正入力端子であり、第４入力端子２２ｄは、負入力端子である。この例では、第２回路２２は、差動増幅器２２Ｄ、抵抗Ｒ２２ｃ、抵抗Ｒ２２ｄ、抵抗Ｒｆ２２ｃ、キャパシタＣｆ２２ｃ、抵抗Ｒｆ２２ｄ、及び、キャパシタＣｆ２２ｄを含む。抵抗Ｒ２２ｃは、第３入力端子２２ｃと、差動増幅器２２Ｄの入力部２２ｐと、の間の電流経路に設けられる。抵抗Ｒ２２ｄは、第４入力端子２２ｄと、差動増幅器２２Ｄの入力部２２ｑと、の間の電流経路に設けられる。キャパシタＣｆ２２ｃは、抵抗Ｒｆ２２ｃと電気的に並列に接続される。キャパシタＣｆ２２ｃ及び抵抗Ｒｆ２２ｃの一端は、差動増幅器２２Ｄの入力部２２ｐと電気的に接続される。キャパシタＣｆ２２ｃ及び抵抗Ｒｆ２２ｃの他端は、固定電位（例えばグランド電位）に電気的に接続される。キャパシタＣｆ２２ｄは、抵抗Ｒｆ２２ｄと電気的に並列に接続される。キャパシタＣｆ２２ｄ及び抵抗Ｒｆ２２ｄの一端は、差動増幅器２２Ｄの入力部２２ｑと電気的に接続される。キャパシタＣｆ２２ｄ及び抵抗Ｒｆ２２ｄの他端は、差動増幅器２２Ｄの出力部（第２出力端子ＯＴ２）と電気的に接続される。適切な増幅率が得られるように、抵抗が選ばれる。例えば、差動増幅器２２Ｄに正電源及び負電源が供給される。

実施形態においては、第１圧電素子５１に流れる電流と、第１容量素子６１に流れる電流と、の差に応じた第１差信号Ｓｆ１が、第１回路２１の第２入力端子２１ｂに供給される。例えば、第１差信号Ｓｆ１が、フィードバックされる。第１回路２１から出力される第１駆動信号Ｓｖ１は、入力信号Ｓｉ１と、第１差信号Ｓｆ１と、の差に対応する。このような駆動回路により、第１圧電素子５１の動作特性を向上できる。

図２に示すように、第１トランスデューサ５１Ｔは、第１圧電素子５１と、第１ダイアフラム５１Ｆ（例えば膜部）と、を含んでも良い。第１圧電素子５１は、第１ダイアフラム５１Ｆに固定される。例えば、第１圧電素子５１は、第１ダイアフラム５１Ｆと積層される。第１トランスデューサ５１Ｔは、例えば、屈曲振動型のトランスデューサである。第１圧電素子５１及び第１トランスデューサ５１Ｔの例については、後述する。以下では、第１トランスデューサ５１Ｔが第１圧電素子５１及び第１ダイアフラム５１Ｆを含む場合の例について説明する。

図３（ａ）及び図３（ｂ）は、駆動回路の特性を例示するグラフ図である。
これらの図は、駆動回路のパラメータを変えたときの第１差信号Ｓｆ１のシミュレーション結果を例示している。図３（ａ）及び図３（ｂ）の横軸は、周波数ｆ１に対応する。図３（ａ）の縦軸は、第１差信号Ｓｆ１の規格化強度Ｉｎｔ１に対応する。図３（ｂ）の縦軸は、第１差信号Ｓｆ１の位相Ｐｈ１に対応する。

シミュレーションにおいて、第１圧電素子５１の電気容量（キャパシタＣ０５１）は１．７６ｎＦであり、インダクタＬ５１は４８．１ｍＨであり、キャパシタＣ５１の電気容量は０．３１９ｎＦであり、抵抗Ｒ５１は、２７４Ωである。第１容量素子６１の電気容量は、２ｎＦである。抵抗Ｒ１１は、１０Ωである。抵抗Ｒ１２は、１０Ωである。抵抗Ｒｉ５１は、０Ωである。抵抗Ｒ２１ａ、Ｒ２１ｂ、Ｒ２２ｃ及びＲ２２ｄは、１０ｋΩである。抵抗Ｒｆ２２ｃ及びＲｆ２２ｄは、１００ｋΩである。キャパシタＣｆ２１ａ、Ｃ２１ｂ、Ｃｆ２２ｃ及びＣｆ２２ｄのそれぞれの電気容量は、０ｐＦである。

図３（ａ）及び図３（ｂ）には、構成ＣＦ１～ＣＦ４の特性が例示されている。構成ＣＦ１においては、第１差信号Ｓｆ１は第２入力端子２１ｂに供給されない。この場合、第２入力端子２１ｂは接地されている。構成ＣＦ２～構成ＣＦ４においては、第１差信号Ｓｆ１は第２入力端子２１ｂに供給される。構成ＣＦ２においては、抵抗Ｒｆ２１a及びＲｆ２１ｂのそれぞれは、１００ｋΩである。構成ＣＦ３においては、抵抗Ｒｆ２１ａ及びＲｆ２１ｂのそれぞれは、３００ｋΩである。構成ＣＦ４においては、抵抗Ｒｆ２１ａ及びＲ２１ｆｂのそれぞれは、５００ｋΩである。

図３（ａ）及び図３（ｂ）に示すように、構成ＣＦ１においては、帯域は狭い。構成ＣＦ２～ＣＦ４においては、帯域は広い。実施形態によれば、広帯域の特性が得られる。抵抗Ｒｆ２１ａ及びＲｆ２１ｂを高くして、フィードバックゲインを上昇させると、帯域はより広くなる。

図４は、駆動回路の特性を例示するグラフ図である。
図４は、駆動回路のパラメータを変えたときの第１差信号Ｓｆ１のシミュレーション結果を例示している。図４においては、入力信号Ｓｉ１は、５波の正弦波を含むバースト波である。図４の横軸は、時間ｔ１に対応する。図４の縦軸は、第１差信号Ｓｆ１の規格化強度Ｉｎｔ１に対応する。図４におけるシミュレーションのモデルの構成は、図３（ａ）及び図３（ｂ）に関して説明した構成と同様である。

図４に示すように、構成ＣＦ１では、規格化強度Ｉｎｔ１が小さくなるまでの時間は、非常に長い。構成ＣＦ２～ＣＦ４においては、規格化強度Ｉｎｔ１が小さくなるまでの時間が短い。このように、実施形態によれば、短いパルス長が得られる。抵抗Ｒｆ２１ａ及びＲ２１ｆｂを高くすると、より短いパルス長が得られる。

このように、実施形態によれば、例えば、広帯域の特性が得られる。例えば、短いパルス幅で第１トランスデューサ５１Ｔを駆動できる。実施形態によれば、トランスデューサの動作特性を向上可能な駆動回路が提供できる。

実施形態においては、第１回路部１０Ｄにより、第１圧電素子５１を含む第１トランスデューサ５１Ｔから超音波を出射させることができる。実施形態においては、例えば、短いパルス長の超音波を発生させることができる。例えば、広帯域の超音波を発生させることができる。実施形態に係る第１回路部１０Ｄは、例えば、狭帯が狭い屈曲振動型の空中超音波トランスデューサに有用である。

実施形態において、例えば、第１容量素子６１の電気容量は、第１圧電素子５１の電気容量に応じて設定されて良い。例えば、第１容量素子６１の電気容量は、第１圧電素子５１の電気容量と実質的に同じである。例えば、第１容量素子６１の電気容量は、第１圧電素子５１の電気容量の０．５倍以上１．５倍以下である。第１容量素子６１の電気容量は、第１圧電素子５１の電気容量の０．８倍以上１．２倍以下でも良い。例えば、第１圧電素子５１に流れる電流の大きさと、第１容量素子６１に流れる電流の大きさと、が同じ、または、互いに近くなる。これにより、第１圧電素子５１に流れる電流の周波数特性をより効果的にフィードバックできる。

実施形態において、ゲインが過度に高いと、回路系が発振する場合がある。実施形態において、第１回路２１(第１差動増幅回路）のゲインは、１０以上５０以下である。これにより、例えば、発振が抑制できる。第１回路２１のゲインは、例えば、抵抗Ｒｆ２１ｂの抵抗Ｒ２１ｂに対する比である。

図２に示すように、１つの例において、第１トランスデューサ５１Ｔは、第１圧電素子５１と、第１ダイアフラム５１Ｆと、を含む。第１圧電素子５１及び第１ダイアフラム５１Ｆは、互いに積層されている。積層された第１圧電素子５１及び第１ダイアフラム５１Ｆは、支持部５１Ｓにより支持される。

第１圧電素子５１は、第１電極５１ａと、第２電極５１ｂと、第１電極５１ａと第２電極５１ｂとの間に設けられた第１圧電層５１Ｌと、を含む。この例では、第１ダイアフラム５１Ｆと第１電極５１ａとの間に第２電極５１ｂがある。例えば、第１電極５１ａの面積は、第２電極５１ｂの面積よりも小さい。第１圧電層５１Ｌは、分極５１Ｐを有する。

第１回路部１０Ｄからの信号（第１駆動信号Ｓｖ１）は、第１電極５１ａと第２電極５１ｂとの間に印加される。信号（交流信号）により、第１圧電層５１Ｌが変形する。その結果、第１ダイアフラム５１Ｆが変形し、音波１０Ｗが発生する。積層された第１圧電素子５１及び第１ダイアフラム５１Ｆは、例えば、屈曲振動子に対応する。

図５（ａ）及び図５（ｂ）は、第１実施形態に係る駆動回路を例示する回路図である。 図５（ａ）に示すように、実施形態に係る駆動回路１１０ａにおいて、第１回路部１０Ｄは、第１フィルタ４１を含む。駆動回路１１０ａにおけるこれ以外の構成は、駆動回路１１０における構成と同様で良い。

第１フィルタ４１は、第２回路２２の第２出力端子ＯＴ２と、第１回路２１の第２入力端子２１ｂと、の間の電流経路ｃｐ１（例えば配線ｗ１）に設けられる。第１フィルタ４１の一端４１ａは、第２出力端子ＯＴ２と電気的に接続される。第１フィルタ４１の他端４１ｂは、第２入力端子２１ｂと電気的に接続される。

既に説明したように、第２出力端子ＯＴ２は、第１検出信号Ｓｄ１と第２検出信号Ｓｄ２との差に応じた第１差信号Ｓｆ１を出力する。第１フィルタ４１は、第１差信号Ｓｆ１をフィルタ処理する。

図５（ｂ）に示すように、例えば、第１フィルタ４１は、ノッチフィルタを含んでも良い。この例では、ノッチフィルタにおいて、直列に接続された２つの抵抗Ｒ４１ａの接続点にキャパシタＣ４１ａが接続される。直列に接続された２つのキャパシタＣ４１ｂの接続点に抵抗Ｒ４１ｂが接続される。直列に接続された２つの抵抗Ｒ４１ａと、直列に接続された２つのキャパシタＣ４１ｂと、が並列に接続される。抵抗Ｒ４１ｂの抵抗は、抵抗Ｒ４１ａの抵抗の実質的に１／２倍である。キャパシタＣ４１ａの電気容量は、キャパシタＣ４１ｂの電気容量の実質的に２倍である。ノッチフィルタは、ノッチ周波数の近傍で、信号を非常に低く減衰させる。抵抗Ｒ４１ａの抵抗をＲとし、キャパシタＣ４１ｂの電気容量をＣとした場合、ノッチ周波数は、１／（２πＲＣ）である。

図６（ａ）及び図６（ｂ）は、第１実施形態に係る駆動回路の一部の特性を例示するグラフ図である。
これらの図は、第１フィルタ４１の特性を例示している。この例では、第１フィルタ４１は、ノッチフィルタの構成を有する。この例では、ノッチ周波数は、３００ｋＨｚである。図６（ａ）及び図６（ｂ）の横軸は、周波数ｆ１である。図６（ａ）の縦軸は、第１フィルタ４１における他端４１ｂの信号の規格化強度Ｉｎｔ３に対応する。規格化強度Ｉｎｔ３は、第１フィルタ４１の他端４１ｂにおける信号の強度の、第１フィルタ４１の一端４１ａにおける信号の強度に対する比である。図６（ｂ）の縦軸は、第１フィルタ４１の他端４１ｂにおける信号の位相Ｐｈ１に対応する。図６（ａ）に示すように、ノッチ周波数である約３００ｋＨｚの近傍で、信号の規格化強度Ｉｎｔ３を急峻に低くできる。上記の回路系の発振は、例えば、超音波に利用する共振以外の、トランスデューサ５１Ｔの不要な共振による。第１フィルタ４１のノッチ周波数を不要な共振と実質的に一致させることで、不要共振を抑制でき、高いループゲインを適用できる。これにより、例えば、第１圧電素子５１を含む第１トランスデューサ５１Ｔで生じる超音波のパルス幅を効果的に短くできる。

図７は、駆動回路の特性を例示するグラフ図である。
図７は、駆動回路のパラメータを変えたときの第１差信号Ｓｆ１のシミュレーション結果を例示している。図７においては、入力信号Ｓｉ１は、５波の正弦波を含むバースト波である。図７の横軸は、時間ｔ１に対応する。図７の縦軸は、第１差信号Ｓｆ１の規格化強度Ｉｎｔ１に対応する。図７におけるシミュレーションのモデルにおいて、抵抗Ｒｉ５１は１００Ωであり、キャパシタＣｆ２１ａ及びＣｆ２１ｂのそれぞれの電気容量は５ｐＦである。図７におけるシミュレーションのモデルにおける上記以外の構成は、図３（ａ）及び図３（ｂ）に関して説明した構成と同様である。図７におけるシミュレーションのモデルにおいて、第１フィルタ４１のノッチ周波数は、３００ｋＨｚである。

図７には、構成ＣＦ１、ＣＦ２、ＣＦ５及びＣＦ６の特性が例示されている。構成ＣＦ１においては、第１差信号Ｓｆ１は第２入力端子２１ｂに供給されない。この場合、第２入力端子２１ｂは接地されている。構成ＣＦ２、構成ＣＦ５及び構成ＣＦ６においては、第１差信号Ｓｆ１は第２入力端子２１ｂに供給される。構成ＣＦ２においては、抵抗Ｒｆ２１ａ及びＲｆ２１ｂのそれぞれは、１００ｋΩである。構成ＣＦ５においては、抵抗Ｒｆ２１ａ及びＲｆ２１ｂのそれぞれは、２２０ｋΩである。構成ＣＦ６においては、抵抗Ｒｆ２１ａ及びＲｆ２１ｂのそれぞれは、３３０ｋΩである。

図７に示すように、構成ＣＦ１では、規格化強度Ｉｎｔ１が小さくなるまでの時間は、非常に長い。構成ＣＦ２、構成ＣＦ５及び構成ＣＦ６においては、規格化強度Ｉｎｔ１が小さくなるまでの時間が短い。このように、実施形態によれば、短いパルス長が得られる。抵抗Ｒｆ２１ａ及びＲｆ２１ｂを高くすると、より短いパルス長が得られる。第１フィルタ４１を用いることで、高いループゲインを適用でき、発振を抑制できる。例えば、第１圧電素子５１を含む第１トランスデューサ５１Ｔで生じる音波（例えば超音波）のパルス幅をより短くできる。

図８は、第１実施形態に係る駆動回路の応用を例示する模式図である。
図８に示すように、実施形態に係る駆動回路１２０は、第１回路部１０Ｄに加えて、第２回路部２０Ｄをさらに含む。

駆動回路１２０は、トランスデューサシステム２１０に応用されても良い。トランスデューサシステム２１０は、例えば、第１圧電素子５１を含む第１トランスデューサ５１Ｔと、第２圧電素子５２を含む第２トランスデューサ５２Ｔと、駆動回路１２０と、含む。第１トランスデューサ５１Ｔから送信された音波１０Ｗが、第２トランスデューサ５２Ｔで受信される。音波１０Ｗは、例えば、超音波を含む。第１トランスデューサ５１Ｔは、例えば、送信装置である。第１回路部１０Ｄは、例えば、送信用駆動回路である。第２トランスデューサ５２Ｔは、例えば、受信装置である。第２回路部２０Ｄは、例えば、受信用駆動回路である。第１トランスデューサ５１Ｔ及び第２トランスデューサ５２Ｔは、例えば、空中超音波トランスデューサである。

例えば、第１トランスデューサ５１Ｔと第２トランスデューサ５２Ｔとの間に、対象物８１が設けられる。例えば、対象物８１は、第１トランスデューサ５１Ｔから第２トランスデューサ５２Ｔへの方向と交差する方向に沿って移動する。対象物８１は、例えば、紙幣などである。対象物８１に異物８１Ｄなどが付着していると、第２トランスデューサ５２Ｔで受信される音波１０Ｗの状態が、対象物８１に異物８１Ｄなどが付着していない場合と比べて、変化する。トランスデューサシステム２１０は、例えば検査装置３１０に応用されても良い。

第２回路部２０Ｄは、例えば、第３検出部１３を含む。第３検出部１３は、第２圧電素子５２に流れる第２圧電素子電流ｉ２（図８参照）を検出し、第２圧電素子電流ｉ２に応じた第３検出信号Ｓｄ３を出力可能である。例えば、第３検出部１３は、第３検出端子ＤＴ３を含む。第３検出端子ＤＴ３は、第２圧電素子電流ｉ２に応じた第３検出信号Ｓｄ３を出力可能である。

例えば、第３検出信号Ｓｄ３は、第１トランスデューサ５１Ｔと第２トランスデューサ５２Ｔとの間にある対象物８１の状態に応じて変化する。検査装置３１０は、第３検出信号Ｓｄ３に基づいて対象物８１を検査可能である。

以下、第２回路部２０Ｄの例について説明する。
図９は、第１実施形態に係る駆動回路を例示する回路図である。
図１０は、第１実施形態に係る駆動回路と共に用いられるトランスデューサを例示する模式的断面図である。
図９に示すように、実施形態に係る駆動回路１２１は、第２回路部２０Ｄを含む。第２回路部２０Ｄは、例えば、第３検出部１３に加えて、第３回路２３を含む。

既に説明したように、第３検出部１３は、第２圧電素子５２に流れる第２圧電素子電流ｉ２（図８参照）を検出し、第２圧電素子電流ｉ２に応じた第３検出信号Ｓｄ３を出力可能である。

図１０に示すように、例えば、第２圧電素子５２は、第３電極５２ｃと、第４電極５２ｄと、第３電極５２ｃと第４電極５２ｄとの間に設けられた第２圧電層５２Ｌと、を含む。例えば、第２回路部２０Ｄは、第２圧電素子５２を含む第２トランスデューサ５２Ｔと共に用いられる。

図９に示すように、第３回路２３は、第２駆動信号Ｓｖ２を第２圧電素子５２に印加可能である。例えば、第３回路２３は、第３出力端子ＯＴ３を含む。第３出力端子ＯＴ３は、第２駆動信号Ｓｖ２を出力する。第３出力端子ＯＴ３は、第２圧電素子５２と電気的に接続される。

この例では、第２容量素子６２が設けられる。第２容量素子６２は、第２圧電素子５２に電気的に接続される。第２容量素子６２は、第２回路部２０Ｄに含まれても良い。第２容量素子６２は、第２回路部２０Ｄとは別に設けられても良い。第２容量素子６２は、第２トランスデューサ５２Ｔに含まれても良い。第２容量素子６２は、第２回路部２０Ｄ及び第２トランスデューサ５２Ｔとは別に設けられても良い。

例えば、第２容量素子６２は、第２圧電素子５２と並列に電気的に接続される。例えば、第２容量素子６２の電気容量は、第２圧電素子５２の電気容量の０．５倍以上１．５倍以下である。第２容量素子６２の電気容量は、第２圧電素子５２の電気容量の０．８倍以上１．２倍以下でも良い。

第３回路２３は、第２圧電素子５２及び第２容量素子６２に第２駆動信号Ｓｖ２を印加することが可能である。第２駆動信号Ｓｖ２は、第２圧電素子５２及び第２容量素子６２に印加される。

第３回路２３は、第５入力端子２３ｅ及び第６入力端子２３ｆをさらに含んでも良い。例えば、第５入力端子２３ｅの電位は固定される。第２駆動信号Ｓｖ２は、第５入力端子２３ｅと第６入力端子２３ｆとの間の電位差に応じる。

この例では、第２回路部２０Ｄは、第４検出部１４及び第４回路２４をさらに含む。第４検出部１４は、第２容量素子６２に流れる第２容量素子電流ｉ２(図８参照）に応じた第４検出信号Ｓｄ４を出力可能である。例えば、第４検出部１４は、第４検出端子ＤＴ４を含む。第４検出端子ＤＴ４は、第４検出信号Ｓｄ４を出力可能である。

第４回路２４は、第７入力端子２４ｇ及び第８入力端子２４ｈを含む。第７入力端子２４ｇに第３検出信号Ｓｄ３が入力される。第８入力端子２４ｈに第４検出信号Ｓｄ４が入力される。第４回路２４は、第３検出信号Ｓｄ３と第４検出信号Ｓｄ４との差に応じた第２差信号Ｓｆ２を第６入力端子２３ｆに供給可能である。

この例においては、第３検出信号Ｓｄ３と第４検出信号Ｓｄ４との差に応じた第２差信号Ｓｆ２が、第３回路２３にフィードバックされる。これにより、例えば、第２圧電素子５２を含む第２トランスデューサ５２Ｔは、短いパルス長で音波（例えば超音波を含む）に反応することができる。第２トランスデューサ５２Ｔは、例えば、広帯域の音波（例えば超音波を含む）に反応することができる。

この例では、第２トランスデューサ５２Ｔは、第２圧電素子５２と、第２ダイアフラム５２Ｆと、を含む（図１０参照）。第２圧電素子５２は、第２ダイアフラム５２Ｆに固定される。例えば、第２圧電素子５２は、第２ダイアフラム５２Ｆと積層される。積層された第２圧電素子５２及び第２ダイアフラム５２Ｆは、例えば、一体となって振動する。

第２トランスデューサ５２Ｔは、電気的には、キャパシタＣ０５２と、キャパシタＣ０５２と並列に電気的に接続されたＬＣＲ回路と、を含む等価回路により表現できる。ＬＣＲ回路は、直列に互いに接続されたインダクタＬ５２、キャパシタＣ５２及び抵抗Ｒ５２を含む。キャパシタＣ０５２は、第２圧電素子５２の２つの電極間の静電容量に対応する。インダクタＬ５２は、第２トランスデューサ５２Ｔの機械量である質量に対応する。キャパシタＣ５２は、第２トランスデューサ５２Ｔの機械量であるバネ定数の逆数に対応する。抵抗Ｒ５２は、第２トランスデューサ５２Ｔの機械量である減衰定数に対応する。これらの機械量から電気量への変換は、例えば、第２圧電素子５２の圧電効果に基づく。

図９に示すように、第２トランスデューサ５２Ｔの等価回路において、信号源４７が設けられている。信号源４７は、インダクタＬ５２、キャパシタＣ５２及び抵抗Ｒ５２と、直列に電気的に接続される。例えば、第２トランスデューサ５２Ｔが受けた音波（例えば超音波）により、第２ダイアフラム５２Ｆ及び第２圧電素子５２が変形する。この変形に応じた電圧が、第２圧電素子５２に生じる。この電圧が、信号源４７に対応する。

例えば、ＬＣＲ回路に電流ｉ５２が流れる。キャパシタＣ０５２に電流ｉ０５２が流れる。第２圧電素子電流ｉ２(図１０参照）は、電流ｉ５２及び電流ｉ０５２の和に対応する。第２検出信号Ｓｄ２は、電流ｉ５２及び電流ｉ０５２の和に応じている。

例えば、第２トランスデューサ５２Ｔが受けた音波（例えば超音波）により生じる信号が第２圧電素子５２に流れる。第２圧電素子５２を流れる第２圧電素子電流ｉ２を検出することで、受けた音波を受信（検出）できる。

この例では、第３検出部１３は、抵抗Ｒ１３を含む。例えば、抵抗Ｒ１３の一端が、第２圧電素子５２の一端と電気的に接続される。抵抗Ｒ１３の他端が固定電位（例えばグランド電位）に設定される。抵抗Ｒ１３の上記の一端が、第３検出端子ＤＴ３に対応する。

この例では、第４検出部１４は、抵抗Ｒ１４を含む。例えば、抵抗Ｒ１４の一端が、第２容量素子６２の一端と電気的に接続される。抵抗Ｒ１４の他端が固定電位（例えばグランド電位）に設定される。抵抗Ｒ１４の上記の一端が、第４検出端子ＤＴ４に対応する。

第３回路２３の第３出力端子ＯＴ３は、第２圧電素子５２の他端、及び第２容量素子６２の他端と電気的に接続される。第３出力端子ＯＴ３と第２圧電素子５２の他端との間に抵抗Ｒｉ５２が設けられても良い。

この例では、第３回路２３において、第５入力端子２３ｅは正入力端子であり、第６入力端子２３ｆは、負入力端子である。この例では、第３回路２３は、差動増幅器２３Ｄ、抵抗Ｒ２３ｅ、抵抗Ｒ２３ｆ、抵抗Ｒｆ２３ｅ、キャパシタＣｆ２３ｅ、抵抗Ｒｆ２３ｆ、及び、キャパシタＣｆ２３ｆを含む。抵抗Ｒ２３ｅは、第５入力端子２３ｅと、差動増幅器２３Ｄの入力部２３ｐと、の間の電流経路に設けられる。抵抗Ｒ２３ｆは、第６入力端子２３ｆと、差動増幅器２３Ｄの入力部２３ｑと、の間の電流経路に設けられる。キャパシタＣｆ２３ｅは、抵抗Ｒｆ２３ｅと電気的に並列に接続される。キャパシタＣｆ２３ｅ及び抵抗Ｒｆ２３ｅの一端は、差動増幅器２３Ｄの入力部２３ｐと電気的に接続される。キャパシタＣｆ２３ｅ及び抵抗Ｒｆ２３ｅの他端は、固定電位（例えばグランド電位）に電気的に接続される。キャパシタＣｆ２３ｆは、抵抗Ｒｆ２３ｆと電気的に並列に接続される。キャパシタＣｆ２３ｆ及び抵抗Ｒｆ２３ｆの一端は、差動増幅器２３Ｄの入力部２３ｑと電気的に接続される。キャパシタＣｆ２３ｆ及び抵抗Ｒｆ２３ｆの他端は、差動増幅器２３Ｄの出力部（第３出力端子ＯＴ３）と電気的に接続される。適切な増幅率が得られるように、抵抗が選ばれる。例えば、差動増幅器２３Ｄに正電源及び負電源が供給される。

この例では、第４回路２４において、第７入力端子２４ｇは正入力端子であり、第８入力端子２４ｈは、負入力端子である。この例では、第４回路２４は、差動増幅器２４Ｄ、抵抗Ｒ２４ｇ、抵抗Ｒ２４ｈ、抵抗Ｒｆ２４ｇ、キャパシタＣｆ２４ｇ、抵抗Ｒｆ２４ｈ、及び、キャパシタＣｆ２４ｈを含む。抵抗Ｒ２４ｇは、第７入力端子２４ｇと、差動増幅器２４Ｄの入力部２４ｐと、の間の電流経路に設けられる。抵抗Ｒ２４ｈは、第８入力端子２４ｈと、差動増幅器２４Ｄの入力部２４ｑと、の間の電流経路に設けられる。キャパシタＣｆ２４ｇは、抵抗Ｒｆ２４ｇと電気的に並列に接続される。キャパシタＣｆ２４ｇ及び抵抗Ｒｆ２４ｇの一端は、差動増幅器２４Ｄの入力部２４ｐと電気的に接続される。キャパシタＣｆ２４ｇ及び抵抗Ｒｆ２４ｇの他端は、固定電位（例えばグランド電位）に電気的に接続される。キャパシタＣｆ２４ｈは、抵抗Ｒｆ２４ｈと電気的に並列に接続される。キャパシタＣｆ２４ｈ及び抵抗Ｒｆ２４ｈの一端は、差動増幅器２４Ｄの入力部２４ｑと電気的に接続される。キャパシタＣｆ２４ｈ及び抵抗Ｒｆ２４ｈの他端は、差動増幅器２４Ｄの出力部（第４出力端子ＯＴ４）と電気的に接続される。適切な増幅率が得られるように、抵抗が選ばれる。例えば、差動増幅器２４Ｄに正電源及び負電源が供給される。

第４出力端子ＯＴ４と第６入力端子２３ｆとが、配線ｗ２などにより電気的に接続されても良い。第４出力端子ＯＴ４と第６入力端子２３ｆとの間の電流経路（例えば配線ｗ２）に、フィルタが設けられても良い。フィルタは、第１フィルタ４１と同様の構成を有しても良い。

図１１は、駆動回路の特性を例示するグラフ図である。
図１１は、第１回路部１０Ｄ及び第２回路部２０Ｄを用いたときに得られる信号の測定結果を例示している。第１回路部１０Ｄにより、第１圧電素子５１に電圧が加えられ、第１トランスデューサ５１Ｔから音波１０Ｗ（超音波）が出射する。音波１０Ｗが、第２トランスデューサ５２Ｔで受信される。図１１の横軸は、時間ｔ１に対応する。図１１の縦軸は、第２差信号Ｓｆ２の規格化強度Ｉｎｔ１に対応する。

測定試料において、第１回路部１０Ｄは、図３（ａ）及び図３（ｂ）に関して説明した構成を有する。測定試料において、第２圧電素子５２の電気容量（キャパシタＣ０５２）は１．７６ｎＦであり、インダクタＬ５２は４８．１ｍＨであり、キャパシタＣ５２の電気容量は０．３１９ｎＦであり、抵抗Ｒ５２は、２７４Ωである。第２容量素子６２の電気容量は、２ｎＦである。抵抗Ｒ１３は、１０Ωである。抵抗Ｒ１４は、１０Ωである。抵抗Ｒｉ５１は、１００Ωである。抵抗Ｒ２３ｅ、Ｒ２３ｆ、Ｒ２４ｇ及びＲ２４ｈは、１０ｋΩである。抵抗Ｒｆ２４ｈ及びＲｆ２４ｇは、１００ｋΩである。キャパシタＣｆ２３ｅ及びＣｆ２３ｆのそれぞれの電気容量は、１ｐＦである。キャパシタＣｆ２４ｇ及びＣｆ２４ｈのそれぞれの電気容量は、０ｐＦである。

図１１には、構成ＣＧ１～ＣＧ５の特性が例示されている。構成ＣＧ１においては、第２差信号Ｓｆ２は第６入力端子２３ｆに供給されない。この場合、第６入力端子２３ｆは設置されている。構成ＣＧ２～構成ＣＧ５においては、第２差信号Ｓｆ２が第６入力端子２３ｆに供給される。構成ＣＧ２においては、抵抗Ｒｆ２３ｆ及びＲｆ２３ｅのそれぞれは、５６ｋΩである。構成ＣＧ３においては、抵抗Ｒｆ２３ｆ及びＲｆ２３ｅのそれぞれは、１００ｋΩである。構成ＣＧ４においては、抵抗Ｒｆ２３ｆ及びＲｆ２３ｅのそれぞれは、２２０ｋΩである。構成ＣＧ５においては、抵抗Ｒｆ２３ｆ及びＲｆ２３ｅのそれぞれは、３３０ｋΩである。

図１１に示すように、構成ＣＧ１では、規格化強度Ｉｎｔ１が小さくなるまでの時間は、非常に長い。構成ＣＧ２～ＣＧ５においては、規格化強度Ｉｎｔ１が小さくなるまでの時間が短い。このように、実施形態によれば、短いパルス長が得られる。抵抗Ｒｆ２３ｆ及びＲｆ２３ｅを高くすると、より短いパルス長が得られる。

例えば、第２トランスデューサ５２Ｔが受けた音波による第２トランスデューサ５２Ｔの振動を、速やかに減衰させることができる。例えば、音波を短いパルス幅で安定して受信できる。

空中超音波トランスデューサにおいて、ダイアフラムは、圧電素子及び弾性体（第１ダイアフラム５１Ｆ及び第２ダイアフラム５２Ｆなど）を含む。ダイアフラムを振動させることで、音波１０Ｗ（超音波を含む）が発生する。

ダイアフラムの運動方程式は、以下の第１式により与えられる。

第１式において、「ｖ」は、振動速度である。「ｍ」は、ダイアフラムの質量である。「ｃ」は、ダイアフラムの減衰係数である。「ｋ」は、ダイアフラムのばね定数である。「η」は、電圧を力に変換する圧電効果に基づく係数である。「Ｖ」は、印可電圧である。

例えば、振動速度ｖに比例する力が、圧電効果を用いて加えられる。力の比例定数を「ｃ’」とする。以下の、第２式が得られる。

第２式から以下の第３式が得られる。

第１式と第３式とを比較すると、第３式における減衰係数が、「ｃ」から「ｃ＋ｃ’」に増加し、ダイアフラムの振動に対するダンピングが大きくなっていることがわかる。

一方、音圧ｐは、空気の比音響インピーダンスをｚａとして、ｚａ×ｖで与えられる。したがって、減衰を大きくしてダイアフラムの振動をダンピングすることで、音圧パルスを短くすることができる。速度をフィードバックする方法により、短パルス化が可能である。この方法は、速度をフィードバックする制御系と見なすこともできる。

この方法を適用する際に、ダイアフラムの速度を検出し、検出した速度をフィードバックしても良い。ダイアフラムの速度を検出するための検出部（例えば電極など）を設けると、装置が大型化する。

実施形態においては、ダイアフラムの速度を検出するための検出部を設けることなく、ダイアフラムの振動をダンピングすることができる。

実施形態によれば、検出部などを用いることなく、広帯域で、パルス長を短くできる。実施形態によれば、トランスデューサを複雑にせずに、トランスデューサの動作特性を向上できる。

トランスデューサの等価回路において、圧電素子の電気容量Ｃ０と、直列に接続されたＬＣＲ回路と、が電気的に並列に接続される。電気容量Ｃ０は、例えば、制動容量に対応する。電気容量Ｃ０は、電気的な静電容量である。一方、ＬＣＲ回路に含まれるインダクタ、電気容量、及び、抵抗は、ダイアフラムのｍ、ｋ及びｃの機械量が、圧電効果により電気量へ変換された量に対応する。例えば、電気容量Ｃ０を流れる電流をＩ０とし、ＬＣＲ回路に流れる電流をＩｖとする。電流Ｉｖは、ダイアフラムの振動速度ｖに比例する。

例えば、図１に示した例において、第１容量素子６１の電気容量を第１圧電素子５１の電気容量Ｃ０と同じに設定する。第１容量素子６１に流れる電流をＩｒｅｆとする。この場合、第１差信号Ｓｆ１は、（Ｉ０－Ｉｖ）－Ｉｒｅｆとなり、すなわち、Ｉｖとなる。第２回路２２の出力である第１差信号Ｓｆ１は、速度ｖに比例した電圧となる。実施形態においては、図１に例示した第１回路２１及び第２回路２２により、ダイアフラムの速度フィードバック系が構成される。このような駆動回路を用いることで、トランスデューサを複雑化することなくダイアフラムの振動をダンピングできる。

図９に示した例において、信号源４７がある。信号源４７は、ダイアフラム（第２トランスデューサ５２Ｔ）に加わる音圧が換算された電気量に対応する。信号源４７により、ダイアフラムの振動速度に比例する電流が流れ、この電流に応じた電圧（第３検出信号Ｓｄ３）が第４回路２４を経て、第３回路２３の第６入力端子２３ｆにフィードバックされる。一方、第３回路２３の第５入力端子２３ｅの電位は固定されている（例えば０Ｖに設定されている）ため、回路全体は、ダイアフラムの振動速度を０に近づけるように、動作する。このため、音波を受信したダイアフラムの振動は、速やかに減衰し、受信信号は短パルス化する。第２回路部２０Ｄにおいて、受信信号（第２差信号Ｓｆ２）は、ダイアフラムの振動速度に比例する。

第２回路部２０Ｄにおいて、第３回路２３の第５入力端子２３ｅの電位が固定される（例えば０Ｖに設定されている）ことを除いて、第２回路部２０Ｄの構成は、第１回路部１０Ｄの構成と同様で良い。

実施形態において、図９に関して説明した構成が適用されても良い。この場合、第２回路部２０Ｄを「第１回路部」と見なしても良い。例えば、図９に示すように、実施形態に係る駆動回路（駆動回路１２１）は、第１回路部（図９に例示する第２回路部２０Ｄ）を含む。この第１回路部（図９に例示する第２回路部２０Ｄ）は、第１検出部（図９に例示する第３検出部１３）、第２検出部（図９に例示する第４検出部１４）、第１回路（図９に例示する第３回路２３）、及び、第２回路（図９に例示する第４回路部２４）を含む。これらの検出部及び回路は、図９に関した構成を有して良い。例えば、受信装置において、動作特性を向上可能な駆動回路が提供できる。

図１０に示すように、例えば、第２トランスデューサ５２Ｔは、第２圧電素子５２と、第２ダイアフラム５２Ｆと、を含む。第２圧電素子５２及び第２ダイアフラム５２Ｆは、互いに積層されている。積層された第２圧電素子５２及び第２ダイアフラム５２Ｆは、支持部５２Ｓにより支持される。

第２圧電素子５２は、第３電極５２ｃと、第４電極５２ｄと、第３電極５２ｃと第４電極５２ｄとの間に設けられた第２圧電層５２Ｌと、を含む。この例では、第２ダイアフラム５２Ｆと第３電極５２ｃとの間に第４電極５２ｄがある。例えば、第３電極５２ｃの面積は、第４電極５２ｄの面積よりも小さい。第２圧電層５２Ｌは、分極５２Ｐを有する。

第２回路部２０Ｄは、第３電極５２ｃ及び第４電極５２ｄと電気的に接続される。例えば、音波１０Ｗにより、第２ダイアフラム５２Ｆが変形し、第２圧電素子５２において、音波１０Ｗに応じた信号が生じる。第２回路部２０Ｄは、この信号を検出可能である。積層された第２圧電素子５２及び第２ダイアフラム５２Ｆは、例えば、屈曲振動子に対応する。例えば、第２回路部２０Ｄからの第２駆動信号Ｓｖ２が、第３電極５２ｃと第４電極５２ｄとの間に印加されても良い。例えば、第２ダイアフラム５２Ｆの振動がダンピングされる。

このような屈曲振動子において、帯域が狭い。実施形態に係る駆動回路に、帯域を広げることができる。

（第２実施形態）
第２実施形態は、トランスデューサシステムに係る。実施形態に係るトランスデューサシステム２１０（図８参照）は、第１実施形態に係る駆動回路と、第１圧電素子５１を含む第１トランスデューサ５１Ｔと、第２圧電素子５２を含む第２トランスデューサ５２Ｔと、を含む。第２トランスデューサ５２Ｔは、第１トランスデューサ５１Ｔから送信された音波１０Ｗを受信する。第３検出信号Ｓｄ３は、第１トランスデューサ５１Ｔと第２トランスデューサ５２Ｔとの間にある対象物８１の状態に応じて変化する。

（第３実施形態）
第３実施形態は、検査装置に係る。実施形態に係る検査装置３１０（図８参照）は、第２実施形態に係るトランスデューサシステム２１０を含む。検査装置３１０は、第３検出信号Ｓｄ３に基づいて、対象物８１を検査する。

例えば、音波１０Ｗの送受信の繰り返し周波数を高くすることで、異物８１Ｄ（図８参照）が小さく、対象物８１の移動速度が速い場合にも検査が可能である。実施形態においては、図１１に示した結果から分かるように、ループゲインを上げることで短パルス化できる、これにより、高分解能・高速での検査が可能になる。

実施形態によれば、例えば、トランスデューサの構成を複雑化しないで、パルス長を短くできる。例えば、帯域を広げることができる。例えば、高い駆動効率が得られる。

例えば、送受信のパルス長が短いため、パルスの繰り返し周波数を高くして、高速な情報収集が可能となる。パルス長が短いため、送信用と受信用のトランスデューサ間の多重反射による影響を低減できる。

実施形態は、以下の構成（例えば技術案）を含んでも良い。
（構成１）
第１回路部を備え、
前記第１回路部は、
第１圧電素子に流れる第１圧電素子電流を検出し前記第１圧電素子電流に応じた第１検出信号を出力可能な前記第１検出部と、
前記第１圧電素子と電気的に接続された第１容量素子に流れる第１容量素子電流を検出し前記第１容量素子電流に応じた第２検出信号を出力可能な前記第２検出部と、
入力信号が入力される第１入力端子、及び、第２入力端子を含む第１回路であって、前記第１入力端子と前記第２入力端子との間の電位差に応じた第１駆動信号を前記第１圧電素子及び前記第１容量素子に印加可能な前記第１回路と、
第３入力端子及び第４入力端子を含む第２回路であって、前記第３入力端子に前記第１検出信号が入力され、前記第４入力端子に前記第２検出信号が入力され、前記第１検出信号と前記第２検出信号との差に応じた第１差信号を前記第２入力端子に供給可能な前記第２回路と、
を含む、駆動回路。

（構成２）
前記第１容量素子は、前記第１圧電素子と並列に電気的に接続された、構成１記載の駆動回路。

（構成３）
前記第１容量素子の電気容量は、前記第１圧電素子の電気容量の０．５倍以上１．５倍以下である、構成１または２に記載の駆動回路。

（構成４）
前記第１容量素子の電気容量は、前記第１圧電素子の電気容量の０．８倍以上１．２倍以下である、構成１または２に記載の駆動回路。

（構成５）
前記第１回路は、記前記第１圧電素子及び前記第１容量素子を前記入力信号に応じて駆動可能である、構成１～４のいずれか１つに記載の駆動回路。

（構成６）
前記第１回路部は、第１フィルタをさらに含み、
前記第２回路は、第２出力端子をさらに含み、
前記第２出力端子は、前記第１検出信号と前記第２検出信号との差に応じた第１差信号を出力可能であり、
前記第１フィルタは、前記第２出力端子と前記第２入力端子との間の電流経路に設けられた、構成１～５のいずれか１つに記載の駆動回路。

（構成７）
前記第１フィルタは、ノッチフィルタを含む、構成６記載の駆動回路。

（構成８）
第２回路部をさらに具え、
前記第２回路部は、第３検出部を含み、
前記第３検出部は、第２圧電素子に流れる第２圧電素子電流を検出し、前記第２圧電素子電流に応じた第３検出信号を出力可能である、構成１～７のいずれか１つに記載の駆動回路。

（構成９）
前記第２回路部は、第３回路をさらに含み、
前記第３回路は、第２駆動信号を前記第２圧電素子に印加可能である、構成８記載の駆動回路。

（構成１０）
前記第３回路は、前記第２圧電素子と電気的に接続された前記第２容量素子に前記第２駆動信号をさらに印加することが可能である、構成９記載の駆動回路。

（構成１１）
前記第２容量素子は、前記第２圧電素子と並列に電気的に接続された、構成１０記載の駆動回路。

（構成１２）
前記第２容量素子の電気容量は、前記第２圧電素子の電気容量の０．５倍以上１．５倍以下である、構成１０または１１に記載の駆動回路。

（構成１３）
前記第２容量素子の電気容量は、前記第２圧電素子の電気容量の０．８倍以上１．２倍以下である、構成１０または１１に記載の駆動回路。

（構成１４）
前記第３回路は、第５入力端子及び第６入力端子をさらに含み、前記第５入力端子の電位は固定され、前記第２駆動信号は、前記第５入力端子と前記第６入力端子との間の電位差に応じ、
前記第２回路部は、第４検出部と、第４回路と、をさらに含み、
前記第４検出部は、前記第２容量素子に流れる第２容量素子電流に応じた第４検出信号を出力可能であり、
前記第４回路は、第７入力端子及び第８入力端子を含み、前記第７入力端子に前記第３検出信号が入力され、前記第８入力端子に前記第４検出信号が入力され、前記第４回路は、前記第３検出信号と前記第４検出信号との差に応じた第２差信号を前記第６入力端子に供給可能である、構成１０～１３のずれか１つに記載の駆動回路。

（構成１５）
第１回路部を備え、
前記第１回路部は、
第１圧電素子に流れる第１圧電素子電流を検出し前記第１圧電素子電流に応じた第１検出信号を出力可能な第１検出部と、
前記第１圧電素子と電気的に接続された第１容量素子に流れる第１容量素子電流を検出し前記第１容量素子電流に応じた第２検出信号を出力可能な第２検出部と、
第１入力端子及び第２入力端子を含む第１回路であって、前記第１入力端子の電位は固定され、前記第１入力端子と前記第２入力端子との間の電位差に応じた第１駆動信号を前記第１圧電素子及び前記第１容量素子に印加可能な前記第１回路と、
第３入力端子及び第４入力端子を含む第２回路であって、前記第３入力端子に前記第１検出信号が入力され、前記第４入力端子に前記第２検出信号が入力され、前記第１検出信号と前記第２検出信号との差に応じた第１差信号を前記第２入力端子に供給可能な前記第２回路と、
を含む、駆動回路。

（構成１６）
構成８～１４のいずれか１つに記載の駆動回路と、
前記第１圧電素子を含む第１トランスデューサと、前記第２圧電素子を含む第２トランスデューサと、
を備え、
前記第２トランスデューサは、前記第１トランスデューサから送信された音波を受信し、
前記第３検出信号は、前記第１トランスデューサと前記第２トランスデューサとの間にある対象物の状態に応じて変化する、トランスデューサシステム。

（構成１７）
構成１６記載のトランスデューサシステムを備え、
前記第３検出信号に基づいて前記対象物を検査する検査装置。

実施形態によれば、動作特性を向上可能な駆動回路、トランスデューサシステム及び検査装置が提供できる。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、駆動回路に含まれる検出部及び回路などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した駆動回路、トランスデューサシステム及び検査装置を基にして、当業者が適宜設計変更して実施し得る全ての駆動回路、トランスデューサシステム及び検査装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０Ｄ…第１回路部、 １０Ｗ…音波、 １１～１４…第１～第４検出部、 ２０Ｄ…第２回路部、 ２１～２４…第１～第４回路、 ２１Ｄ～２４Ｄ…差動増幅器、 ２１ａ、２１ｂ…第１、第２入力端子、 ２１ｐ、２１ｑ、２２ｐ、２２ｑ、２３ｐ、２３ｑ、２４ｐ、２４ｑ…入力部、 ２２ｃ、２２ｄ…第３、第４入力端子、 ２３ｅ、２３ｆ…第５、第６入力端子、 ２４ｇ、２４ｈ…第７、第８入力端子、 ４１…第１フィルタ、 ４１ａ…一端、 ４１ｂ…他端、 ４５…入力信号供給部、 ４７…信号源、 ５１、５２…第１、第２圧電素子、 ５１Ｆ、５２Ｆ…第１、第２ダイアフラム、 ５１Ｌ、５６２Ｌ…第１、第２圧電層、 ５１Ｐ、５２Ｐ…分極、 ５１Ｓ、５２Ｓ…支持部、 ５１Ｔ、５２Ｔ…第１、第２トランスデューサ、 ５１ａ、５１ｂ…第１、第２電極、 ５２ｃ、５２ｄ…第３、第４電極、 ６１、６２…第１、第２容量素子、 ８１…対象物、 ８１Ｄ…異物、 １１０、１１０ａ、１２０、１２１…駆動回路、 ２１０…トランスデューサシステム、 ３１０…検査装置、 Ｃ０５１、Ｃ０５２…キャパシタ、 Ｃ４１ａ、Ｃ４１ｂ…キャパシタ、 Ｃ５１、Ｃ５２…キャパシタ、 ＣＦ１～ＣＦ６、ＣＧ１～ＣＧ５…構成、 Ｃｆ２１ａ、Ｃｆ２１ｂ、Ｃｆ２２ｃ、Ｃｆ２２ｄ、Ｃｆ２３ｅ、Ｃｆ２３ｆ、Ｃｆ２４ｇ、Ｃｆ２４ｈ…キャパシタ、 ＤＴ１～ＤＴ４…第１～第４検出端子、 Ｉｎｔ１、Ｉｎｔ３…規格化強度、 Ｌ５１、Ｌ５２…インダクタ、 ＯＴ１～ＯＴ４…第１～第４出力端子、 Ｐｈ１…位相、 Ｒ１１～Ｒ１４、Ｒ２１ａ、Ｒ２１ｂ、Ｒ２２ｃ、Ｒ２２ｄ、Ｒ２３ｅ、Ｒ２３ｆ、Ｒ２４ｇ、Ｒ２４ｈ…抵抗、 Ｒ４１ａ、Ｒ４１ｂ…抵抗、 Ｒ５１、Ｒ５２…抵抗、 Ｒｆ２１ａ、Ｒｆ２１ｂ、Ｒｆ２２ｃ、Ｒｆ２２ｄ、Ｒｆ２３ｅ、Ｒｆ２３ｆ、Ｒｆ２４ｇ、Ｒｆ２４ｈ…抵抗、 Ｒｉ５１、Ｒｉ５２…抵抗、 Ｓｄ１～Ｓｄ４…第１～第４検出信号、 Ｓｆ１、Ｓｆ２…第１、第２差信号、 Ｓｉ１…入力信号、 Ｓｖ１、Ｓｖ２…第１、第２駆動信号、 ｃｐ１…電流経路、 ｆ１…周波数、 ｉ０５１、ｉ０５２…電流、 ｉ１、ｉ２…第１、第２圧電素子電流、 ｉ５１、ｉ５２…電流、 ｉ６１、ｉ６２…第１、第２容量素子電流、 ｔ１…時間、 ｗ１、ｗ２…配線

Claims (7)

1. 第１回路部と、
   第２回路部と、
   を備え、
   前記第１回路部は、
   第１圧電素子に流れる第１圧電素子電流を検出し前記第１圧電素子電流に応じた第１検出信号を出力可能な第１検出部と、
   前記第１圧電素子と電気的に接続された第１容量素子に流れる第１容量素子電流を検出し前記第１容量素子電流に応じた第２検出信号を出力可能な第２検出部と、
   入力信号が入力される第１入力端子、及び、第２入力端子を含む第１回路であって、前記第１入力端子と前記第２入力端子との間の電位差に応じた第１駆動信号を前記第１圧電素子及び前記第１容量素子に印加可能な前記第１回路と、
   第３入力端子及び第４入力端子を含む第２回路であって、前記第３入力端子に前記第１検出信号が入力され、前記第４入力端子に前記第２検出信号が入力され、前記第１検出信号と前記第２検出信号との差に応じた第１差信号を前記第２入力端子に供給可能な前記第２回路と、
   を含み、
   前記第２回路部は、第３検出部を含み、
   前記第３検出部は、第２圧電素子に流れる第２圧電素子電流を検出し、前記第２圧電素子電流に応じた第３検出信号を出力可能である、駆動回路。
2. 前記第１容量素子の電気容量は、前記第１圧電素子の電気容量の０．５倍以上１．５倍以下である、請求項１記載の駆動回路。
3. 前記第１回路部は、第１フィルタをさらに含み、
   前記第２回路は、第２出力端子をさらに含み、
   前記第２出力端子は、前記第１検出信号と前記第２検出信号との差に応じた前記第１差信号を出力可能であり、
   前記第１フィルタは、前記第２出力端子と前記第２入力端子との間の電流経路に設けられた、請求項１または２に記載の駆動回路。
4. 前記第２圧電素子と並列に電気的に接続される第２容量素子の電気容量は、前記第２圧電素子の電気容量の０．５倍以上１．５倍以下である、請求項１～３のいずれか１つに記載の駆動回路。
5. 前記第２回路部は、第３回路をさらに含み、
   前記第３回路は、第２駆動信号を前記第２圧電素子に印加可能であり、
   前記第３回路は、第５入力端子及び第６入力端子をさらに含み、前記第５入力端子の電位は固定され、前記第２駆動信号は、前記第５入力端子と前記第６入力端子との間の電位差に応じ、
   前記第２回路部は、第４検出部と、第４回路と、をさらに含み、
   前記第４検出部は、前記第２圧電素子と並列に電気的に接続される第２容量素子に流れる第２容量素子電流に応じた第４検出信号を出力可能であり、
   前記第４回路は、第７入力端子及び第８入力端子を含み、前記第７入力端子に前記第３検出信号が入力され、前記第８入力端子に前記第４検出信号が入力され、前記第４回路は、前記第３検出信号と前記第４検出信号との差に応じた第２差信号を前記第６入力端子に供給可能である、請求項１～３のいずれか１つに記載の駆動回路。
6. 請求項１～５のいずれか１つに記載の駆動回路と、
   前記第１圧電素子を含む第１トランスデューサと、前記第２圧電素子を含む第２トランスデューサと、
   を備え、
   前記第２トランスデューサは、前記第１トランスデューサから送信された音波を受信し、
   前記第３検出信号は、前記第１トランスデューサと前記第２トランスデューサとの間にある対象物の状態に応じて変化する、トランスデューサシステム。
7. 請求項６記載のトランスデューサシステムを備え、
   前記第３検出信号に基づいて前記対象物を検査する検査装置。

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