JP7375111B2 - 符号化方法および装置 - Google Patents
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Description
送信端によって、第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するステップであって、第1のビットシーケンスが、LのCRCビットとAの情報ビットとを含み、LおよびAが正の整数であり、L=6であり、CRC多項式が、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである、ステップと、
第1のビットシーケンスに対してポーラ符号化を実行するステップと
を含む符号化方法を提供する。
第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するように構成された第1の符号化モジュールであって、第1のビットシーケンスが、LのCRCビットとAの情報ビットとを含み、LおよびAが正の整数であり、L=6であり、CRC多項式が、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである、第1の符号化モジュールと、
第1のビットシーケンスに対してポーラ符号化を実行するように構成された第2の符号化モジュールと
を含む符号化装置を提供する。
第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行することであって、第1のビットシーケンスが、LのCRCビットとAの情報ビットとを含み、LおよびAが正の整数であり、L=6であり、CRC多項式が、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである、実行することと、
第1のビットシーケンスに対してポーラ符号化を実行することとを行うように構成される。
符号化されるべきビットシーケンスを取得するように構成された入力インターフェースと、
符号化ビットを取得するために、取得された符号化されるべきビットシーケンスに基づいて、請求項1から4のいずれか一項に記載の方法を実行するように構成された論理回路と、
符号化ビットを出力するように構成された出力インターフェースと
を含む符号化装置を提供する。
トランシーバは、符号化装置によって符号化されたビットを送信するように構成される。
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである。
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである。
復号されるべきビットシーケンスを取得するように構成された取得モジュール1001と、
復号方法に従って、復号されるべきビットシーケンスに対して復号動作を実行するように構成された復号モジュール1002であって、復号方法が、CRC多項式とポーラ符号化方法とに基づいて決定される、復号モジュール1002と
を含む。
110 ネットワークデバイス
112 端末
120 ネットワークデバイス
200 IPネットワーク
700 装置、符号化装置
701 入力インターフェース
702 論理回路
703 出力インターフェース
800 符号化装置
801 メモリ
802 プロセッサ
901 第1の符号化モジュール
902 インタリーブモジュール
903 第2の符号化モジュール
1000 復号装置
1001 取得モジュール
1002 復号モジュール
1100 復号装置
1101 入力インターフェース
1102 論理回路
1103 出力インターフェース
1200 復号装置
1201 メモリ
1202 プロセッサ
1302 トランシーバ
1304 ネットワークインターフェース
1312 トランシーバ
1314 ユーザ入力/出力インターフェース、入力/出力インターフェース
Claims (40)
- 符号化装置によって、CRC符号化ビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するステップであって、前記CRC符号化ビットシーケンスが、LのCRCビットと前記Aの符号化されるべき情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式がD^6+D^5+1である、ステップと、
前記符号化装置によって、ポーラ符号化ビットシーケンスを取得するために、前記CRC符号化ビットシーケンスに対してポーラ符号化を実行するステップとを備え、
前記ポーラ符号化ビットシーケンスの復号後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす符号化方法。 - 前記CRC多項式がシフトレジスタを使用することによって実装される、請求項1に記載の符号化方法。
- 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項1または2に記載の符号化方法。
- 前記符号化方法が、
前記符号化装置によって、前記ポーラ符号化ビットシーケンスを送信するステップをさらに備える、請求項1から3のいずれか一項に記載の符号化方法。 - 前記ポーラ符号化ビットシーケンスを送信する前に、前記符号化装置が、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行する、請求項4に記載の符号化方法。
- 前記符号化装置が基地局または端末である、請求項1から5のいずれか一項に記載の符号化方法。
- CRC符号化ビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するように構成された第1の符号化モジュールであって、前記CRC符号化ビットシーケンスが、LのCRCビットと前記Aの符号化されるべき情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式がD^6+D^5+1である、第1の符号化モジュールと、
ポーラ符号化ビットシーケンスを取得するために、前記CRC符号化ビットシーケンスに対してポーラ符号化を実行するように構成された第2の符号化モジュールとを備え、
前記ポーラ符号化ビットシーケンスの復号後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす符号化装置。 - 前記符号化装置がシフトレジスタをさらに備え、前記CRC多項式が、前記シフトレジスタを使用することによって実装される、請求項7に記載の符号化装置。
- 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項7または8に記載の符号化装置。
- 前記符号化装置が、前記ポーラ符号化ビットシーケンスを送信するように構成された送信モジュールをさらに備える、請求項7から9のいずれか一項に記載の符号化装置。
- 前記ポーラ符号化ビットシーケンスを送信する前に、前記符号化装置が、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行する、請求項10に記載の符号化装置。
- 前記符号化装置が基地局または端末である、請求項7から11のいずれか一項に記載の符号化装置。
- プロセッサを備える符号化装置であって、前記プロセッサが、
CRC符号化ビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行することであって、前記CRC符号化ビットシーケンスが、LのCRCビットと前記Aの符号化されるべき情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式がD^6+D^5+1である、実行することと、
ポーラ符号化ビットシーケンスを取得するために前記CRC符号化ビットシーケンスに対してポーラ符号化を実行することとを行うように構成され、
前記ポーラ符号化ビットシーケンスの復号後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす符号化装置。 - 前記符号化装置がメモリをさらに備え、前記メモリがプログラム命令を記憶するように構成される、請求項13に記載の符号化装置。
- 前記CRC多項式がシフトレジスタを使用することによって実装される、請求項13または14に記載の符号化装置。
- 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項13から15のいずれか一項に記載の符号化装置。
- 前記符号化装置が、前記ポーラ符号化ビットシーケンスを送信するように構成されたトランシーバをさらに備える、請求項13から16のいずれか一項に記載の符号化装置。
- 前記トランシーバが前記ポーラ符号化ビットシーケンスを送信する前に、前記プロセッサが、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行するようにさらに構成される、請求項17に記載の符号化装置。
- 前記符号化装置が基地局または端末である、請求項13から18のいずれか一項に記載の符号化装置。
- Aの符号化されるべき情報ビットを取得するように構成された入力インターフェースと、
CRC符号化ビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、前記Aの符号化されるべき情報ビットに対してCRC符号化を実行することであって、前記CRC符号化ビットシーケンスが、LのCRCビットと前記Aの符号化されるべき情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式がD^6+D^5+1である、実行することと、ポーラ符号化ビットシーケンスを取得するために前記CRC符号化ビットシーケンスに対してポーラ符号化を実行することとを行うように構成された論理回路と、
前記ポーラ符号化ビットシーケンスを出力するように構成された出力インターフェースとを備え、
前記ポーラ符号化ビットシーケンスの復号後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす符号化装置。 - 前記CRC多項式がシフトレジスタを使用することによって実装される、請求項20に記載の符号化装置。
- 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項20または21に記載の符号化装置。
- 前記論理回路が、前記出力インターフェースが前記ポーラ符号化ビットシーケンスを出力する前に、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行するようにさらに構成される、請求項20に記載の符号化装置。
- コンピュータ可読記憶媒体であって、前記記憶媒体がコンピュータプログラムを記憶するように構成され、前記コンピュータプログラムが通信デバイスによって実行されると、請求項1から5のいずれか一項に記載の符号化方法が実行される、コンピュータ可読記憶媒体。
- 復号装置によって、復号されるべきシーケンスを受信するステップと、
前記復号装置によって、ポーラ復号されたビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行するステップであって、前記ポーラ復号されたビットシーケンスがLのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわちD^6+D^5+1である、ステップと、
前記復号装置によって、前記ポーラ復号されたビットシーケンスを出力するステップとを備え、
前記ポーラ復号されたビットシーケンスの出力後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす復号方法。 - 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの情報ビットの後に配置される、請求項25に記載の復号方法。
- 前記復号装置が前記復号されるべきシーケンスを受信する前に、前記復号装置が、符号化装置から情報またはデータを受信し、前記復号されるべきシーケンスを取得するために、前記符号化装置からの前記情報またはデータに対してレートデマッチングを実行するようにさらに構成される、請求項25または26に記載の復号方法。
- 前記復号装置が基地局または端末である、請求項25から27のいずれか一項に記載の復号方法。
- 復号されるべきシーケンスを取得するように構成された取得モジュールであって、前記復号されるべきシーケンスがLの巡回冗長検査(CRC)ビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6である、取得モジュールと、
ポーラ復号されたビットシーケンスを取得するために、CRC多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行するように構成された復号モジュールであって、前記CRC多項式がD^6+D^5+1である、復号モジュールとを備え、
前記ポーラ復号されたビットシーケンスの取得後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす復号装置。 - 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの情報ビットの後に配置される、請求項29に記載の復号装置。
- 前記取得モジュールが前記復号されるべきビットシーケンスを受信する前に、前記取得モジュールが、符号化装置から情報またはデータを受信し、前記復号されるべきシーケンスを取得するために、前記符号化装置からの前記情報またはデータに対してレートデマッチングを実行するようにさらに構成される、請求項29または30に記載の復号装置。
- 前記復号装置が基地局または端末である、請求項29から31のいずれか一項に記載の復号装置。
- プロセッサを備える、誤警報率(FAR)要件を満たす復号装置であって、前記プロセッサが、
復号されるべきシーケンスを取得することであって、前記復号されるべきシーケンスがLの巡回冗長検査(CRC)ビットとAの情報ビットとを備え、L=6である、取得することと、
ポーラ復号されたビットシーケンスを取得するために、CRC多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行することであって、前記CRC多項式がD^6+D^5+1である、実行することとを行うように構成され、
前記ポーラ復号されたビットシーケンスの取得後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす復号装置。 - 前記復号装置がメモリをさらに備え、前記メモリがプログラム命令を記憶するように構成される、請求項33に記載の復号装置。
- 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項33または34に記載の復号装置。
- 前記プロセッサが、前記復号されるべきビットシーケンスを受信する前に、前記プロセッサが、符号化装置から情報またはデータを受信し、前記復号されるべきシーケンスを取得するために、前記符号化装置からの前記情報またはデータに対してレートデマッチングを実行するようにさらに構成される、請求項33から35のいずれか一項に記載の復号装置。
- 前記復号装置が基地局または端末である、請求項33から36のいずれか一項に記載の復号装置。
- 復号されるべきシーケンスを取得するように構成された入力インターフェースと、
ポーラ復号されたビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行するように構成された論理回路であって、前記ポーラ復号されたビットシーケンスがLのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式がD^6+D^5+1である、論理回路と、
前記ポーラ復号されたビットシーケンスを出力するように構成された出力インターフェースとを備え、
前記ポーラ復号されたビットシーケンスの出力後に、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、誤警報率(FAR)が(2^(-L+log2(T))未満である、誤警報率(FAR)要件を満たす復号装置。 - 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項38に記載の復号装置。
- コンピュータ可読記憶媒体であって、前記記憶媒体がコンピュータプログラムを記憶するように構成され、通信デバイスによって実行されると、請求項26から28のいずれか一項に記載の復号方法が実行される、コンピュータ可読記憶媒体。
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